FR2758021A1 - Circuit elevateur de tension - Google Patents
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Abstract
L'invention concerne un circuit élévateur comprenant un premier transistor P-MOS (MP) dont la source est reliée à une ligne de tension élevée (Vpp); un deuxième transistor N-MOS (MN) dont le drain est relié à un premier potentiel d'alimentation (Vdd) et dont la source est reliée au drain du premier transistor; un premier condensateur (C1) relié entre la grille du premier transistor et une borne de réception d'un premier signal d'horloge (CK); un deuxième condensateur (C2) relié entre la grille du deuxième transistor et la borne de réception du premier signal d'horloge; un troisième condensateur (C3) relié entre le drain du premier transistor et une bome de réception d'un deuxième signal d'horloge (CKL *), complémentaire au premier signal d'horloge; deux diodes (D1, D2) de précharge du premier condensateur à partir de la ligne de tension élevée; et une diode (D3) de précharge du deuxième condensateur.
Description
CIRCUIT ÉLElrATEUR DE TENSIoN
La présente invention concerne un circuit élévateur de tension destiné notamment à produire une tension de commande des lignes de mot d'une mémoire dynamique.
La présente invention concerne un circuit élévateur de tension destiné notamment à produire une tension de commande des lignes de mot d'une mémoire dynamique.
La figure 1 représente deux cellules d'une mémoire dynamique associées à un circuit élévateur de tension classique.
Chaque cellule comprend une capacité 10 reliée entre un potentiel fixe, tel qu'un potentiel d'alimentation bas GND, et la source d'un transistor d'accès 12 de type MOS à canal N. Les drains des transistors 12 sont reliés à des lignes de bit respectives BL.
Les grilles des transistors d'accès 12 associés aux cellules formant un mot sont reliées à une ligne de mot commune WL. Une ligne de mot WL est généralement sélectionnée par l'intermédiaire d'un transistor MOS à canal P 14 dont la grille est commandée par un signal de sélection de mot WS. Le drain du transistor 14 est relié à la ligne de mot WL et la source de ce transistor reçoit une tension de sélection Vpp.
Lorsque l'on écrit un 1 dans une cellule, la tension d'alimentation Vdd de la mémoire est présentée sur la ligne de bit BL correspondante et le transistor 14 est rendu conducteur.
La tension Vpp est donc présentée, sans chute, sur la ligne de mot WL, d'où il résulte que les transistors d'accès 12 sont rendus conducteurs.
Afin qu'une cellule mémoire puisse conserver le plus longtemps possible une valeur 1, on souhaite charger les condensateurs 10 à la plus grande valeur possible, c'est-à-dire à la valeur Vdd de la tension d'alimentation. Ainsi, la tension Vpp appliquée sur les grilles des transistors 12 doit être supérieure ou égale à Vdd + Vt, où Vt est la tension seuil grille-source des transistors 12. C'est ce que permet d'obtenir le circuit élévateur.
Le circuit élévateur de la figure 1 comprend un condensateur 16 dont une borne est reliée à la masse GND et l'autre borne, fournissant la tension Vpp, est reliée aux cathodes de deux diodes 18 et 19. Les anodes des diodes 18 et 19 sont reliées au potentiel Vdd par deux transistors MOS à canal N respectifs 21 et 22. La grille du transistor 22 est reliée à l'anode de la diode 18, tandis que la grille du transistor 21 est reliée à l'anode de la diode 19. Un condensateur 24 est relié entre 1' anode de la diode 18 et une borne recevant un signal d'horloge
CK. Un condensateur 25 est relié entre l'anode de la diode 19 et une borne recevant un signal d'horloge CK*, complémentaire au signal CK.
CK. Un condensateur 25 est relié entre l'anode de la diode 19 et une borne recevant un signal d'horloge CK*, complémentaire au signal CK.
Un tel circuit élévateur permet de fournir une tension
Vpp égale à 2Vdd - Vt en régime établi, la valeur Vt étant le seuil des diodes 18 et 19 qui sont généralement constituées de transistors MOS connectés en diode.
Vpp égale à 2Vdd - Vt en régime établi, la valeur Vt étant le seuil des diodes 18 et 19 qui sont généralement constituées de transistors MOS connectés en diode.
Lors d'une première demi-période d'horloge, le signal
CK est à zéro et le signal CK* est à 1 (au potentiel Vdd).
CK est à zéro et le signal CK* est à 1 (au potentiel Vdd).
L'anode de la diode 19, comne cela est indiqué, est à un potentiel 2Vdd du fait que le condensateur 25 a été chargé à Vdd lors de la demi-période précédente. Si la tension du condensateur 16 est inférieure à 2Vdd - Vt, des charges sont transférées du condensateur 25 vers le condensateur 16 par la diode 19, qui tendent à rétablir la tension du condensateur 16 à 2Vdd - Vt.
Le transistor 21 conduit et est capable de transmettre sur sa source, donc sur l'anode de la diode 18, un potentiel 2Vdd - Vt. Le drain du transistor 21 étant relié au potentiel
Vdd, le transistor 21 ne transmet, comme cela est indiqué, que le potentiel Vdd à l'anode de la diode 18 et charge le condensateur 24 à Vdd. La tension grille-source du transistor 22 étant négative, le transistor 22 est bloqué.
Vdd, le transistor 21 ne transmet, comme cela est indiqué, que le potentiel Vdd à l'anode de la diode 18 et charge le condensateur 24 à Vdd. La tension grille-source du transistor 22 étant négative, le transistor 22 est bloqué.
Lors de la deuxième demi-période d'horloge, les états des noeuds sont symétriques, c'est-à-dire que les signaux CK et
CK*, et les anodes des transistors 18 et 19 sont respectivement à
Vdd, 0, 2Vdd et Vdd. Le transistor 21 est alors bloqué et le transistor 22 conducteur.
CK*, et les anodes des transistors 18 et 19 sont respectivement à
Vdd, 0, 2Vdd et Vdd. Le transistor 21 est alors bloqué et le transistor 22 conducteur.
On s'aperçoit que, dans ce circuit élévateur, comme dans d'autres circuits élévateurs classiques, tels que celui décrit dans le brevet des Etats-Unis NO 5 406 523, les grilles de transistors MOS à canal N reçoivent une tension sensiblement deux fois supérieure à la tension d'alimentation du circuit. Ceci est inacceptable si l'on veut réaliser une mémoire dynamique dans des technologies CMOS récentes, car les oxydes de grille sont particulièrement fins et risquent de claquer si la tension de grille dépasse de beaucoup la tension d'alimentation du circuit. Le risque de claquage concerne essentiellement les transistors MOS à canal N du fait que leur substrat est relié à la masse GND et que le claquage dépend de la tension grille-substrat. Le problème est moins critique pour les transistors MOS à canal P dont le caisson peut être connecté librement à un potentiel quelconque.
Ainsi, un objet de la présente invention est de prévoir un circuit élévateur dans lequel les tensions de grille des transistors MOS peuvent être limitées à des valeurs acceptables dans des technologies CMOS récentes.
Pour atteindre cet objet, la présente invention prévoit un circuit élévateur de tension comprenant un premier transistor
MOS de premier type de conductivité dont la source est reliée à une ligne de tension élevée , un deuxième transistor MOS du deuxième type de conductivité dont le drain est relié à un premier potentiel d'alimentation et dont la source est reliée au drain du premier transistor ; un premier condensateur relié entre la grille du premier transistor et une borne de réception d'un premier signal d'horloge ; un deuxième condensateur relié entre la grille du deuxième transistor et la borne de réception du premier signal d'horloge ; un troisième condensateur relié entre le drain du premier transistor et une borne de réception d'un deuxième signal d'horloge, complémentaire au premier signal d'horloge ; un premier moyen unidirectionnel de précharge du premier condensateur à partir de la ligne de tension élevée, assurant, pendant une précharge, l'établissement d'une tension suffisante pour rendre conducteur le premier transistor ; et un deuxième moyen unidirectionnel de précharge du deuxième condensateur.
MOS de premier type de conductivité dont la source est reliée à une ligne de tension élevée , un deuxième transistor MOS du deuxième type de conductivité dont le drain est relié à un premier potentiel d'alimentation et dont la source est reliée au drain du premier transistor ; un premier condensateur relié entre la grille du premier transistor et une borne de réception d'un premier signal d'horloge ; un deuxième condensateur relié entre la grille du deuxième transistor et la borne de réception du premier signal d'horloge ; un troisième condensateur relié entre le drain du premier transistor et une borne de réception d'un deuxième signal d'horloge, complémentaire au premier signal d'horloge ; un premier moyen unidirectionnel de précharge du premier condensateur à partir de la ligne de tension élevée, assurant, pendant une précharge, l'établissement d'une tension suffisante pour rendre conducteur le premier transistor ; et un deuxième moyen unidirectionnel de précharge du deuxième condensateur.
Selon un mode de réalisation de la présente invention, le premier moyen de précharge comprend deux diodes reliées en série entre la source et la grille du premier transistor et le deuxième moyen de précharge comprend une diode reliée entre le drain et la grille du deuxième transistor.
Selon un mode de réalisation de la présente invention, le circuit comprend un moyen de limitation de la tension de grille du deuxième transistor.
Selon un mode de réalisation de la présente invention, le moyen de limitation est une diode reliée en antiparallèle sur le deuxième moyen de précharge.
Selon un mode de réalisation de la présente invention, le circuit comprend une diode de limitation de la tension de grille du premier transistor, reliée en antiparallèle sur le premier moyen de précharge.
Selon un mode de réalisation de la présente invention, la ligne de tension élevée présente une capacité importante par rapport à celle du troisième condensateur.
Selon un mode de réalisation de la présente invention, le deuxième signal d'horloge présente au moins un front retardé par rapport à un front correspondant du premier signal d'horloge.
Selon un mode de réalisation de la présente invention, le circuit comprend un comparateur connecté pour arrêter un oscillateur délivrant les premier et deuxième signaux d'horloge lorsque la tension élevée atteint un seuil prédéterminé.
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles
la figure 1, précédemment décrite, représente un circuit élévateur classique destiné à fournir une tension de commande de ligne de mot d'une mémoire dynamique
la figure 2 représente un mode de réalisation de circuit élévateur selon la présente invention ; et
la figure 3 représente un exemple de circuit de régulation associé au circuit élévateur de la figure 2.
la figure 1, précédemment décrite, représente un circuit élévateur classique destiné à fournir une tension de commande de ligne de mot d'une mémoire dynamique
la figure 2 représente un mode de réalisation de circuit élévateur selon la présente invention ; et
la figure 3 représente un exemple de circuit de régulation associé au circuit élévateur de la figure 2.
Le circuit élévateur de la figure 2 comprend un transistor MOS à canal P MP dont la source est reliée à une ligne fournissant la tension élevée Vpp. Un condensateur C1 est relié entre la grille du transistor MP et une borne d'application d'un signal d'horloge CK. Comme dans la figure 1, la ligne Vpp est reliée à un condensateur de stockage 16. Ce condensateur 16 est par ailleurs relié, de préférence, au potentiel d'alimentation haut Vdd.
Le drain d'un transistor à canal N MN est relié au potentiel d'alimentation Vdd. Un condensateur C2 est relié entre la grille du transistor MN et la borne d'application du signal
CK. La source du transistor MN est reliée au drain du transistor
MP et à une borne d'un condensateur C3 dont l'autre borne reçoit un signal d'horloge CKL*, complémentaire au signal d'horloge CK.
CK. La source du transistor MN est reliée au drain du transistor
MP et à une borne d'un condensateur C3 dont l'autre borne reçoit un signal d'horloge CKL*, complémentaire au signal d'horloge CK.
Deux diodes D1 et D2 sont connectées en série entre la ligne Vpp et la grille du transistor MP, les anodes étant du côté de la ligne Vpp. Ces diodes servent à précharger le condensateur C1 à partir de la ligne Vpp. On prévoit de préférence au moins deux diodes de précharge D1 et D2 pour assurer que la tension grille-source du transistor MP puisse devenir nettement infé rieure à la tension de seuil (négative) du transistor MP afin que celui-ci conduise suffisamment.
Une diode D3 est reliée par son anode au potentiel Vdd et par sa cathode à la grille du transistor MN pour assurer une précharge du condensateur C2 à partir du potentiel Vdd.
Les diodes sont en pratique réalisées à partir de transistors MOS et présentent un seuil grille-source Vt d'un transistor MOS.
Ci-après, le noeud auquel est reliée la grille du transistor MP est désigné par A, le noeud auquel est reliée la grille du transistor MN est désigné par B, et le noeud auquel est reliée la source du transistor MN (ou le drain du transistor MP) est désigné par C.
En régime établi, lors d'une première demi-période d'horloge, le signal CK est à zéro et le signal CKL* est à Vdd.
Le condensateur C1, de valeur nettement plus faible que celle du condensateur 16, se charge à Vpp - 2Vt par les diodes D1 et D2.
Le transistor MP est rendu conducteur par la présence d'une tension source-grille de 2Vt imposée par les diodes D1 et D2. Le condensateur C2 se charge à Vdd - Vt par la diode D3. Du fait que le condensateur C3 a été chargé à Vdd lors de la demi-période précédente, le noeud C tend à atteindre la valeur 2Vdd. Des charges sont transférées du condensateur C3 au condensateur 16 par le transistor MP en provoquant une augmentation du potentiel
Vpp vers 2Vdd. Le potentiel Vpp étant supérieur au potentiel
Vdd - Vt, la tension grille-source du transistor MN est négative ou nulle, d'où il résulte que le transistor MN est bloqué.
Vpp vers 2Vdd. Le potentiel Vpp étant supérieur au potentiel
Vdd - Vt, la tension grille-source du transistor MN est négative ou nulle, d'où il résulte que le transistor MN est bloqué.
Lors de la deuxième demi-période, le signal CK est à
Vdd et le signal CKL* est à zéro. Les potentiels des noeuds A et
B croissent de Vdd, tandis que le potentiel du noeud C décroît de
Vdd. Les diodes D1 à D3 sont polarisées en inverse, le transistor
MP se bloque et le transistor MN devient conducteur. La tension de grille du transistor MN étant supérieure au potentiel
Vdd + Vt, le noeud C est forcé au potentiel de drain du tran sistor MN, c'est-à-dire à Vdd. Ainsi, le condensateur C3 se charge à Vdd.
Vdd et le signal CKL* est à zéro. Les potentiels des noeuds A et
B croissent de Vdd, tandis que le potentiel du noeud C décroît de
Vdd. Les diodes D1 à D3 sont polarisées en inverse, le transistor
MP se bloque et le transistor MN devient conducteur. La tension de grille du transistor MN étant supérieure au potentiel
Vdd + Vt, le noeud C est forcé au potentiel de drain du tran sistor MN, c'est-à-dire à Vdd. Ainsi, le condensateur C3 se charge à Vdd.
La valeur maximale de la tension Vpp est 2Vdd. De ce fait, le noeud A peut atteindre une valeur maximale de 3Vdd-2Vt.
Le noeud B peut atteindre une valeur maximale de 2Vdd - Vt.
On s'aperçoit que le circuit de la figure 2 assure bien une fonction d'élévation de tension. Toutefois, si on veut l'uti- liser dans une technologie CMOS récente, la tension de grille atteinte pour le transistor MN est trop élevée (2Vdd-Vt) . Pour limiter cette tension de grille à une valeur convenable, il suffit, comme cela est représenté, de connecter une diode D4 en antiparallèle sur la diode D3. Dans ce cas, le fonctionnement qui vient d'être décrit est préservé en tout point sauf que la valeur maximale atteinte par le noeud B est Vdd + Vt, ce qui devient acceptable. Si la tension Vpp est égale à 2Vdd, la tension de grille maximale de 3Vdd - 2Vt est acceptable pour le transistor
MP, pourvu que son caisson soit relié à la ligne Vpp.
MP, pourvu que son caisson soit relié à la ligne Vpp.
La tension Vpp, si elle doit servir à commander les grilles des transistors d'accès d'une mémoire également réalisée en technologie CMOS récente, sera de préférence limitée à
Vdd + Vt, qui est une valeur qui, tout en étant tolérable, permet toujours de charger les condensateurs des cellules mémoire à la valeur Vdd souhaitée.
Vdd + Vt, qui est une valeur qui, tout en étant tolérable, permet toujours de charger les condensateurs des cellules mémoire à la valeur Vdd souhaitée.
Pour accélérer la commutation du transistor MP, on peut prévoir, comme cela est représenté, une diode D5 connectée en antiparallèle sur les diodes D1 et D2. Le potentiel de grille du transistor MP varie alors entre Vpp + Vt et Vpp - 2Vt sans altérer le fonctionnement du circuit élévateur.
Le tableau ci-dessous résume les tensions présentes sur les divers noeuds du circuit de la figure 2 en régime établi.
<tb>
CK <SEP> CKL* <SEP> A <SEP> B <SEP> | <SEP> C <SEP> | <SEP> Vpp
<tb> <SEP> 0 <SEP> Vdd <SEP> Vpp <SEP> - <SEP> 2vt <SEP> Vdd <SEP> - <SEP> Vt <SEP> 2Vdd <SEP> 2Vdd
<tb> Vdd <SEP> 0 <SEP> Vpp <SEP> + <SEP> Vt <SEP> Vdd <SEP> + <SEP> Vt <SEP> Vdd <SEP> 2Vdd
<tb>
Afin d'accélérer le démarrage du circuit, on peut prévoir, comme cela est représenté, une diode D6 reliée par son anode au potentiel Vdd et par sa cathode à la ligne Vpp. Cette diode permet de précharger le condensateur 16 à Vdd - Vt à la mise sous tension du circuit.
<tb> <SEP> 0 <SEP> Vdd <SEP> Vpp <SEP> - <SEP> 2vt <SEP> Vdd <SEP> - <SEP> Vt <SEP> 2Vdd <SEP> 2Vdd
<tb> Vdd <SEP> 0 <SEP> Vpp <SEP> + <SEP> Vt <SEP> Vdd <SEP> + <SEP> Vt <SEP> Vdd <SEP> 2Vdd
<tb>
Afin d'accélérer le démarrage du circuit, on peut prévoir, comme cela est représenté, une diode D6 reliée par son anode au potentiel Vdd et par sa cathode à la ligne Vpp. Cette diode permet de précharger le condensateur 16 à Vdd - Vt à la mise sous tension du circuit.
A titre d'exemple, les condensateurs C1 à C3 et 16 peu vent avoir respectivement les valeurs 0,2 pF ; 0,4 pF ; 3 pF ; et 30 pF.
La figure 3 représente un circuit de régulation permettant d'obtenir la tension Vpp souhaitée, par exemple Vdd + Vt, pour commander les lignes de mot d'une mémoire dynamique. On préférera adopter un tel circuit de régulation plutôt que de prévoir un limiteur statique de la tension Vpp. En effet, un tel limiteur statique absorberait une grande partie des charges fournies par le condensateur C3 à chaque période d'horloge et provoquerait une importante consommation de courant.
Les signaux d'horloge en opposition de phase CK et CKL* sont fournis par un oscillateur 30 qui est arrêté ou remis en marche en fonction de la sortie d'un comparateur 32. Une première entrée du comparateur 32 reçoit le potentiel Vdd. La deuxième entrée du comparateur est reliée à la masse GND par une résistance R et à la ligne Vpp par une diode D7, 1' anode de cette diode étant du côté de la ligne Vpp.
Avec cette configuration, tant que la tension Vpp est inférieure à Vdd + Vt, le comparateur 32 est dans un premier état qui active l'oscillateur 30. Ainsi, la tension Vpp augmente par transferts de charges successifs entre le condensateur C3 et le condensateur 16. De préférence, la valeur du condensateur C3 est faible par rapport à celle du condensateur 16, de manière que la tension Vpp augmente par petits paliers et atteigne une valeur précise que le comparateur 32 aura le temps de détecter pour arrêter l'oscillateur 30.
Lorsque la tension Vpp dépasse la valeur Vdd + Vt, le comparateur 32 bascule et arrête l'oscillateur 30. Le condensateur 16 est alors déchargé progressivement par les activations des lignes de mot, jusqu'à ce que la tension Vpp devienne de nouveau inférieure à Vdd + Vt, auquel cas l'oscillateur 30 est réactivé pour recharger le condensateur 16.
Pour obtenir d'autres valeurs de Vpp, on fournit une tension de référence au comparateur 32 à la place de la tension
Vdd, et on remplace les éléments R et D7 par un pont résistif.
Vdd, et on remplace les éléments R et D7 par un pont résistif.
De préférence, le signal CKL* est légèrement en retard par rapport au signal CK. Le retard des fronts descendants du signal CKL* par rapport aux fronts montants du signal CK permet d'éviter qu'un retard au blocage du transistor MP ne provoque une décharge intempestive du condensateur 16 vers le noeud C qui rejoint sa valeur basse. Le retard des fronts montants du signal
CKL* par rapport aux fronts descendants du signal CK permet de limiter l'excursion du noeud C au-dessus de la valeur Vpp en assurant que le transistor MP soit conducteur avant que le noeud
C ne soit sollicité vers sa valeur haute.
CKL* par rapport aux fronts descendants du signal CK permet de limiter l'excursion du noeud C au-dessus de la valeur Vpp en assurant que le transistor MP soit conducteur avant que le noeud
C ne soit sollicité vers sa valeur haute.
Un tel retard peut être obtenu par une succession d'inverseurs fournissant le signal CKL* à partir du signal CK.
La présente invention a été décrite en relation avec une technologie CMOS dans laquelle on souhaite limiter les tensions de grille des transistors, notamment des transistors à canal N. Toutefois, le circuit élévateur selon l'invention peut être utilisé dans des technologies classiques qui tolèrent des tensions de grille élevées, auquel cas les diodes de limitation
D4 et D5 peuvent être omises.
D4 et D5 peuvent être omises.
En intervertissant les polarités des diodes, des transistors et des tensions d'alimentation, on obtient un circuit fournissant une tension Vpp plus négative que le potentiel de masse GND. Ceci est notamment possible grâce au fait que le circuit élévateur de tension est isolé de ses signaux de commande
CK et CKL* par les condensateurs C1 à C3.
CK et CKL* par les condensateurs C1 à C3.
Claims (8)
1. Circuit élévateur de tension comprenant
- un premier transistor MOS (MP) de premier type de conductivité dont la source est reliée à une ligne de tension élevée (Vpp)
- un deuxième transistor MOS (MN) du deuxième type de conductivité dont le drain est relié à un premier potentiel d'alimentation (Vdd) et dont la source est reliée au drain du premier transistor
- un premier condensateur (C1) relié entre la grille du premier transistor et une borne de réception d'un premier signal d'horloge (CK)
- un deuxième condensateur (C2) relié entre la grille du deuxième transistor et la borne de réception du premier signal d'horloge
- un troisième condensateur (C3) relié entre le drain du premier transistor et une borne de réception d'un deuxième signal d'horloge (CKL*), complémentaire au premier signal d'horloge
- un premier moyen unidirectionnel (D1, D2) de précharge du premier condensateur à partir de la ligne de tension élevée, assurant, pendant une précharge, l'établissement d'une tension suffisante pour rendre conducteur le premier transistor et
- un deuxième moyen unidirectionnel (D3) de précharge du deuxième condensateur.
2. Circuit élévateur selon la revendication 1, caractérisé en ce que le premier moyen de précharge comprend deux diodes (D1, D2) reliées en série entre la source et la grille du premier transistor (MP) et le deuxième moyen de précharge comprend une diode (D3) reliée entre le drain et la grille du deuxième transistor (MN).
3. Circuit élévateur selon la revendication 1 ou 2, caractérisé en ce qu'il comprend un moyen (D4) de limitation de la tension de grille du deuxième transistor (MN).
4. Circuit élévateur selon la revendication 3, caractérisé en ce que le moyen de limitation est une diode (D4) reliée en antiparallèle sur le deuxième moyen de précharge (D3).
5. Circuit élévateur selon la revendication 1 ou 2, caractérisé en ce qu'il comprend une diode (D5) de limitation de la tension de grille du premier transistor (MP), reliée en antiparallèle sur le premier moyen de précharge (D1, D2).
6. Circuit élévateur selon l'une quelconque des revendications 1 à 5, caractérisé en ce que la ligne de tension élevée (Vpp) présente une capacité importante (16) par rapport à celle du troisième condensateur (C3).
7. Circuit élévateur selon la revendication 1, caractérisé en ce que le deuxième signal d'horloge (CKL*) présente au moins un front retardé par rapport à un front correspondant du premier signal d'horloge (CK).
8. Circuit élévateur selon l'une quelconque des revendications 1 à 7, caractérisé en ce qu'il comprend un comparateur (32) connecté pour arrêter un oscillateur (30) délivrant les premier et deuxième signaux d'horloge lorsque la tension élevée (Vpp) atteint un seuil prédéterminé.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9616381A FR2758021B1 (fr) | 1996-12-31 | 1996-12-31 | Circuit elevateur de tension |
| US09/001,600 US6175262B1 (en) | 1996-12-31 | 1997-12-31 | Booster circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9616381A FR2758021B1 (fr) | 1996-12-31 | 1996-12-31 | Circuit elevateur de tension |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2758021A1 true FR2758021A1 (fr) | 1998-07-03 |
| FR2758021B1 FR2758021B1 (fr) | 1999-03-05 |
Family
ID=9499438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9616381A Expired - Fee Related FR2758021B1 (fr) | 1996-12-31 | 1996-12-31 | Circuit elevateur de tension |
Country Status (2)
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|---|---|
| US (1) | US6175262B1 (fr) |
| FR (1) | FR2758021B1 (fr) |
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Also Published As
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| US6175262B1 (en) | 2001-01-16 |
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| ST | Notification of lapse |
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