JP5173706B2 - 不揮発性半導体記憶装置およびその読み出し方法 - Google Patents
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Description
本発明の第1実施形態による不揮発性半導体記憶装置を図1乃至図8を参照して説明する。
VwL/VrH < n < VwL/VrL
の範囲で設定することが好ましい。
次に、本発明の第2実施形態による不揮発性半導体記憶装置を図9乃至図12を参照して説明する。本実施形態の不揮発性半導体記憶装置は、MRAMであって、その概略の構成を図9に示し、具体的な構成を図10に示す。本実施形態のMRAMは、図1および図5に示す第1実施形態のMRAMにおいて、センスアンプ52と、切り替え回路60とを新たに設けた構成となっている。センスアンプ52は、増幅回路20および比較回路30からなる第1の読み出し回路50と並列に設けられ、第2の読み出し回路を構成する。このセンスアンプ52は、図10に示すように、基準電圧Vrefを発生する電源54と、オペアンプ56とを備えている。この基準電圧Vrefは、例えば、読み出し電圧Vreadが選択されたときのビット線BLBに現れる電位Vrが高い場合(記憶素子12が高抵抗の場合)の値VrHの平均値と、ビット線BLBに現れる電位Vrが低い場合(記憶素子12が低抵抗の場合)の値VrLの平均値との中間の値が選択される。オペアンプ54の反転入力端子はビット線BLBに接続され、非反転入力端子は電源54に接続され、出力端子はノードN5に接続される。すなわち、オペアンプ56は、ビット線BLBの電位と基準電位Vrefとを比較し、ビット線BLBに読み出された情報が“1”であるかまたは“0”であるかを判定し、ノードN5を介して切り替え回路60に送出する。切り替え回路60は、例えばマルチプレクサであって、制御回路120から送られてくる制御信号Xに基づいて、第1および第2の読み出し回路の出力を選択し、ラッチ回路40に送出する。
次に、本発明の第3実施形態による不揮発性半導体記憶装置を図13に示す。本実施形態の不揮発性半導体記憶装置は、図5に示す第1実施形態のMRAMのメモリセル10をメモリセル10Aに置き換えた構成となっている。メモリセル10Aは、メモリセル10の記憶素子である磁気抵抗効果素子12を、磁気抵抗効果素子と異なる抵抗変化型記憶素子15に置き換えた構成となっている。
次に、本発明の第4実施形態による不揮発性半導体記憶装置を図14に示す。本実施形態の不揮発性半導体記憶装置は、本実施形態の不揮発性半導体記憶装置は、図10に示す第2実施形態のMRAMのメモリセル10をメモリセル10Aに置き換えた構成となっている。メモリセル10Aは、メモリセル10の記憶素子である磁気抵抗効果素子12を、磁気抵抗効果素子と異なる抵抗変化型記憶素子15に置き換えた構成となっている。
本発明の第5実施形態による不揮発性半導体記憶装置を図15に示す。本実施形態の不揮発性半導体記憶装置は、第1実施形態のMRAMにおいて、メモリセルをマトリクス状に配置した構成となっている。すなわち、複数のメモリセル101〜104がマトリクス状に配列されている。各メモリセル10i(i=1,・・・,4)は、直列に接続された磁気抵抗効果素子12iおよび選択トランジスタ14iを有している。そして、同一行のメモリセルは同一のビット線対に接続される。例えば、同一行のメモリセル101、102は同一のビット線対BLA1、BLB1に接続され、メモリセル103、104は同一のビット線対BLA2、BLB2に接続される。なお、メモリセル101、102の磁気抵抗効果素子121、122の一端がビット線BLA1に接続され、メモリセル101、102の選択トランジスタ141、142の一端がビット線BLB1に接続される。そして、メモリセル103、104の磁気抵抗効果素子123、124の一端がビット線BLA2に接続され、メモリセル103、104の選択トランジスタ143、144の一端がビット線BLB2に接続される。
本発明の第6実施形態による不揮発性半導体記憶装置を図16に示す。本実施形態の不揮発性半導体記憶装置は、第2実施形態のMRAMにおいて、メモリセルをマトリクス状に配置した構成となっている。すなわち、複数のメモリセル101〜104がマトリクス状に配列されている。各メモリセル10i(i=1,・・・,4)は、直列に接続された磁気抵抗効果素子12iおよび選択トランジスタ14iを有している。そして、同一行のメモリセルは同一のビット線対に接続される。例えば、同一行のメモリセル101、102は同一のビット線対BLA1、BLB1に接続され、メモリセル103、104は同一のビット線対BLA2、BLB2に接続される。なお、メモリセル101、102の磁気抵抗効果素子121、122の一端がビット線BLA1に接続され、メモリセル101、102の選択トランジスタ141、142の一端がビット線BLB1に接続される。そして、メモリセル103、104の磁気抵抗効果素子123、124の一端がビット線BLA2に接続され、メモリセル103、104の選択トランジスタ143、144の一端がビット線BLB2に接続される。
101〜104 メモリセル
12 磁気抵抗効果素子
121〜124 磁気抵抗効果素子
13 抵抗変化型記憶素子
14 選択トランジスタ
141〜144 選択トランジスタ
20 増幅回路
201〜202 増幅回路
21 オペアンプ
30 比較回路
301〜302 比較回路
31 トランスファーゲート
32 トランスファーゲート
33 キャパシタ
34 オペアンプ
35 MOSトランジスタ
40 ラッチ回路
401〜402 ラッチ回路
50 第1の読み出し回路
52 センスアンプ
101 書き込み電源回路
101a 電源
101b MOSトランジスタ
102 書き込み電源回路
102a MOSトランジスタ
103 書き込み電源回路
103a 電源
103b MOSトランジスタ
104 書き込み電源回路
104a MOSトランジスタ
105 読み出し電源回路
105a 電源
105b MOSトランジスタ
Claims (11)
- 不揮発性の記憶素子を有する少なくとも1個のメモリセルと、
前記記憶素子の一端が接続される第1の配線と、
前記記憶素子の他端が接続される第2の配線と、
第1のトランジスタを有し、第1の書き込み電位を前記第1のトランジスタを介して前記第1の配線に供給する第1の書き込み回路と、
第2のトランジスタを有し、第2の書き込み電位を前記第2のトランジスタを介して前記第2の配線に供給する第2の書き込み回路と、
第3のトランジスタを有し、前記第1の書き込み回路と対となって動作するように制御され第3の書き込み電位を前記第3のトランジスタを介して前記第2の配線に供給する第3の書き込み回路と、
第4のトランジスタを有し、前記第2の書き込み回路と対となって動作するように制御され第4の書き込み電位を前記第4のトランジスタを介して前記第1の配線に供給する第4の書き込み回路と、
第5のトランジスタを有し、前記第4の書き込み回路と対となって動作するように制御され読み出し電位を前記第5のトランジスタを介して前記第2の配線に供給する読み出し回路と、
前記第2の配線の電位をn倍に増幅して出力する増幅回路と、
前記読み出し電位を前記第5のトランジスタを介して前記第2の配線に供給する読み出し動作によって前記記憶素子から前記第2の配線に読み出される第1の電位を前記増幅回路によって増幅した第2の電位を保持する保持部を有し、前記第1の書き込み電位および前記第2の書き込み電位の一方を前記第1または第2のトランジスタを介して前記第1および第2の配線の一方に供給する書き込み動作中に前記第2の配線に現れる第3の電位と、前記保持部に保持された第2の電位と、を比較する比較回路と、
前記比較回路による比較結果に基づいて、前記読み出し動作前の前記記憶素子に記憶された情報に対応したデータを読み出しデータとして出力する読み出しデータ出力部と、
を備え、
前記第1の電位のうち高い方の電位をVrHとし、低い方の電位をVrLとし、
前記第3の電位のうち低い方の電位をVwLとしたとき、
前記nは、
VwL/VrH < n < VwL/VrL
の条件を満たすことを特徴とする不揮発性半導体記憶装置。 - 不揮発性の記憶素子を有する少なくとも1個のメモリセルと、
前記記憶素子の一端が接続される第1の配線と、
前記記憶素子の他端が接続される第2の配線と、
第1のトランジスタを有し、第1の書き込み電位を前記第1のトランジスタを介して前記第1の配線に供給する第1の書き込み回路と、
第2のトランジスタを有し、第2の書き込み電位を前記第2のトランジスタを介して前記第2の配線に供給する第2の書き込み回路と、
第3のトランジスタを有し、前記第1の書き込み回路と対となって動作するように制御され第3の書き込み電位を前記第3のトランジスタを介して前記第2の配線に供給する第3の書き込み回路と、
第4のトランジスタを有し、前記第2の書き込み回路と対となって動作するように制御され第4の書き込み電位を前記第4のトランジスタを介して前記第1の配線に供給する第4の書き込み回路と、
第5のトランジスタを有し、前記第4の書き込み回路と対となって動作するように制御され読み出し電位を前記第5のトランジスタを介して前記第2の配線に供給する読み出し回路と、
前記第2の配線の電位を増幅して出力する増幅回路と、
前記読み出し電位を前記第5のトランジスタを介して前記第2の配線に供給する読み出し動作によって前記記憶素子から前記第2の配線に現れる第1の電位を前記増幅回路によって増幅した第2の電位を保持する保持部を有し、前記第1の書き込み電位および前記第2の書き込み電位の一方を前記第1または第2のトランジスタを介して前記第1および第2の配線の一方に供給する書き込み動作中に前記第2の配線に現れる第3の電位と、前記保持部に保持された第2の電位と、を比較する比較回路と、
前記比較回路による比較結果に基づいて、前記読み出し動作前の前記記憶素子に記憶された情報に対応したデータを読み出しデータとして出力する読み出しデータ出力部と、
前記読み出し動作によって前記第2の配線に現れる前記第1の電位を読み出し、この読み出した電位に基づいて前記読み出しデータ出力部よりも速く読み出しデータを出力する読み出し回路と、
を備えていることを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルは複数個であってマトリクス状に配列され、
前記第1および第2の配線、前記増幅回路、前記比較回路、および前記読み出しデータ出力回路は、同一行のメモリセルに共通に設けられていることを特徴とする請求項1または2記載の不揮発性半導体記憶装置。 - 前記記憶素子の一端と前記第1の配線との間、又は前記記憶素子の他端と前記第2の配線との間に設けられるトランジスタと、前記トランジスタのゲートに接続されるワード線とを更に備えたことを特徴とする請求項1乃至3のいずれかに記載の不揮発性半導体記憶装置。
- 前記記憶素子は、スピン注入型の磁気抵抗効果素子であることを特徴とする請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置。
- 前記記憶素子は、抵抗変化型記憶素子であることを特徴とする請求項1乃至4のいずれかに記載の不揮発性半導体記憶装置。
- 不揮発性の記憶素子を有する少なくとも1個のメモリセルと、
前記記憶素子の一端が接続される第1の配線と、
前記記憶素子の他端が接続される第2の配線と、
第1のトランジスタを有し、第1の書き込み電位を前記第1のトランジスタを介して前記第1の配線に供給する第1の書き込み回路と、
第2のトランジスタを有し、第2の書き込み電位を前記第2のトランジスタを介して前記第2の配線に供給する第2の書き込み回路と、
第3のトランジスタを有し、前記第1の書き込み回路と対となって動作するように制御され第3の書き込み電位を前記第3のトランジスタを介して前記第2の配線に供給する第3の書き込み回路と、
第4のトランジスタを有し、前記第2の書き込み回路と対となって動作するように制御され第4の書き込み電位を前記第4のトランジスタを介して前記第1の配線に供給する第4の書き込み回路と、
第5のトランジスタを有し、前記第4の書き込み回路と対となって動作するように制御され読み出し電位を前記第5のトランジスタを介して前記第2の配線に供給する読み出し回路と、
を備えた不揮発性半導体記憶装置の読み出し方法であって、
前記メモリセルを選択するステップと、
前記選択されたメモリセルに対して、前記読み出し電位を前記第5のトランジスタを介して前記第2の配線に供給する読み出し動作を行い、前記第2の配線に現れる第1の電位をn倍に増幅して前記記憶素子の第1の読み出しデータとして記憶するステップと、
その後、前記選択されたメモリセルに対して、前記第1の書き込み電位および第2の書き込み電位の一方を前記第1または第2のトランジスタを介して前記第1および第2の配線の一方に供給する書き込み動作を行い、この書き込み動作中に前記第2の配線に現れる第2の電位を前記記憶素子の第2の読み出しデータとし、前記第1の読み出しデータと前記第2の読み出しデータとを比較し、この比較結果に基づいて前記読み出し動作を行う前の、前記記憶素子に記憶された情報を読み出しデータとして確定するステップと、
前記書き込み動作時に書き込んだデータと、確定された前記読み出しデータとが異なる場合に、前記確定された読み出しデータを前記記憶素子に書き込むステップと、
を備え、
前記第1の電位のうち高い方の電位をVrHとし、低い方の電位をVrLとし、
前記第2の電位のうち低い方の電位をVwLとしたとき、
前記nは、
VwL/VrH < n < VwL/VrL
の条件を満たすことを特徴とする不揮発性半導体記憶装置の読み出し方法。 - 不揮発性の記憶素子を有する少なくとも1個のメモリセルと、
前記記憶素子の一端が接続される第1の配線と、
前記記憶素子の他端が接続される第2の配線と、
第1のトランジスタを有し、第1の書き込み電位を前記第1のトランジスタを介して前記第1の配線に供給する第1の書き込み回路と、
第2のトランジスタを有し、第2の書き込み電位を前記第2のトランジスタを介して前記第2の配線に供給する第2の書き込み回路と、
第3のトランジスタを有し、前記第1の書き込み回路と対となって動作するように制御され第3の書き込み電位を前記第3のトランジスタを介して前記第2の配線に供給する第3の書き込み回路と、
第4のトランジスタを有し、前記第2の書き込み回路と対となって動作するように制御され第4の書き込み電位を前記第4のトランジスタを介して前記第1の配線に供給する第4の書き込み回路と、
第5のトランジスタを有し、前記第4の書き込み回路と対となって動作するように制御され読み出し電位を前記第5のトランジスタを介して前記第2の配線に供給する読み出し回路と、
を備えた不揮発性半導体記憶装置の読み出し方法であって、
前記メモリセルを選択するステップと、
前記選択されたメモリセルに対して、前記読み出し電位を前記第5のトランジスタを介して前記第2の配線に供給する読み出し動作を行い、前記第2の配線に現れる第1の電位を増幅した第2の電位を前記記憶素子の第1の読み出しデータとして記憶するステップと、
その後、前記選択されたメモリセルに対して、前記第1の書き込み電位および第2の書き込み電位の一方を前記第1または第2のトランジスタを介して前記第1および第2の配線の一方に供給する書き込み動作を行い、この書き込み動作中に前記第2の配線に現れる第3の電位を前記記憶素子の第2の読み出しデータとし、前記第1の読み出しデータと前記第2の読み出しデータとを比較し、この比較結果に基づいて前記読み出し動作を行う前の、前記記憶素子に記憶された情報を読み出しデータとして確定するステップと、
前記書き込み動作時に書き込んだデータと、確定された前記読み出しデータとが異なる場合に、前記確定された読み出しデータを前記記憶素子に書き込むステップと、
前記読み出し動作によって前記第2の配線に現れる前記第1の電位を読み出し、この読み出した電位に基づいて前記確定された読み出しデータよりも速く読み出しデータを外部に出力するステップと、
を備えたことを特徴とする不揮発性半導体記憶装置の読み出し方法。 - 前記記憶素子の一端と前記第1の配線との間、又は前記記憶素子の他端と前記第2の配線との間に設けられるトランジスタと、前記トランジスタのゲートに接続されるワード線とを更に備えたことを特徴とする請求項7または8記載の不揮発性半導体記憶装置の読み出し方法。
- 前記記憶素子は、スピン注入型の磁気抵抗効果素子であることを特徴とする請求項7乃至9のいずれかに記載の不揮発性半導体記憶装置の読み出し方法。
- 前記記憶素子は、抵抗変化型記憶素子であることを特徴とする請求項7乃至9のいずれかに記載の不揮発性半導体記憶装置の読み出し方法。
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