JP5288103B2 - 磁気ランダムアクセスメモリ及びデータ読み出し方法 - Google Patents

Description

本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）及びデータ読み出し方法に関する。

ＭＲＡＭは、高集積・高速動作の観点から有望な不揮発性メモリである。ＭＲＡＭでは、ＴＭＲ（Tunnel MagnetoResistance）効果などの磁気抵抗効果を示す「磁気抵抗素子」が、記憶素子として利用される。磁気抵抗素子は、非磁性層とその非磁性層を挟む２層の強磁性体層とを含む。その２層の強磁性体層の一方は、磁化の向きが固定された磁化固定層（ピン層）であり、他方は、磁化の向きが反転可能な磁化自由層（フリー層）である。

磁化固定層と磁化自由層の磁化の向きが“反平行”である場合の磁気抵抗素子の抵抗値（Ｒ＋ΔＲ）は、磁気抵抗効果により、それらが“平行”である場合の抵抗値（Ｒ）よりも大きくなる。ＭＲＡＭのメモリセルは、その抵抗値の変化を利用することによってデータを不揮発的に記憶する。例えば、高抵抗状態はデータ「１」に対応づけられ、低抵抗状態はデータ「０」に対応づけられる。メモリセルのデータは、磁気抵抗素子の抵抗値を検知することによって判別可能である。一方、メモリセルのデータは、磁化自由層の磁化の向きを反転させることによって書き換え可能である。

図１は、特許文献１（特開２００４−３４８９３４号公報）に記載されているＭＲＡＭの回路構成の一部を示している。複数の書き込みワード線１０３Ｗ及び複数の読み出しワード線１０３Ｒが、Ｘ方向に延びており、Ｘセレクタ１０８に接続されている。また、複数の第１ビット線１０４と複数の第２ビット線１０５が、Ｙ方向に延びており、Ｙセレクタ１１１に接続されている。

セルアレイ１１０は、アレイ状に配置された複数のメモリセル１２０を有している。各メモリセル１２０は、トランジスタ１０６と磁気抵抗素子１０７を有している。トランジスタ１０６のゲートは、書き込みワード線１０３Ｗに接続されている。トランジスタ１０６のソース／ドレインの一方は、第１ビット線１０４に接続され、他方は第２ビット線１０５に接続されている。磁気抵抗素子１０７の一端は読み出しワード線１０３Ｒに接続され、その他端は第２ビット線１０５に接続されている。

一部のメモリセル１２０は、参照セル１２０ｒである。参照セル１２０ｒに接続される第１ビット線１０４及び第２ビット線１０５は、それぞれ第１参照ビット線１０４ｒ及び第２参照ビット線１０５ｒである。電流センスアンプ１１５は、Ｙセレクタ１１１と第２参照ビット線１０５ｒに接続されている。

あるメモリセル１２０（選択メモリセル１２０ｓ）のデータ読み出しは、次の通りである。Ｘセレクタ１０８は、選択メモリセル１２０ｓにつながる１本の読み出しワード線１０３Ｒを選択し、その読み出しワード線１０３Ｒに読み出し電圧を印加する。Ｙセレクタ１１１は、選択メモリセル１２０ｓにつながる１本の第２ビット線１０５を選択する。電流センスアンプ１１５の電圧と読み出しワード線１０３Ｒの電圧の差により、選択された第２ビット線１０５には検知電流Ｉｓが流れる。その検知電流Ｉｓの大きさは、選択メモリセル１２０ｓの磁気抵抗素子１０７の抵抗状態に依存する。また、参照セル１２０ｒにつながる第２参照ビット線１０５ｒには、参照電流Ｉｒが流れる。

電流センスアンプ１１５は、検知電流Ｉｓと参照電流Ｉｒに基づいて、選択メモリセル１２０ｓに記録されたデータの判別を行う。例えば、参照セル１２０ｒのデータは「０」に固定されているとする。その場合、検知電流Ｉｓと参照電流Ｉｒがほぼ同じであれば、電流センスアンプ１１５は、選択メモリセル１２０ｓのデータを「０」と判定する。一方、検知電流Ｉｓが参照電流Ｉｒより小さければ、電流センスアンプ１１５は、選択メモリセル１２０ｓのデータを「１」と判定する。

ここで、注意すべきことは、選択メモリセル１２０ｓを通過せずに流れる電流の存在である。図１で示されたＭＲＡＭは、メモリセル１２０同士が多数の並列な経路によって結ばれたクロスポイントアレイ構成を有している。選択メモリセル１２０ｓのデータ読み出し時、その並列な経路上に、選択メモリセル１２０ｓを通過しない電流が流れる。その電流は、以下「回り込み電流」と参照される。この回り込み電流は、選択された第２ビット線１０５を流れる検知電流Ｉｓに影響を及ぼす。すなわち、回り込み電流は、選択メモリセル１２０ｓに関するデータ判定の信頼性を低下させる。読み出しデータの信頼性を高めるためには、回り込み電流の影響を抑制することが重要である。

特許文献２（特開２００２−８３６９号公報）にも、クロスポイントセルアレイが記載されている。特許文献２に記載された技術によれば、読み出しデータの信頼性を高めるために、データ読み出し時、選択ビット線に印加される電圧Ｖｓと非選択ビット線に印加される電圧Ｖｎｓが等しく設定される。但し、電圧Ｖｓと電圧Ｖｎｓを完全に一致させることは、現実的には困難である。従って、回り込み電流を完全になくすことは難しく、回り込み電流による読み出しデータの信頼性低下への対策が必要である。

特開２００４−３４８９３４号公報 特開２００２−８３６９号公報

本発明の１つの目的は、読み出しデータの信頼性を向上させることができるＭＲＡＭの回路構成及びデータ読み出し方法を提供することにある。

本発明の第１の観点において、ＭＲＡＭが提供される。ＭＲＡＭは、マトリックス状に配置された複数のセルを含むセルアレイを備える。そのセルアレイは、同じビット線に接続されたメモリセルグループと参照セルとを含む。メモリセルグループは、ゲートが共通ワード線に接続された共通トランジスタと、共通トランジスタを介して当該ビット線に接続された複数のメモリセルとを含む。複数のメモリセルの各々は、一端が読み出しワード線に接続され他端が共通トランジスタを介して当該ビット線に接続された第１磁気抵抗素子を有する。参照セルは、ゲートが参照ワード線に接続された参照セルトランジスタと、一端が参照読み出しワード線に接続され他端が参照セルトランジスタを介して当該ビット線に接続された第２磁気抵抗素子と、を有する。各メモリセルに記録される記録データは可変であり、一方、参照セルに記録されている参照データは固定されている。

本発明の第２の観点において、ＭＲＡＭのデータ読み出し方法が提供される。ＭＲＡＭは、同じビット線に接続されたメモリセルグループと参照セルとを含む。メモリセルグループは、共通トランジスタを介して当該ビット線に接続された複数のメモリセルを含む。複数のメモリセルの各々は、一端が読み出しワード線に接続され他端が共通トランジスタを介して当該ビット線に接続された第１磁気抵抗素子を有する。参照セルは、一端が参照読み出しワード線に接続され他端が参照セルトランジスタを介して当該ビット線に接続された第２磁気抵抗素子を有する。各メモリセルに記録される記録データは可変であり、一方、参照セルに記録されている参照データは固定されている。

上記複数のメモリセルのうち選択メモリセルの記録データを読み出す方法は、（Ａ）第１読み出しステップと、（Ｂ）第２読み出しステップと、（Ｃ）データ判定ステップとを含む。

（Ａ）第１読み出しステップは、（Ａ１）共通トランジスタ及び参照セルトランジスタをＯＮするステップと、（Ａ２）ビット線に第１電圧を印加するステップと、（Ａ３）複数のメモリセルにつながる全ての読み出しワード線に、第１電圧を印加するステップと、（Ａ４）参照読み出しワード線に、第１電圧と所定の電圧差を有する第２電圧を印加するステップと、ここで、第２磁気抵抗素子には参照データに応じた参照電流が流れ、ビット線には少なくとも参照電流を含む第１ビット線電流が流れ、（Ａ５）第１ビット線電流に基づいて参照電圧を生成するステップと、を含む。

（Ｂ）第２読み出しステップは、（Ｂ１）共通トランジスタ及び参照セルトランジスタをＯＮするステップと、（Ｂ２）ビット線に第１電圧を印加するステップと、（Ｂ３）複数のメモリセルのうち選択メモリセル以外のメモリセルにつながる読み出しワード線及び参照読み出しワード線に、第１電圧を印加するステップと、（Ｂ４）選択メモリセルにつながる読み出しワード線に、第２電圧を印加するステップと、ここで、選択メモリセルの第１磁気抵抗素子には記録データに応じたセンス電流が流れ、ビット線には少なくともセンス電流を含む第２ビット線電流が流れ、（Ｂ５）第２ビット線電流に基づいてセンス電圧を生成するステップと、を含む。

参照電圧は、記録データが０の場合のセンス電圧と記録データが１の場合のセンス電圧との間である。（Ｃ）データ判定ステップは、センス電圧を参照電圧と比較することによって、選択メモリセルの記録データを判別するステップを含む。

本発明の１つの効果は、ＭＲＡＭのデータ読み出し時に、読み出しデータの信頼性が向上することである。

１．第１の実施の形態
１−１．全体構成
図２は、本発明の第１の実施の形態に係るＭＲＡＭの構成を概略的に示すブロック図である。ＭＲＡＭ１は、セルアレイ１０Ａ、複数種のワード線（ＷＬ，ＲＷＬ，ＣＷＬ，ＷＬＲ，ＲＷＬＲ，ＷＬＤ，ＲＷＬＤ）、及び複数のビット線対を備えている。各ビット線対は、第１ビット線ＢＬ１と第２ビット線ＢＬ２から構成される。各ワード線の延在方向はＸ方向であり、各ビット線の延在方向はＸ方向と直交するＹ方向である。

ＭＲＡＭ１は更に、Ｘセレクタ２とＸ終端回路３を備えている。Ｘセレクタ２は、ワード線（ＷＬ，ＲＷＬ，ＣＷＬ，ＷＬＲ，ＲＷＬＲ，ＷＬＤ，ＲＷＬＤ）に接続されている。データ読み出し時あるいはデータ書き込み時、Ｘセレクタ２は、必要なワード線を選択し、また、各ワード線に所定の電圧を印加する。Ｘ終端回路３は、Ｘセレクタ２に接続されている。

ＭＲＡＭ１は更に、Ｙセレクタ４、読み出し回路５Ａ及び書き込み回路６を備えている。Ｙセレクタ４は、ビット線ＢＬ１、ＢＬ２に接続されている。データ読み出し時、Ｙセレクタ４は、必要なビット線を選択し、選択されたビット線を読み出し回路５Ａに接続する。読み出し回路５Ａは、選択されたビット線に所定の読み出し電圧を印加し、当該ビット線を流れるビット線電流（読み出し電流）に基づいて読み出しデータを判別する。データ書き込み時、Ｙセレクタ４は、必要なビット線を選択し、選択されたビット線を書き込み回路６に接続する。書き込み回路６は、選択されたビット線に所定の書き込み電圧を印加する。

１−２．セルアレイ１０Ａ
セルアレイ１０Ａは、マトリックス状に配置された複数のセルを含んでいる。より詳細には、セルアレイ１０Ａは、複数のメモリセル２０、複数の参照セル３０、及び複数のダミーセル４０を含んでいる。各セルは、いずれかのビット線対ＢＬ１、ＢＬ２に接続されており、また、複数種のワード線（ＷＬ，ＲＷＬ，ＣＷＬ，ＷＬＲ，ＲＷＬＲ，ＷＬＤ，ＲＷＬＤ）のうちいくつかに接続されている。以下、各セルの構成、及び各セルのデータ設定方法を説明する。

（メモリセルグループ２００、メモリセル２０）
メモリセル２０は、データを記憶するためのセルであり、マトリックス状に配置されている。また、図２に示されるように、Ｙ方向（列方向）に沿って配置された所定数のメモリセル２０が、１つのメモリセルグループ２００を構成している。つまり、セルアレイ１０Ａは、マトリックス状に配置された複数のメモリセルグループ２００を含んでおり、各メモリセルグループ２００が所定数のメモリセル２０を含んでいる。１つのメモリセルグループ２００に含まれるメモリセル２０の数は任意である。

各メモリセル２０は、ビット線対ＢＬ１、ＢＬ２、ワード線ＷＬ、及び読み出しワード線ＲＷＬに接続されている。１つのビット線対ＢＬ１、ＢＬ２は、Ｙ方向に沿って配置された１列のメモリセル２０（メモリセルグループ２００）に共通に接続されている。１本のワード線ＷＬ及び１本の読み出しワード線ＲＷＬは、Ｘ方向（行方向）に沿って配置された１行のメモリセル２０に共通に接続されている。また、１本の共通ワード線ＣＷＬが、Ｘ方向に沿って配置された１行のメモリセルグループ２００に共通に接続されている。

図３は、１つのメモリセルグループ２００の回路構成例を示している。本例では、１つのメモリセルグループ２００が、４個のメモリセル２０−１〜２０−４を含んでいる。つまり、１つのメモリセルグループ２００は、４ビットのデータを記憶する記憶ブロックとして機能する。

図３に示されるように、メモリセルグループ２００は、Ｙ方向に沿って配置された４個のメモリセル２０−１〜２０−４に加えて、共通トランジスタ２１０を含んでいる。共通トランジスタ２１０のゲートは、共通ワード線ＣＷＬに接続されている。また、共通トランジスタ２１０のソース／ドレインの一方は、第２ビット線ＢＬ２に接続されており、その他方はメモリセル２０−１〜２０−４に共通に接続されている。言い換えれば、メモリセル２０−１〜２０−４は、共通トランジスタ２１０に対して並列に接続されており、その共通トランジスタ２１０を介して第２ビット線ＢＬ２に接続されている。

各メモリセル２０は、セルトランジスタ２１と磁気抵抗素子２３（第１磁気抵抗素子）を有している。また、メモリセル２０−１〜２０−４は、ワード線ＷＬ１〜ＷＬ４のそれぞれと読み出しワード線ＲＷＬ１〜ＲＷＬ４のそれぞれに接続されている。例えば、メモリセル２０−１のセルトランジスタ２１のゲートはワード線ＷＬ１に接続されている。磁気抵抗素子２３の一端は、読み出しワード線ＲＷＬ１に接続されている。磁気抵抗素子２３の他端は、セルトランジスタ２１を介して第１ビット線ＢＬ１に接続され、共通トランジスタ２１０を介して第２ビット線ＢＬ２に接続されている。他のメモリセル２０−２〜２０−４に関しても同様である。

このように、第１ビット線ＢＬ１は、それぞれのメモリセル２０−１〜２０−４のセルトランジスタ２１を介して、それぞれの磁気抵抗素子２３に接続されている。一方、第２ビット線ＢＬ２は、１つの共通トランジスタ２１０を介して、全てのメモリセル２０−１〜２０−４の磁気抵抗素子２３に接続されている。

このように構成されたメモリセルグループ２００において、メモリセル２０に対してデータを書き込む方法は次の通りである。例として、メモリセル２０−４が書き込み対象の選択メモリセルである場合を説明する。Ｘセレクタ２は、共通ワード線ＣＷＬとワード線ＷＬ４を選択し、それら共通ワード線ＣＷＬとワード線ＷＬ４にＨｉｇｈレベルの電圧を印加する。これにより、共通トランジスタ２１０と選択メモリセル２０−４のセルトランジスタ２１がＯＮする。また、Ｘセレクタ２は、ワード線ＷＬ１〜ＷＬ３にグランド電圧を印加する。更に、Ｘセレクタ２は、全ての読み出しワード線ＲＷＬ１〜ＲＷＬ４をフローティング状態に設定する。

一方、Ｙセレクタ４は、選択メモリセル２０−４につながるビット線対ＢＬ１、ＢＬ２を選択し、選択ビット線対ＢＬ１、ＢＬ２を書き込み回路６に電気的に接続する。また、Ｙセレクタ４は、その他のビット線対をフローティング状態に設定する。書き込み回路６は、選択ビット線ＢＬ１、ＢＬ２のそれぞれに相補の電圧を印加する。その結果、その電圧差に応じた書き込み電流が、選択ビット線ＢＬ１、ＢＬ２間を流れる。より詳細には、書き込み電流は、選択メモリセル２０−４の磁気抵抗素子２３近傍のセル配線２４を経由して、選択ビット線ＢＬ１、ＢＬ２間を流れる。このセル配線２４を流れる書き込み電流により発生する書き込み磁界が、選択メモリセル２０−４の磁気抵抗素子２３に印加される。

書き込み磁界の大きさが所定の閾値を超えると、磁気抵抗素子２３の磁化自由層の磁化方向が、その書き込み磁界に応じた向きに変わる。書き込み磁界の方向、すなわち、書き込み電流の方向は、選択ビット線ＢＬ１、ＢＬ２に印加される相補電圧を反転させることにより反転可能である。このようにして、選択メモリセル２０−４に所望のデータを書き込むことが可能である。

本実施の形態において、磁気抵抗素子２３が低抵抗状態にある場合はデータ「０」に対応付けられ、磁気抵抗素子２３が高抵抗状態にある場合はデータ「１」に対応付けられる。データ「０」の場合、磁気抵抗素子２３の抵抗値はＲ０であり、データ「１」の場合、磁気抵抗素子２３の抵抗値はＲ１（＞Ｒ０）であるとする。各メモリセル２０に記録される記録データは「０」あるいは「１」に可変に設定可能であり、磁気抵抗素子２３の抵抗値はＲ０あるいはＲ１となり得る。

（参照セル３０）
参照セル３０は、データ読み出し時にリファレンスレベルを生成するために使用されるセルである。図２に示されるように、本実施の形態に係るセルアレイ１０Ａは、Ｘ方向に沿って配置された１行の参照セル３０を備えている。各参照セル３０は、ビット線対ＢＬ１、ＢＬ２、第１参照ワード線ＷＬＲ１、第２参照ワード線ＷＬＲ２、及び参照読み出しワード線ＲＷＬＲに接続されている。

図４は、参照セル３０の構成例を示している。参照セル３０は、第１参照セルトランジスタ３１、第２参照セルトランジスタ３２、及び磁気抵抗素子３３（第２磁気抵抗素子）を有している。第１参照セルトランジスタ３１のゲートは第１参照ワード線ＷＬＲ１に接続されており、第２参照セルトランジスタ３２のゲートは第２参照ワード線ＷＬＲ２に接続されている。磁気抵抗素子３３の一端は、参照読み出しワード線ＲＷＬＲに接続されている。磁気抵抗素子３３の他端は、第１参照セルトランジスタ３１を介して第１ビット線ＢＬ１に接続され、第２参照セルトランジスタ３２を介して第２ビット線ＢＬ２に接続されている。

ＭＲＡＭ１の製造後、参照セル３０の磁気抵抗素子３３は、低抵抗状態あるいは高抵抗状態に設定される。つまり、参照セル３０の記録データ（参照データ）は、「０」か「１」に固定される。参照セル３０の参照データの設定方法は次の通りである。Ｘセレクタ２は、参照ワード線ＷＬＲ１、ＷＬＲ２の両方を選択し、それら参照ワード線ＷＬＲ１、ＷＬＲ２にＨｉｇｈレベルの電圧を印加する。これにより、参照セルトランジスタ３１、３２の両方がＯＮする。また、Ｘセレクタ２は、参照読み出しワード線ＲＷＬＲをフローティング状態に設定する。

一方、Ｙセレクタ４は、ビット線対ＢＬ１、ＢＬ２を選択し、選択ビット線対ＢＬ１、ＢＬ２を書き込み回路６に電気的に接続する。書き込み回路６は、選択ビット線ＢＬ１、ＢＬ２のそれぞれに相補の電圧を印加する。その結果、その電圧差に応じた書き込み電流が、選択ビット線ＢＬ１、ＢＬ２間を流れる。より詳細には、書き込み電流は、参照セル３０の磁気抵抗素子３３近傍のセル配線３４を経由して、選択ビット線ＢＬ１、ＢＬ２間を流れる。このセル配線３４を流れる書き込み電流により発生する書き込み磁界が、磁気抵抗素子３３に印加される。

書き込み磁界の大きさが所定の閾値を超えると、磁気抵抗素子３３の磁化自由層の磁化方向が、その書き込み磁界に応じた向きに変わる。書き込み磁界の方向、すなわち、書き込み電流の方向は、選択ビット線ＢＬ１、ＢＬ２に印加される相補電圧を反転させることにより反転可能である。このようにして、参照セル３０に記録される参照データを、所望のデータに予め設定することができる。

好適には、上述のメモリセル２０の磁気抵抗素子２３（第１磁気抵抗素子）と参照セル３０の磁気抵抗素子３３（第２磁気抵抗素子）は、同一の構造を有する。つまり、記録されているデータが同じであれば、磁気抵抗素子２３、３３の抵抗値は等しい。例えば、参照セル３０の参照データが「０」に固定されている場合、磁気抵抗素子３３の抵抗値は上述の“Ｒ０”である。一方、参照データが「１」に固定されている場合、磁気抵抗素子３３の抵抗値は上述の“Ｒ１”である。以下の説明では、図４に示されるように、参照データが「０」に固定されており、磁気抵抗素子３３の抵抗値は“Ｒ０”であるとする。

（ダミーセル４０）
ダミーセル４０は、データ読み出し時にビット線電流を調整するために使用されるセルである。図２に示されるように、本実施の形態に係るセルアレイ１０Ａは、Ｘ方向に沿って配置された３行のダミーセル４０（ダミーセル部）を備えている。より詳細には、１行の第１ダミーセル４０−１、１行の第２ダミーセル４０−２、及び１行の第３ダミーセル４０−３が、それぞれＸ方向に沿って配置されている。第１ダミーセル４０−１は、ダミーワード線ＷＬＤ１１〜ＷＬＤ１３及びダミー読み出しワード線ＲＷＬＤ１に接続されている。第２ダミーセル４０−２は、ダミーワード線ＷＬＤ２１〜ＷＬＤ２３及びダミー読み出しワード線ＲＷＬＤ２に接続されている。第３ダミーセル４０−３は、ダミーワード線ＷＬＤ３１〜ＷＬＤ３３及びダミー読み出しワード線ＲＷＬＤ３に接続されている。また、Ｙ方向に沿って配置されたダミーセル４０−１、４０−２、４０−３は、同じビット線対ＢＬ１、ＢＬ２に接続されている。

図５は、１つのダミーセル４０の構成例を示している。ここでは例として第１ダミーセル４０−１を説明する。他の第２ダミーセル４０−２及び第３ダミーセル４０−３の構成も、図５で示されるものと同様である。

第１ダミーセル４０−１は、ダミーセルトランジスタ４１、４２、４３、磁気抵抗素子４４及び４５を有している。ダミーセルトランジスタ４１、４２及び４３のゲートは、それぞれ、ダミーワード線ＷＬＤ１１、ＷＬＤ１２及びＷＬＤ１３に接続されている。磁気抵抗素子４４の一端は、セル配線４６に接続され、また、ダミーセルトランジスタ４１を介して第１ビット線ＢＬ１に接続されている。磁気抵抗素子４４の他端は、ダミーセルトランジスタ４３を介して第２ビット線ＢＬ２に接続されている。磁気抵抗素子４５の一端は、ダミー読み出しワード線ＲＷＬＤ１に接続されている。磁気抵抗素子４５の他端は、セル配線４６に接続され、また、ダミーセルトランジスタ４２を介して第２ビット線ＢＬ２に接続されている。セル配線４６は、ダミーセルトランジスタ４１、４２間を接続している。

図５で示される構成において、２つの磁気抵抗素子４４、４５には同じデータが記録される。そのデータ設定方法は次の通りである。Ｘセレクタ２は、ダミーワード線ＷＬＤ１１、ＷＬＤ１２を選択し、それらダミーワード線ＷＬＤ１１、ＷＬＤ１２にＨｉｇｈレベルの電圧を印加する。これにより、ダミーセルトランジスタ４１、４２がＯＮする。また、Ｘセレクタ２はダミーワード線ＷＬＤ１３にグランド電圧を印加し、これにより、ダミーセルトランジスタ４３がＯＦＦする。更に、Ｘセレクタ２は、ダミー読み出しワード線ＲＷＬＤ１をフローティング状態に設定する。

一方、Ｙセレクタ４は、ビット線対ＢＬ１、ＢＬ２を選択し、選択ビット線対ＢＬ１、ＢＬ２を書き込み回路６に電気的に接続する。書き込み回路６は、選択ビット線ＢＬ１、ＢＬ２のそれぞれに相補の電圧を印加する。その結果、その電圧差に応じた書き込み電流が、選択ビット線ＢＬ１、ＢＬ２間を流れる。より詳細には、書き込み電流は、磁気抵抗素子４４、４５近傍のセル配線４６を経由して、選択ビット線ＢＬ１、ＢＬ２間を流れる。このセル配線４６を流れる書き込み電流により発生する書き込み磁界が、磁気抵抗素子４４、４５のそれぞれに印加される。

ここで、図５で模式的に示されているように、磁気抵抗素子４４、４５のそれぞれに印加される磁界の方向が同じになるようにセル配線４６が形成されていることに留意されたい。ダミーセル４０においてセル配線４６の方向や位置を適宜設計することによって、磁気抵抗素子４４、４５のそれぞれに印加される書き込み磁界の方向を一致させること可能である。従って、磁気抵抗素子４４、４５には同じデータが書き込まれる。尚、書き込み磁界の方向、すなわち、書き込み電流の方向は、選択ビット線ＢＬ１、ＢＬ２に印加される相補電圧を反転させることにより反転可能である。このようにして、２つの磁気抵抗素子４４，４５に所望の同じデータを記録することができる。

また、図５で示される構成において、ダミーセルトランジスタ４３とダミー読み出しワード線ＲＷＬＤ１の間には、２つの磁気抵抗素子４４、４５が直列に接続されている。ダミーセルトランジスタ４３をＯＮすることによって、それら磁気抵抗素子４４、４５を通して第２ビット線ＢＬ２とダミー読み出しワード線ＲＷＬＤ１の間に電流を流すことができる。その電流の大きさは、直列に接続された磁気抵抗素子４４、４５の合成抵抗に依存する。よって、これら２つの磁気抵抗素子４４、４５を、その合成抵抗を有する１つの磁気抵抗素子（第３磁気抵抗素子）とみなすこともできる。第３磁気抵抗素子の一端は、ダミーセルトランジスタ４３を介して第２ビット線ＢＬ２に接続され、その他端はダミー読み出しワード線ＲＷＬＤ１に接続されている。

好適には、磁気抵抗素子４４、４５の各々は、上述のメモリセル２０の磁気抵抗素子２３（第１磁気抵抗素子）や参照セル３０の磁気抵抗素子３３（第２磁気抵抗素子）と同じ構造を有する。つまり、記録されているデータが同じであれば、磁気抵抗素子２３、３３、４４、４５の抵抗値は等しい。例えば、磁気抵抗素子４４、４５に同じデータ「０」が記録されている場合、磁気抵抗素子４４、４５の各々の抵抗値は上述の“Ｒ０”であり、第３磁気抵抗素子の抵抗値は“２×Ｒ０”である。一方、磁気抵抗素子４４、４５に同じデータ「１」が記録されている場合、磁気抵抗素子４４、４５の各々の抵抗値は上述の“Ｒ１”であり、第３磁気抵抗素子の抵抗値は“２×Ｒ１”である。

本実施の形態において、第１ダミーセル４０−１の磁気抵抗素子４４、４５のデータは「０」に固定されている。従って、第１ダミーセル４０−１の第３磁気抵抗素子の抵抗値は“２×Ｒ０”である。また、第２ダミーセル４０−２の磁気抵抗素子４４、４５のデータは「１」に固定されている。従って、第２ダミーセル４０−２の第３磁気抵抗素子の抵抗値は“２×Ｒ１”である。また、第３ダミーセル４０−３の磁気抵抗素子４４、４５のデータは「０」に固定されている。従って、第３ダミーセル４０−３の第３磁気抵抗素子の抵抗値は“２×Ｒ０”である。

再度図２を参照して、本実施の形態に係るセルアレイ１０Ａでは、メモリセルグループ２００（複数のメモリセル２０）、１個の参照セル３０、及び複数のダミーセル４０（４０−１〜４０−３）が、Ｙ方向に沿って配置されている。そして、それらメモリセルグループ２００、１個の参照セル３０、及び複数のダミーセル４０は、同じビット線対ＢＬ１、ＢＬ２に接続されている。後述されるように、データ読み出し時、読み出し回路５Ａは、同じ第２ビット線ＢＬ２を介してそれらメモリセルグループ２００、１個の参照セル３０、及び複数のダミーセル４０に接続される。

１−３．読み出し回路５Ａ
図６は、本実施の形態に係る読み出し回路５Ａの構成例を示している。読み出し回路５Ａは、入力端子ＩＮ、ＮＭＯＳトランジスタＴＲ、インバータＩＮＶ、負荷抵抗ＲＥＳ、第１スイッチＳＷ１、第２スイッチＳＷ２、第１電圧保持回路Ｃ１、第２電圧保持回路Ｃ２、コンパレータＣＭＰ、及び出力端子ＯＵＴを有している。

ＮＭＯＳトランジスタＴＲは、入力端子ＩＮとノードＮ１の間に介在している。ＮＭＯＳトランジスタＴＲのソースは入力端子ＩＮに接続され、そのドレインはノードＮ１に接続され、そのゲートはインバータＩＮＶの出力に接続されている。インバータＩＮＶの入力は、ＮＭＯＳトランジスタＴＲのソースに接続されている。負荷抵抗ＲＥＳは、電源とノードＮ１の間に介在している。負荷抵抗ＲＥＳの抵抗値はＲｌｏａｄである。

ノードＮ１は、第１スイッチＳＷ１を介して第１電圧保持回路Ｃ１に接続され、第２スイッチＳＷ２を介して第２電圧保持回路Ｃ２に接続されている。第１スイッチＳＷ１は例えばトランスファゲートであり、スイッチ制御信号ＱＡによってＯＮ／ＯＦＦ制御される。第２スイッチＳＷ２は例えばトランスファゲートであり、スイッチ制御信号ＱＢによってＯＮ／ＯＦＦ制御される。第１電圧保持回路Ｃ１、Ｃ２は例えばキャパシタである。キャパシタＣ１は、第１スイッチＳＷ１がＯＮされたときノードＮ１の電圧によって充電され、第１スイッチＳＷ１がＯＦＦされた後もその電圧を保持する。同様に、キャパシタＣ２は、第２スイッチＳＷ２がＯＮされたときノードＮ１の電圧によって充電され、第２スイッチＳＷ２がＯＦＦされた後もその電圧を保持する。

コンパレータＣＭＰの２つの入力は、それぞれ第１電圧保持回路Ｃ１及び第２電圧保持回路Ｃ２に接続されている。また、コンパレータＣＭＰの出力は、出力端子ＯＵＴに接続されている。コンパレータＣＭＰは、第１電圧保持回路Ｃ１で保持されている電圧と第２電圧保持回路Ｃ２で保持されている電圧との比較を行い、その比較結果を出力端子ＯＵＴに出力する。

データ読み出し時、読み出し回路５Ａの入力端子ＩＮは、第２ビット線ＢＬ２に接続される。そして、読み出し回路５Ａは、接続された第２ビット線ＢＬ２に所定の読み出し電圧Ｖｃ（第１電圧）を印加する役割を果たす。より詳細には、図６で示された回路構成により、入力端子ＩＮの電圧はインバータＩＮＶの閾値電圧に固定される。その閾値電圧が読み出し電圧Ｖｃと同一となるようにインバータＩＮＶが設計される。そのような設計は、例えばインバータＩＮＶをＣＭＯＳで構成し、そのＣＭＯＳインバータに含まれるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのディメンジョンを適切に選ぶことによって、容易に実現可能である。図６に示されるＮＭＯＳトランジスタＴＲとインバータＩＮＶは、第２ビット線ＢＬ２に読み出し電圧Ｖｃを印加する「クランプ回路」を構成していると言える。

また、データ読み出し時、読み出し回路５Ａは、接続された第２ビット線ＢＬ２を流れるビット線電流に基づいて、読み出しデータを判別する役割も果たす。読み出しデータの判別には、負荷抵抗ＲＥＳ、第１スイッチＳＷ１、第２スイッチＳＷ２、第１電圧保持回路Ｃ１、第２電圧保持回路Ｃ２及びコンパレータＣＭＰが用いられる。これら構成は、読み出しデータを判別するための「センス回路」を構成していると言える。

１−４．読み出し動作
以下、本実施の形態に係るＭＲＡＭ１のデータ読み出し動作を詳細に説明する。読み出し対象のメモリセル２０は、以下、「選択メモリセル」と参照される。また、選択メモリセル２０を含むメモリセルグループ２００は、以下、「選択メモリセルグループ」と参照される。また、選択メモリセルグループ２００につながる第２ビット線ＢＬ２は、以下、「選択第２ビット線」と参照される。

また、以下の説明において、Ｘセレクタ２は、各種ワード線（ＷＬ，ＣＷＬ，ＷＬＲ１，ＷＬＲ２，ＷＬＤ１１〜３１，ＷＬＤ１２〜３２，ＷＬＤ１３〜３３）を選択し、選択されたワード線に電源電圧Ｖｄｄを印加する。これにより、選択ワード線（ＷＬ，ＣＷＬ，ＷＬＲ１，ＷＬＲ２，ＷＬＤ１１〜３１，ＷＬＤ１２〜３２，ＷＬＤ１３〜３３）のそれぞれにつながるトランジスタ（２１，２１０，３１，３２，４１，４２，４３）がＯＮする。一方、Ｘセレクタ２は、選択されなかったワード線にグランド電圧Ｇｎｄを印加する。これにより、非選択ワード線（ＷＬ，ＣＷＬ，ＷＬＲ１，ＷＬＲ２，ＷＬＤ１１〜３１，ＷＬＤ１２〜３２，ＷＬＤ１３〜３３）のそれぞれにつながるトランジスタ（２１，２１０，３１，３２，４１，４２，４３）がＯＦＦする。更に、Ｘセレクタ２は、各種読み出しワード線（ＲＷＬ，ＲＷＬＲ，ＲＷＬＤ）に様々な電圧を印加することができる。

選択メモリセル２０からのデータ読み出し動作は、次の３つのステップからなる。
（１）第１ステップ：参照電圧Ｖｒｅｆの生成
（２）第２ステップ：センス電圧Ｖｓ（ｘ）の生成
（３）第３ステップ：参照電圧Ｖｒｅｆとセンス電圧Ｖｓ（ｘ）の比較
以下、各ステップを詳細に説明する。

（第１ステップ）
図７は、本実施の形態における第１ステップを説明するための回路図である。読み出し対象の選択メモリセルは、図中のメモリセル２０−４であるとする。

Ｘセレクタ２は、選択メモリセルグループ２００につながる共通ワード線ＣＷＬを選択し、選択共通ワード線ＣＷＬにつながる共通トランジスタ２１０をＯＮする。Ｘセレクタ２は、それ以外の共通ワード線ＣＷＬ及び全てのワード線ＷＬ１〜ＷＬ４を選択しない。また、Ｘセレクタ２は、選択メモリセルグループ２００につながる全ての読み出しワード線ＲＷＬ１〜ＲＷＬ４に所定の電圧Ｖｅを印加する。この電圧Ｖｅは、読み出し電圧Ｖｃ（第１電圧）と実質的に同じ電圧である。そのために、Ｘセレクタ２は、図６で示された読み出し回路５Ａと同様のクランプ回路を有していればよい。Ｘセレクタ２は、それ以外の読み出しワード線ＲＷＬ１〜ＲＷＬ４をグランドレベル、あるいは、フローティング状態にする。

また、Ｘセレクタ２は、参照セル３０につながる第２参照ワード線ＷＬＲ２を選択し、参照セル３０の第２参照セルトランジスタ３２をＯＮする。Ｘセレクタ２は、第１参照ワード線ＷＬＲ１を選択しない。また、Ｘセレクタ２は、参照読み出しワード線ＲＷＬＲに、読み出し電圧Ｖｃ（第１電圧）と所定の電圧差を有する第２電圧を印加する。典型的には、第２電圧はグランド電圧Ｇｎｄである。

更に、Ｘセレクタ２は、第１ダミーセル４０−１につながるダミーワード線ＷＬＤ１３及び第２ダミーセル４０−２につながるダミーワード線ＷＬＤ２３を選択し、第１ダミーセル４０−１と第２ダミーセル４０−２のそれぞれのダミーセルトランジスタ４３をＯＮする。Ｘセレクタ２は、それ以外のダミーワード線ＷＬＤを選択しない。その結果、全てのダミーセル４０のダミーセルトランジスタ４１、４２及び第３ダミーセル４０−３のダミーセルトランジスタ４３がＯＦＦする。以下、ダミーセルトランジスタ４３がＯＮする第１ダミーセル４０−１及び第２ダミーセル４０−２は、「第１ダミーセル群」と参照される。更に、Ｘセレクタ２は、第１ダミーセル群（４０−１、４０−２）につながるダミー読み出しワード線ＲＷＬＤ１、ＲＷＬＤ２に、上述の第２電圧（Ｇｎｄ）を印加する。また、Ｘセレクタ２は、それ以外のダミー読み出しワード線ＲＷＬＤ３をグランドレベル、あるいは、フローティング状態にする。

このような動作により、選択第２ビット線ＢＬ２は、選択メモリセルグループ２００中の磁気抵抗素子２３、参照セル３０中の磁気抵抗素子３３、及び第１ダミーセル群（４０−１、４０−２）中の磁気抵抗素子４４、４５に電気的に接続される。

一方、Ｙセレクタ７は、選択第２ビット線ＢＬ２を読み出し回路５Ａの入力端子ＩＮに電気的に接続する。また、Ｙセレクタ７は、選択第２ビット線ＢＬ２以外の第２ビット線ＢＬ２及び第１ビット線ＢＬ１をフローティング状態に設定する。読み出し回路５Ａは、選択第２ビット線ＢＬ２に上述の読み出し電圧Ｖｃ（第１電圧）を印加する。読み出し電圧Ｖｃは、グランド電圧Ｇｎｄと所定の電圧差を有する。

以上の電圧印加の結果、第１ステップでは、選択第２ビット線ＢＬ２に「第１ビット線電流ＩＢＬ１」が流れる。第１ビット線電流ＩＢＬ１は、次の３種類の電流を含んでいる。

第１は、参照セル３０に流れる「参照電流Ｉｒｅｆ」である。参照セル３０においては、参照データに応じた参照電流Ｉｒｅｆが磁気抵抗素子３３に流れる。上述の通り、本実施の形態において、参照セル３０の参照データは「０」に固定されており、磁気抵抗素子３３の抵抗値はＲ０である。抵抗値Ｒ０の抵抗の両端に電圧差Ｖｃ−Ｇｎｄを印加したときに流れる電流はＩ（０）であるとする。この電流Ｉ（０）を用いることにより、参照電流Ｉｒｅｆは次の式（１）で表される。

式（１）：
Ｉｒｅｆ＝Ｖｃ／Ｒ０＝Ｉ（０）

第２は、第１ダミーセル群（４０−１、４０−２）によって生成される「第１ダミー電流Ｉｄ１」である。第１ダミーセル群には、その第１ダミーセル群に含まれる全ての第３磁気抵抗素子（４４、４５）の合成抵抗値（第１合成抵抗値）に応じた第１ダミー電流Ｉｄ１が流れる。上述の通り、本実施の形態において、第１ダミーセル４０−１の第３磁気抵抗素子（４４、４５）の抵抗値は２×Ｒ０であり、第２ダミーセル４０−２の第３磁気抵抗素子（４４、４５）の抵抗値は２×Ｒ１である。抵抗値Ｒ１の抵抗の両端に電圧差Ｖｃ−Ｇｎｄを印加したときに流れる電流はＩ（１）であるとする。抵抗値Ｒ１は抵抗値Ｒ０より大きいため、電流Ｉ（１）は電流Ｉ（０）より小さい。電流Ｉ（０）及び電流Ｉ（１）を用いることにより、第１ダミー電流Ｉｄ１は次の式（２）で表される。

式（２）：
Ｉｄ１＝Ｖｃ／（２×Ｒ０）＋Ｖｃ／（２×Ｒ１）＝（Ｉ（０）＋Ｉ（１））／２

第３は、選択メモリセルグループ２００に流れる「第１回りこみ電流Ｉｐａｒａ１」である。選択メモリセル２０−４の磁気抵抗素子２３の抵抗値はＲｓ（＝Ｒ０あるいはＲ１）であるとする。また、選択メモリセルグループ２００中の非選択メモリセル２０−１〜２０−３の磁気抵抗素子２３の合成抵抗値はＲｎであるとする。このとき、第１回り込み電流Ｉｐａｒａ１は、近似的に次の式（３）で表される。

式（３）：
Ｉｐａｒａ１〜（Ｖｃ−Ｖｅ）×（１／Ｒｓ＋１／Ｒｎ）

第１ステップにおいて、選択第２ビット線ＢＬ２に流れる第１ビット線電流ＩＢＬ１は、参照電流Ｉｒｅｆ、第１ダミー電流Ｉｄ１及び第１回り込み電流Ｉｐａｒａ１を含んでいる（ＩＢＬ１＝Ｉｒｅｆ＋Ｉｄ１＋Ｉｐａｒａ１）。

読み出し回路５Ａは、第１ビット線電流ＩＢＬ１に基づいて参照電圧Ｖｒｅｆを生成する。図６を参照して、電源から入力端子ＩＮに向けて第１ビット線電流ＩＢＬ１が流れる。このとき、負荷抵抗ＲＥＳと第１ビット線電流ＩＢＬ１によって電圧降下が生じる。電源電圧がＶｄｄであり、負荷抵抗ＲＥＳの抵抗値がＲｌｏａｄである場合、ノードＮ１の電圧Ｖｒｅｆは、次の式（４）で表される。

式（４）：
Ｖｒｅｆ＝Ｖｄｄ−Ｒｌｏａｄ×（Ｉｒｅｆ＋Ｉｄ１＋Ｉｐａｒａ１）

第１ステップにおいて、読み出し回路５Ａは第１モードで動作する。具体的には、スイッチ制御信号ＱＡがＨｉｇｈレベルに設定され、第１スイッチＳＷ１がＯＮする。一方、スイッチ制御信号ＱＢはＬｏｗレベルに設定され、第２スイッチＳＷ２はＯＦＦする。結果として、キャパシタＣ１がノードＮ１の電圧Ｖｒｅｆで充電される。その後、第１スイッチＳＷ１はＯＦＦし、キャパシタＣ１は電圧Ｖｒｅｆを保持する。この電圧Ｖｒｅｆが、第１ステップで生成される参照電圧Ｖｒｅｆである。

（第２ステップ）
図８は、本実施の形態における第２ステップを説明するための回路図である。Ｘセレクタ２は、選択メモリセルグループ２００につながる共通ワード線ＣＷＬを選択し、選択共通ワード線ＣＷＬにつながる共通トランジスタ２１０をＯＮする。Ｘセレクタ２は、それ以外の共通ワード線ＣＷＬ及び全てのワード線ＷＬ１〜ＷＬ４を選択しない。また、Ｘセレクタ２は、選択メモリセル２０−４につながる読み出しワード線ＲＷＬ４に、上述の第２電圧（Ｇｎｄ）を印加する。一方、Ｘセレクタ２は、選択メモリセルグループ２００中の非選択メモリセル２０−１〜２０−３につながる読み出しワード線ＲＷＬ１〜ＲＷＬ３に電圧Ｖｅを印加する。この電圧Ｖｅは、読み出し電圧Ｖｃ（第１電圧）と実質的に同じ電圧である。Ｘセレクタ２は、それ以外の読み出しワード線ＲＷＬ１〜ＲＷＬ４をグランドレベル、あるいは、フローティング状態にする。

また、Ｘセレクタ２は、参照セル３０につながる第２参照ワード線ＷＬＲ２を選択し、参照セル３０の第２参照セルトランジスタ３２をＯＮする。Ｘセレクタ２は、第１参照ワード線ＷＬＲ１を選択しない。また、Ｘセレクタ２は、参照読み出しワード線ＲＷＬＲに上述の電圧Ｖｅを印加する。

更に、Ｘセレクタ２は、第１ダミーセル４０−１につながるダミーワード線ＷＬＤ１３及び第３ダミーセル４０−３につながるダミーワード線ＷＬＤ３３を選択し、第１ダミーセル４０−１と第３ダミーセル４０−３のそれぞれのダミーセルトランジスタ４３をＯＮする。Ｘセレクタ２は、それ以外のダミーワード線ＷＬＤを選択しない。その結果、全てのダミーセル４０のダミーセルトランジスタ４１、４２及び第２ダミーセル４０−２のダミーセルトランジスタ４３がＯＦＦする。以下、ダミーセルトランジスタ４３がＯＮする第１ダミーセル４０−１及び第３ダミーセル４０−３は、「第２ダミーセル群」と参照される。更に、Ｘセレクタ２は、第２ダミーセル群（４０−１、４０−３）につながるダミー読み出しワード線ＲＷＬＤ１、ＲＷＬＤ３に、上述の第２電圧（Ｇｎｄ）を印加する。また、Ｘセレクタ２は、それ以外のダミー読み出しワード線ＲＷＬＤ２をグランドレベル、あるいは、フローティング状態にする。

このような動作により、選択第２ビット線ＢＬ２は、選択メモリセルグループ２００中の磁気抵抗素子２３、参照セル３０中の磁気抵抗素子３３、及び第２ダミーセル群（４０−１、４０−３）中の磁気抵抗素子４４、４５に電気的に接続される。

一方、Ｙセレクタ７は、選択第２ビット線ＢＬ２を読み出し回路５Ａの入力端子ＩＮに電気的に接続する。また、Ｙセレクタ７は、選択第２ビット線ＢＬ２以外の第２ビット線ＢＬ２及び第１ビット線ＢＬ１をフローティング状態に設定する。読み出し回路５Ａは、選択第２ビット線ＢＬ２に上述の読み出し電圧Ｖｃ（第１電圧）を印加する。尚、読み出し電圧Ｖｃは、第１ステップと第２ステップとで同じクランプ回路で生成される。そのため、選択第２ビット線ＢＬ２に印加される読み出し電圧Ｖｃは、第１ステップと第２ステップとで実質的に等しい。電圧Ｖｅに関しても同様である。

以上の電圧印加の結果、第２ステップでは、選択第２ビット線ＢＬ２に「第２ビット線電流ＩＢＬ２」が流れる。第２ビット線電流ＩＢＬ２は、次の３種類の電流を含んでいる。

第１は、選択メモリセル２０−４に流れる「センス電流Ｉ（ｘ）」である。選択メモリセル２０−４の磁気抵抗素子２３には、記録データｘ（＝０，１）に応じたセンス電流Ｉ（ｘ）が流れる。磁気抵抗素子２３の抵抗値はＲ０あるいはＲ１である。従って、センス電流Ｉ（ｘ）は、電流Ｉ（０）あるいは電流Ｉ（１）である。

第２は、第２ダミーセル群（４０−１、４０−３）によって生成される「第２ダミー電流Ｉｄ２」である。第２ダミーセル群には、その第２ダミーセル群に含まれる全ての第３磁気抵抗素子（４４、４５）の合成抵抗値（第２合成抵抗値）に応じた第２ダミー電流Ｉｄ２が流れる。上述の通り、本実施の形態において、第１ダミーセル４０−１の第３磁気抵抗素子（４４、４５）の抵抗値は２×Ｒ０であり、第３ダミーセル４０−３の第３磁気抵抗素子（４４、４５）の抵抗値も２×Ｒ０である。従って、第２合成抵抗値は、第１ステップにおける第１合成抵抗値と異なり、第２ダミー電流Ｉｄ２は第１ダミー電流Ｉｄ１と異なることになる。第２ステップにおける第２ダミー電流Ｉｄ２は、次の式（５）で表される。

式（５）：
Ｉｄ２＝Ｖｃ／（２×Ｒ０）＋Ｖｃ／（２×Ｒ０）＝Ｉ（０）

第３は、選択メモリセルグループ２００の非選択メモリセル２０−１〜２０−３及び参照セル３０に流れる「第２回りこみ電流Ｉｐａｒａ２」である。第１ステップの場合と同様に、選択メモリセルグループ２００中の非選択メモリセル２０−１〜２０−３の磁気抵抗素子２３の合成抵抗値はＲｎである。また、参照セル３０の磁気抵抗素子３３の抵抗値はＲ０である。従って、第２回り込み電流Ｉｐａｒａ２は、近似的に次の式（６）で表される。

（式６）：
Ｉｐａｒａ２〜（Ｖｃ−Ｖｅ）×（１／Ｒ０＋１／Ｒｎ）

第２ステップにおいて、選択第２ビット線ＢＬ２に流れる第２ビット線電流ＩＢＬ２は、センス電流Ｉ（ｘ）、第２ダミー電流Ｉｄ２及び第２回り込み電流Ｉｐａｒａ２を含んでいる（ＩＢＬ２＝Ｉ（ｘ）＋Ｉｄ２＋Ｉｐａｒａ２）。

読み出し回路５Ａは、第２ビット線電流ＩＢＬ２に基づいてセンス電圧Ｖｓ（ｘ）を生成する。図６を参照して、電源から入力端子ＩＮに向けて第２ビット線電流ＩＢＬ２が流れる。このとき、負荷抵抗ＲＥＳと第２ビット線電流ＩＢＬ２によって電圧降下が生じる。従って、ノードＮ１の電圧Ｖｓ（ｘ）は、次の式（７）で表される。尚、負荷抵抗ＲＥＳは、上述の第１ステップで用いられたものと同じであることに留意されたい。

式（７）：
Ｖｓ（ｘ）＝Ｖｄｄ−Ｒｌｏａｄ×（Ｉ（ｘ）＋Ｉｄ２＋Ｉｐａｒａ２）

第２ステップにおいて、読み出し回路５Ａは第２モードで動作する。具体的には、スイッチ制御信号ＱＢがＨｉｇｈレベルに設定され、第２スイッチＳＷ２がＯＮする。一方、スイッチ制御信号ＱＡはＬｏｗレベルに設定され、第１スイッチＳＷ１はＯＦＦする。結果として、キャパシタＣ２がノードＮ１の電圧Ｖｓ（ｘ）で充電される。その後、第２スイッチＳＷ２はＯＦＦし、キャパシタＣ２は電圧Ｖｓ（ｘ）を保持する。この電圧Ｖｓ（ｘ）が、第２ステップで生成されるセンス電圧Ｖｓ（ｘ）である。

（第３ステップ）
第３ステップにおいて、読み出し回路５Ａは、センス電圧Ｖｓ（ｘ）を参照電圧Ｖｒｅｆと比較することによって、選択メモリセル２０−４の記録データを判別する。具体的には、コンパレータＣＭＰが、キャパシタＣ１に保持されている参照電圧ＶｒｅｆとキャパシタＣ２に保持されているセンス電圧Ｖｓ（ｘ）との比較を行い、その比較結果を読み出しデータとして出力端子ＯＵＴに出力する。

まず、回りこみ電流Ｉｐａｒａ１、Ｉｐａｒａ２の影響を無視した場合を考える。選択メモリセル２０−４の記録データｘが「０」の場合、センス電流Ｉ（ｘ）及びセンス電圧Ｖｓ（ｘ）は、記録データ「０」に対応したＩ（０）及びＶｓ（０）である。この場合の電圧差ΔＶ（０）を、ΔＶ（０）＝Ｖｒｅｆ−Ｖｓ（０）として定義する。既出の式（１）〜（７）を参照して、電圧差ΔＶ（０）は次の式（８）で与えられる。

（式８）：
ΔＶ（０）＝Ｒｌｏａｄ×（Ｉ（０）−Ｉｒｅｆ＋Ｉｄ２−Ｉｄ１）
＝Ｒｌｏａｄ×（Ｉ（０）−（（Ｉ（０）＋Ｉ（１））／２）
＝Ｒｌｏａｄ×（Ｉ（０）−Ｉ（１））／２

上述の通り、電流Ｉ（１）は電流Ｉ（０）より小さいため、電圧差ΔＶ（０）は正である。すなわち、選択メモリセル２０−４の記録データが「０」の場合のセンス電圧Ｖｓ（０）は、参照電圧Ｖｒｅｆより小さい。

一方、選択メモリセル２０−４の記録データｘが「１」の場合、センス電流Ｉ（ｘ）及びセンス電圧Ｖｓ（ｘ）は、記録データ「１」に対応したＩ（１）及びＶｓ（１）である。この場合の電圧差ΔＶ（１）を、ΔＶ（１）＝−Ｖｒｅｆ＋Ｖｓ（１）として定義する。既出の式（１）〜（７）を参照して、電圧差ΔＶ（１）は次の式（９）で与えられる。

（式９）：
ΔＶ（１）＝Ｒｌｏａｄ×（Ｉｒｅｆ−Ｉ（１）＋Ｉｄ１−Ｉｄ２）
＝Ｒｌｏａｄ×（Ｉ（０）−Ｉ（１）＋（Ｉ（１）−Ｉ（０））／２）
＝Ｒｌｏａｄ×（Ｉ（０）−Ｉ（１））／２

電流Ｉ（１）は電流Ｉ（０）より小さいため、電圧差ΔＶ（１）は正である。すなわち、選択メモリセル２０−４の記録データが「１」の場合のセンス電圧Ｖｓ（１）は、参照電圧Ｖｒｅｆより大きい。

以上に説明されたように、参照電圧Ｖｒｅｆは、センス電圧Ｖｓ（０）より大きく、センス電圧Ｖｓ（１）より小さい。すなわち、参照電圧Ｖｒｅｆは、センス電圧Ｖｓ（０）とセンス電圧Ｖｓ（１）との間のレベルとなる。従って、読み出し回路５Ａは、センス電圧Ｖｓ（ｘ）を参照電圧Ｖｒｅｆと比較することによって、選択メモリセル２０−４の記録データを判別することができる。特に、回り込み電流がない場合、電圧差ΔＶ（０）と電圧差ΔＶ（１）は等しく、参照電圧Ｖｒｅｆはセンス電圧Ｖｓ（０）とセンス電圧Ｖｓ（１）のちょうど中間（平均値）となり、好適である。読み出し回路５Ａは、判別した記録データを読み出しデータとして出力端子ＯＵＴに出力する。

次に、回りこみ電流Ｉｐａｒａ１、Ｉｐａｒａ２を考慮する。その場合、電圧差ΔＶ（０）及び電圧差ΔＶ（１）は、それぞれ次の式（１０）、式（１１）で与えられる。

（式１０）：
ΔＶ（０）＝Ｒｌｏａｄ×（Ｉ（０）−Ｉ（１））／２＋Ｒｌｏａｄ×（Ｉｐａｒａ２−Ｉｐａｒａ１）
＝Ｒｌｏａｄ×（Ｉ（０）−Ｉ（１））／２＋ΔＶｐａｒａ

（式１１）：
ΔＶ（１）＝Ｒｌｏａｄ×（Ｉ（０）−Ｉ（１））／２−Ｒｌｏａｄ×（Ｉｐａｒａ２−Ｉｐａｒａ１）
＝Ｒｌｏａｄ×（Ｉ（０）−Ｉ（１））／２−ΔＶｐａｒａ

上記式（１０）、（１１）の右辺において、第１項は、回り込み電流の影響が無い理想的な電圧差を示している。一方、第２項のパラメータΔＶｐａｒａは、回り込み電流の影響を示している。パラメータΔＶｐａｒａの正負によって、電圧差ΔＶ（０）あるいは電圧差ΔＶ（１）が小さくなる。このことは、コンパレータＣＭＰによる電圧比較が難しくなることを意味する。最悪の場合、電圧差ΔＶ（０）あるいは電圧差ΔＶ（１）が、正ではなく負となる。その場合、データの誤判定が発生し、不正確な読み出しデータが出力される。正確な読み出しデータを得るためには、パラメータΔＶｐａｒａの絶対値が小さいことが望まれる。本実施の形態によれば、パラメータΔＶｐａｒａは、次の式（１２）で与えられる。

式（１２）：
ΔＶｐａｒａ＝Ｒｌｏａｄ×（Ｉｐａｒａ２−Ｉｐａｒａ１）
〜Ｒｌｏａｄ×（Ｖｃ−Ｖｅ）×（１／Ｒ０−１／Ｒｓ）

１−５．議論及び効果
読み出しデータの信頼性を高めるためには、回り込み電流の影響をできるだけ抑えることが重要である。本実施の形態によれば、次の理由により回り込み電流の影響が抑制され、読み出しデータの信頼性が向上する。

（Ａ）回路構成
まず、上述の第２ステップにおいて、第２回り込み電流Ｉｐａｒａ２が流れる範囲が制限されていることに留意されたい。図８で示されたように、全てのメモリセル２０のうち第２回り込み電流Ｉｐａｒａ２が流れるのは、選択メモリセルグループ２００に含まれる３つの非選択メモリセル２０−１〜２０−３だけである（ここでは、参照セル３０は考慮しない）。

比較として、既出の図１で示されたＭＲＡＭは、メモリセル１２０同士が多数の並列な経路によって結ばれたクロスポイントアレイ構成を有している。従って、選択メモリセル１２０ｓからのデータ読み出し時、その多数の並列な経路上に回り込み電流が流れてしまう。一方、本実施の形態に係る回路構成では、共通トランジスタ２１０が配置され、メモリセル２０がメモリセルグループ２００毎に区分けされている。第２ステップでは、選択メモリセルグループ２００につながる共通ワード線ＣＷＬが選択され、それ以外の共通ワード線ＣＷＬは選択されない。その結果、全てのメモリセル２０のうち第２回り込み電流Ｉｐａｒａ２が流れるのは、選択メモリセルグループ２００に含まれる３つの非選択メモリセル２０−１〜２０−３だけとなる。言い換えれば、選択メモリセル２０−４につながる並列経路が制限されるため、第２回り込み電流Ｉｐａｒａ２が小さくなる。

このように、本実施の形態に係る回路構成により、第２回り込み電流Ｉｐａｒａ２が流れる範囲が制限され、結果として、第２回り込み電流Ｉｐａｒａ２の絶対値が小さくなる。すなわち、図１で示された回路構成と比較して、センス電圧Ｖｓ（ｘ）に対する回り込み電流の影響が低減される。従って、読み出しデータの信頼性が向上する。

（Ｂ）第１回り込み電流Ｉｐａｒａ１
更に、本実施の形態によれば、読み出しデータに対する回り込み電流の影響を低減するために、次のような工夫がなされている。それは、第１ステップにおいて、意図的に第１回り込み電流Ｉｐａｒａ１を発生させていることである。つまり、第１ステップで生成される参照電圧Ｖｒｅｆに、意図的に回り込み電流の影響を含ませている。

読み出しデータは、センス電圧Ｖｓ（ｘ）と参照電圧Ｖｒｅｆとの比較に基づいて判別される。上述の通り、センス電圧Ｖｓ（ｘ）に寄与する第２回り込み電流Ｉｐａｒａ２の絶対値は低減されているものの、ゼロではない。ここで、参照電圧Ｖｒｅｆが第２回り込み電流Ｉｐａｒａ２の影響と同様のものを含んでいれば、電圧比較段階（第３ステップ）で第２回り込み電流Ｉｐａｒａ２の影響が“相殺”されるはずである。そのために、第１ステップにおいて、第１回り込み電流Ｉｐａｒａ１が意図的に生成される。それにより、参照電圧Ｖｒｅｆが第１回り込み電流Ｉｐａｒａ１の影響を含むことになる。

上記式（１２）中に現れている項“Ｉｐａｒａ２−Ｉｐａｒａ１”はまさに、第２ステップにおける第２回り込み電流Ｉｐａｒａ２が第１ステップにおける第１回り込み電流Ｉｐａｒａ１によって“相殺”されることを意味している。このような相殺効果を最大限得るためには、第１回り込み電流Ｉｐａｒａ１の大きさを第２回り込み電流Ｉｐａｒａ２の大きさにできるだけ近づければよい。つまり、第１回り込み電流Ｉｐａｒａ１に寄与するセルと、第２回り込み電流Ｉｐａｒａ２に寄与するセルとをできるだけ同種にすればよい。

そのために、本実施の形態によれば、参照電圧Ｖｒｅｆを生成する第１ステップにおいて、第２参照ワード線ＷＬＲ２だけでなく、選択メモリセルグループ２００につながる共通ワード線ＣＷＬも選択される。一方、センス電圧Ｖｓを生成する第２ステップにおいて、選択メモリセルグループ２００につながる共通ワード線ＣＷＬだけでなく、第２参照ワード線ＷＬＲ２も選択される。すなわち、ステップＳ１、Ｓ２の両方において、同じ共通ワード線ＣＷＬと第２参照ワード線ＷＬＲ２の両方が選択される。その結果、第１ステップにおいて、第１回り込み電流Ｉｐａｒａ１は、選択メモリセルグループ２００中の１つの選択メモリセル２０−４と３つの非選択メモリセル２０−１〜２０−３に流れる（図７、式（３）参照）。一方、第２ステップにおいて、第２回り込み電流Ｉｐａｒａ２は、１つの参照セル３０と選択メモリセルグループ２００中の３つの非選択メモリセル２０−１〜２０−３に流れる（図８、式（６）参照）。３つの非選択メモリセル２０−１〜２０−３に流れる回り込み電流は、第１ステップと第２ステップとで共通であるため、それによる影響は電圧比較段階（第３ステップ）で“相殺”される。

第１回り込み電流Ｉｐａｒａ１と第２回り込み電流Ｉｐａｒａ２との差異は、１つの選択メモリセル２０−４に流れる回り込み電流と、１つの参照セル３０に流れる回り込み電流の差異だけである。言い換えれば、第１回り込み電流Ｉｐａｒａ１と第２回り込み電流Ｉｐａｒａ２との差異は、多くとも１セル間のデータの違いだけに抑えることができる。従って、第１回り込み電流Ｉｐａｒａ１と第２回り込み電流Ｉｐａｒａ２の大きさは非常に近く、上記式（１２）で表されるパラメータΔＶｐａｒａの絶対値は非常に小さくなる。すなわち、読み出しデータの信頼性が向上する。

以上の議論から明らかなように、本実施の形態では、１つの選択メモリセル２０−４に対して、１つの参照セル３０だけが用いられることが好適である。本実施の形態に係るセルアレイ１０Ａでは、参照セル３０はＸ方向に沿って１行だけ配置されている。従って、選択メモリセルグループ２００につながる選択第２ビット線ＢＬ２には、１個の参照セル３０だけがつながることになる。その結果、第１回り込み電流Ｉｐａｒａ１と第２回り込み電流Ｉｐａｒａ２との差異は、１つの選択メモリセル２０−４に流れる回り込み電流と、１つの参照セル３０に流れる回り込み電流の差異だけとなる。すなわち、式（１２）で表されるパラメータΔＶｐａｒａの絶対値が小さくなる。

また、参照セル３０の磁気抵抗素子３３（第２磁気抵抗素子）は、メモリセル２０の磁気抵抗素子２３（第１磁気抵抗素子）と同一の構造を有していることが好適である。つまり、記録されているデータが同じであれば、磁気抵抗素子２３、３３の抵抗値が互いに等しいことが好適である。この場合、選択メモリセル２０−４の記録データ「ｘ」が参照セル３０の参照データ「０」と一致すれば、磁気抵抗素子２３の抵抗値Ｒｓが磁気抵抗素子３３の抵抗値Ｒ０と一致し、式（１２）で与えられるパラメータΔＶｐａｒａはほぼ０となる。すなわち、極めて正確なデータ判定が可能となる。

（Ｃ）電流電圧変換係数
本実施の形態によれば、第１ステップにおいて、読み出し回路５Ａは、負荷抵抗ＲＥＳを用いることによって、第１ビット線電流ＩＢＬ１から参照電圧Ｖｒｅｆを生成する。また、第２ステップにおいて、読み出し回路５Ａは、同じ負荷抵抗ＲＥＳを用いることによって、第２ビット線電流ＩＢＬ２からセンス電圧Ｖｓを生成する。つまり、電流を電圧に変換するために用いられる抵抗回路網（負荷抵抗ＲＥＳ）は、第１ステップと第２ステップとで同じである。このことは、第１ステップと第２ステップとで電流電圧変換係数が等しいことを意味する。

上述の通り、第１回り込み電流Ｉｐａｒａ１と第２回り込み電流Ｉｐａｒａ２の大きさは非常に近い。更に、第１ステップと第２ステップとで電流電圧変換係数が等しいため、第１回り込み電流Ｉｐａｒａ１と第２回り込み電流Ｉｐａｒａ２のそれぞれをほぼ同じ電圧に変換することができる。従って、上述の相殺効果が向上し、高い信頼性でデータを読み出すことが可能となる。

また、同じ抵抗回路網が使用されるため、製造ばらつきの影響が無くなるという効果も得られる。比較として、第１ステップでは第１抵抗回路網が用いられ、第２ステップでは別途設けられる第２抵抗回路網が用いられる場合を考える。第１抵抗回路網と第２抵抗回路網の設計が完全に同一であっても、実際に製造された回路では第１抵抗回路網と第２抵抗回路網との間に製造ばらつきが発生する可能性がある。その場合、参照電圧Ｖｒｅｆに寄与する抵抗値Ｒｌｏａｄ（式（４）参照）と、センス電圧Ｖｓ（ｘ）に寄与する抵抗値Ｒｌｏａｄ（式（７）参照）がずれることになる。結果として、上述の相殺効果が狙い通りに得られなくなる。本実施の形態によれば、第１ステップと第２ステップとで同じ抵抗回路網（負荷抵抗ＲＥＳ）が使用される。従って、製造ばらつきに影響されることなく、狙い通りの相殺効果を得ることが可能となる。

（Ｄ）読み出し電圧Ｖｃ
図６で説明されたように、ＮＭＯＳトランジスタＴＲとインバータＩＮＶは、選択第２ビット線ＢＬ２に読み出し電圧Ｖｃを印加する「クランプ回路」を構成している。本実施の形態によれば、第１ステップと第２ステップとで同じクランプ回路が使用される。そのため、選択第２ビット線ＢＬ２に印加される読み出し電圧Ｖｃは、製造ばらつきに影響されることなく、第１ステップと第２ステップとで実質的に同じになる。

比較として、第１ステップでは第１クランプ回路が用いられ、第２ステップでは別途設けられる第２クランプ回路が用いられる場合を考える。第１クランプ回路と第２クランプ回路の設計が完全に同一であっても、実際に製造された回路では第１クランプ回路と第２クランプ回路との間に製造ばらつきが発生する可能性が高い。その場合、第１回り込み電流Ｉｐａｒａ１に寄与する読み出し電圧Ｖｃ（式（３）参照）と、第２回り込み電流Ｉｐａｒａ２に寄与する読み出し電圧Ｖｃ（式（６）参照）がずれることになる。結果として、上述の相殺効果が狙い通りに得られなくなる。

本実施の形態によれば、第１ステップと第２ステップとで同じクランプ回路が使用される。従って、製造ばらつきに影響されることなく、狙い通りの相殺効果を得ることが可能となる。

（Ｅ）電圧Ｖｅ
上記式（１２）で与えられるパラメータΔＶｐａｒａは、電圧差“Ｖｃ−Ｖｅ”もパラメータとして含んでいる。本実施の形態によれば、Ｘセレクタ２によって印加される電圧Ｖｅ（第２電圧）は、読み出し回路５Ａによって印加される読み出し電圧Ｖｃ（第１電圧）と実質的に同じに設定される。このことも、パラメータΔＶｐａｒａの絶対値の低減に寄与する。電圧Ｖｅが読み出し電圧Ｖｃと完全に同一であれば、パラメータΔＶｐａｒａは０となる。

但し、製造ばらつきのせいで、Ｘセレクタ２によって生成される電圧Ｖｅが、読み出し回路５Ａによって生成される読み出し電圧Ｖｃと完全に同一とならない可能性もある。その場合は、ある程度の回り込み電流が発生するが、上述の相殺効果によってパラメータΔＶｐａｒａは極めて低いレベルに抑えられる。

以上に説明されたように、本実施の形態によれば、有用なＭＲＡＭ回路構成が提供される。また、データ読み出し時に読み出しデータの信頼性を向上させることが可能となる。

（Ｆ）その他の効果
本実施の形態では、適切な参照電圧Ｖｒｅｆ及びセンス電圧Ｖｓ（ｘ）を生成するために、ダミーセル４０が利用されている。より詳細には、参照電圧Ｖｒｅｆをセンス電圧Ｖｓ（０）とＶｓ（１）との間に設定するために、ダミーセル４０を流れるダミー電流（Ｉｄ１、Ｉｄ２）が利用されている。磁気抵抗素子の抵抗値は温度条件等によって変化するため、参照セル３０を流れる参照電流Ｉｒｅｆや、選択メモリセル２０−４を流れるセンス電流Ｉ（ｘ）も温度条件等によって変化し得る。本実施の形態によれば、メモリセル２０や参照セル３０と同様に、ダミーセル４０も磁気抵抗素子（４４、４５）を含んでおり、それら磁気抵抗素子を用いることによってダミー電流を生成している。従って、ダミー電流も、温度条件等に依存し、参照電流Ｉｒｅｆやセンス電流Ｉ（ｘ）の変化に追随して変化する。従って、温度が変動しても、参照電圧Ｖｒｅｆとセンス電圧Ｖｓ（ｘ）との間の適切な関係は維持される。

また、ダミーセル４０は、セルアレイ１０Ａ内に配置される。従って、Ｘセレクタ２、Ｙセレクタ４、書き込み回路６等を、メモリセル２０とダミーセル４０とで共通に利用することができる。結果として、回路構成がシンプルになり、回路面積が削減される。

更に、本実施の形態によれば、参照セル３０は、１つの磁気抵抗素子３３だけを有している。従って、セルアレイ１０Ａ中の参照セル３０の占有面積を削減することができる。また、磁気抵抗素子のショートに伴うビット線不良も抑制することが出来る。

２．第２の実施の形態
本発明の第２の実施の形態は、第１の実施の形態と比較して、ダミー電流Ｉｄ１、Ｉｄ２を生成するためのダミーセル部の構成が主に異なる。第２の実施の形態において、第１の実施の形態と同様の構成には同じ符号が付され、重複する説明は適宜省略される。

２−１．全体構成
図９は、第２の実施の形態に係るＭＲＡＭの構成を概略的に示すブロック図である。第１の実施の形態と比較して、本実施の形態に係るＭＲＡＭ１は、セルアレイ１０Ａの代わりにセルアレイ１０Ｂを備え、読み出し回路５Ａの代わりに読み出し回路５Ｂを備えている。また、ダミーワード線ＷＬＤ及びダミー読み出しワード線ＲＷＬＤが省略され、その代わりに、Ｙ方向に延在する第１ダミービット線ＤＢＬ１、第２ダミービット線ＤＢＬ２及び第３ダミービット線ＤＢＬ３が設けられている。

Ｘセレクタ２は、ワード線（ＷＬ，ＲＷＬ，ＣＷＬ，ＷＬＲ，ＲＷＬＲ）に接続されている。データ読み出し時あるいはデータ書き込み時、Ｘセレクタ２は、必要なワード線を選択し、また、各ワード線に所定の電圧を印加する。Ｙセレクタ４は、ビット線（ＢＬ１、ＢＬ２、ＤＢＬ１〜ＤＢＬ３）に接続されている。データ読み出し時、Ｙセレクタ４は、必要なビット線を選択し、選択されたビット線を読み出し回路５Ｂに接続する。読み出し回路５Ｂは、選択されたビット線に所定の読み出し電圧を印加し、当該ビット線を流れるビット線電流（読み出し電流）に基づいて読み出しデータを判別する。

２−２．セルアレイ１０Ｂ
第１の実施の形態と同様に、セルアレイ１０Ｂは、マトリックス状に配置された複数のメモリセルグループ２００、及びＸ方向に沿って配置された１行の参照セル３０を含んでいる。メモリセルグループ２００、メモリセル２０及び参照セル３０の構成は、第１の実施の形態と同じである。

第１の実施の形態と比較して、セルアレイ１０Ｂは、ダミーセル４０−１〜４０−３を有していない。その代わり、セルアレイ１０Ｂは、Ｙ方向（列方向）に沿って１列に配置された複数のダミーセルグループ５００及び１個の参照ダミーセル６０を含んでいる。各ダミーセルグループ５００及び参照ダミーセル６０は、ダミービット線ＤＢＬ１〜ＤＢＬ３に接続されている。

１個のダミーセルグループ５００は、１行のメモリセルグループ２００に関連づけられており、当該メモリセルグループ２００と同じ行に配置されている。つまり、ダミーセルグループ５００の総数は、Ｙ方向に沿って配置されたメモリセルグループ２００の数と同じである。また、メモリセルグループ２００と同様に、１つのダミーセルグループ５００は、Ｙ方向に沿って配置された複数のダミーセル５０を含んでいる。その複数のダミーセル５０は、対応するメモリセルグループ２００に含まれる複数のメモリセル２０のそれぞれと同じ行に配置されている。つまり、１つのダミーセルグループ５００に含まれるダミーセル５０の数は、１つのメモリセルグループ２００に含まれるメモリセル２０の数と同じである。

一方、１個の参照ダミーセル６０は、１行の参照セル３０に関連づけられており、当該参照セル３０と同じ行に配置されている。

このように、本実施の形態に係るセルアレイ１０Ｂでは、メモリセルグループ２００（複数のメモリセル２０）と１個の参照セル３０が、同じビット線対ＢＬ１、ＢＬ２に接続されており、ダミーセルグループ５００（複数のダミーセル５０）と１個の参照ダミーセル６０が、同じダミービット線ＤＢＬ１〜ＤＢＬ３に接続されている。後述されるように、本実施の形態では、ダミーセルグループ５００及び参照ダミーセル６０が、ダミー電流Ｉｄ１、Ｉｄ２を生成するためのダミーセル部として機能する。

（ダミーセルグループ５００、ダミーセル５０）
図１０は、１つのダミーセルグループ５００の回路構成例を示している。本例では、メモリセルグループ２００と同様に、１つのダミーセルグループ５００が、Ｙ方向に沿って配置された４個のダミーセル５０−１〜５０−４を含んでいる。更に、ダミーセルグループ５００は、メモリセルグループ２００の共通トランジスタ２１０と同様のダミー共通トランジスタ５１０を含んでいる。ダミー共通トランジスタ５１０のゲートは、共通ワード線ＣＷＬに接続されている。また、ダミー共通トランジスタ５１０のソース／ドレインの一方は、第２ダミービット線ＤＢＬ２に接続されており、その他方はダミーセル５０−１〜５０−４に共通に接続されている。言い換えれば、ダミーセル５０−１〜５０−４は、ダミー共通トランジスタ５１０に対して並列に接続されており、そのダミー共通トランジスタ５１０を介して第２ダミービット線ＤＢＬ２に接続されている。

ダミーセル５０−１〜５０−４は、ワード線ＷＬ１〜ＷＬ４のそれぞれに接続されている。また、各ダミーセル５０は、ダミーセルトランジスタ５１、５２と磁気抵抗素子５３（第４磁気抵抗素子）を有している。各ダミーセル５０において、ダミーセルトランジスタ５１、５２のゲートは、対応する１本ワード線ＷＬに接続されている。磁気抵抗素子５３の一端は、ダミーセルトランジスタ５２を介して第１ダミービット線ＤＢＬ１に接続されている。磁気抵抗素子５３の他端は、ダミー共通トランジスタ５１０を介して第２ダミービット線ＤＢＬ２に接続され、ダミーセルトランジスタ５１を介して第３ダミービット線ＤＢＬ３に接続されている。

このように構成されたダミーセルグループ５００において、ダミーセル５０のデータを設定する方法は次の通りである。例として、ダミーセル５０−４のデータを設定する場合を説明する。Ｘセレクタ２は、共通ワード線ＣＷＬとワード線ＷＬ４を選択し、それら共通ワード線ＣＷＬとワード線ＷＬ４にＨｉｇｈレベルの電圧を印加する。これにより、ダミー共通トランジスタ５１０とダミーセル５０−４のダミーセルトランジスタ５１、５２がＯＮする。

一方、Ｙセレクタ４は、第２ダミービット線ＤＢＬ２及び第３ダミービット線ＤＢＬ３を選択し、選択ダミービット線ＤＢＬ２、ＤＢＬ３を書き込み回路６に接続する。また、Ｙセレクタ４は、第１ダミービット線ＤＢＬ１をフローティング状態に設定する。書き込み回路６は、選択ダミービット線ＤＢＬ２、ＤＢＬ３のそれぞれに相補の電圧を印加する。その結果、その電圧差に応じた書き込み電流が、選択ダミービット線ＤＢＬ２、ＤＢＬ３間を流れる。より詳細には、書き込み電流は、ダミーセル５０−４の磁気抵抗素子５３近傍のセル配線５４を経由して、選択ダミービット線ＤＢＬ２、ＤＢＬ３間を流れる。このセル配線５４を流れる書き込み電流により発生する書き込み磁界が、ダミーセル５０−４の磁気抵抗素子５３に印加される。

書き込み磁界の大きさが所定の閾値を超えると、磁気抵抗素子５３の磁化自由層の磁化方向が、その書き込み磁界に応じた向きに変わる。書き込み磁界の方向、すなわち、書き込み電流の方向は、選択ダミービット線ＤＢＬ２、ＤＢＬ３に印加される相補電圧を反転させることにより反転可能である。このようにして、ダミーセル５０−４に所望のデータを設定することが可能である。

本実施の形態において、全てのダミーセル５０の磁気抵抗素子５３は、予め高抵抗状態に設定される。つまり、全てのダミーセル５０の記録データは「１」に固定される。好適には、ダミーセル５０の磁気抵抗素子５３（第４磁気抵抗素子）は、メモリセル２０の磁気抵抗素子２３（第１磁気抵抗素子）や参照セル３０の磁気抵抗素子３３（第２磁気抵抗素子）と同一の構造を有する。その場合、各ダミーセル５０の磁気抵抗素子５３の抵抗値は、上述の“Ｒ１”である。

（参照ダミーセル６０）
図１１は、参照ダミーセル６０の構成例を示している。参照ダミーセル６０は、参照ダミーセルトランジスタ６１、６２、６５、及び磁気抵抗素子６３（第５磁気抵抗素子）を有している。参照ダミーセルトランジスタ６１、６５のゲートは第１参照ワード線ＷＬＲ１に接続されており、参照ダミーセルトランジスタ６２のゲートは第２参照ワード線ＷＬＲ２に接続されている。磁気抵抗素子６３の一端は、参照ダミーセルトランジスタ６５を介して第１ダミービット線ＤＢＬ１に接続されている。磁気抵抗素子６３の他端は、参照ダミーセルトランジスタ６２を介して第２ダミービット線ＤＢＬ２に接続され、参照ダミーセルトランジスタ６１を介して第３ダミービット線ＤＢＬ３に接続されている。

参照ダミーセル６０のデータを設定する方法は次の通りである。Ｘセレクタ２は、参照ワード線ＷＬＲ１、ＷＬＲ２の両方を選択し、それら参照ワード線ＷＬＲ１、ＷＬＲ２にＨｉｇｈレベルの電圧を印加する。これにより、参照ダミーセルトランジスタ６１、６２及び６５がＯＮする。

一方、Ｙセレクタ４は、第２ダミービット線ＤＢＬ２及び第３ダミービット線ＤＢＬ３を選択し、選択ダミービット線ＤＢＬ２、ＤＢＬ３を書き込み回路６に接続する。また、Ｙセレクタ４は、第１ダミービット線ＤＢＬ１をフローティング状態に設定する。書き込み回路６は、選択ダミービット線ＤＢＬ２、ＤＢＬ３のそれぞれに相補の電圧を印加する。その結果、その電圧差に応じた書き込み電流が、選択ダミービット線ＤＢＬ２、ＤＢＬ３間を流れる。より詳細には、書き込み電流は、磁気抵抗素子６３近傍のセル配線６４を経由して、選択ダミービット線ＤＢＬ２、ＤＢＬ３間を流れる。このセル配線６４を流れる書き込み電流により発生する書き込み磁界が、磁気抵抗素子６３に印加される。

書き込み磁界の大きさが所定の閾値を超えると、磁気抵抗素子６３の磁化自由層の磁化方向が、その書き込み磁界に応じた向きに変わる。書き込み磁界の方向、すなわち、書き込み電流の方向は、選択ダミービット線ＤＢＬ２、ＤＢＬ３に印加される相補電圧を反転させることにより反転可能である。このようにして、参照ダミーセル６０に所望のデータを設定することが可能である。

本実施の形態において、参照ダミーセル６０の磁気抵抗素子６３は、予め低抵抗状態に設定される。つまり、参照ダミーセル６０の記録データは、上記ダミーセル５０と異なる「０」に固定される。好適には、参照ダミーセル６０の磁気抵抗素子６３（第５磁気抵抗素子）は、既出の磁気抵抗素子２３、３３、５３と同一の構造を有する。その場合、磁気抵抗素子６３の抵抗値は、上述の“Ｒ０”である。

２−３．読み出し回路５Ｂ
図１２は、本実施の形態に係る読み出し回路５Ｂの構成例を示している。読み出し回路５Ｂは、第１入力端子ＩＮ１、第２入力端子ＩＮ２、第１ＮＭＯＳトランジスタＴＲ１、第２ＮＭＯＳトランジスタＴＲ２、第１インバータＩＮＶ１、第２インバータＩＮＶ２、ＰＭＯＳトランジスタＴＲ３、ＴＲ４、負荷抵抗ＲＥＳ、第１スイッチＳＷ１、第２スイッチＳＷ２、第１電圧保持回路Ｃ１、第２電圧保持回路Ｃ２、コンパレータＣＭＰ、及び出力端子ＯＵＴを有している。

第１ＮＭＯＳトランジスタＴＲ１は、第１入力端子ＩＮ１とノードＮ３の間に介在している。第１ＮＭＯＳトランジスタＴＲ１のゲートは、第１インバータＩＮＶ１の出力に接続されている。第１インバータＩＮＶ１の入力は、第１ＮＭＯＳトランジスタＴＲ１のソースに接続されている。同様に、第２ＮＭＯＳトランジスタＴＲ２は、第２入力端子ＩＮ２とノードＮ４の間に介在している。第２ＮＭＯＳトランジスタＴＲ２のゲートは第２インバータＩＮＶ２の出力に接続されている。第２インバータＩＮＶ２の入力は、第２ＮＭＯＳトランジスタＴＲ２のソースに接続されている。

ＰＭＯＳトランジスタＴＲ３は、ノードＮ３と電源の間に介在している。ＰＭＯＳトランジスタＴＲ４は、ノードＮ４と電源の間に介在している。ＰＭＯＳトランジスタＴＲ３、ＴＲ４のゲートは互いに接続されており、且つ、ＰＭＯＳトランジスタＴＲ３のドレインに接続されている。すなわち、ＰＭＯＳトランジスタＴＲ３、ＴＲ４は、カレントミラー回路を構成している。本実施の形態において、ＰＭＯＳトランジスタＴＲ４を流れる電流がＰＭＯＳトランジスタＴＲ３を流れる電流の２倍になるように、カレントミラー回路は構成される。例えば、ＰＭＯＳトランジスタＴＲ４のゲート幅は、ＰＭＯＳトランジスタＴＲ３のゲート幅の２倍に設計される。

負荷抵抗ＲＥＳは、ノードＮ４とグランドの間に介在している。負荷抵抗ＲＥＳの抵抗値はＲｌｏａｄである。

ノードＮ４は、第１スイッチＳＷ１を介して第１電圧保持回路（キャパシタ）Ｃ１に接続され、第２スイッチＳＷ２を介して第２電圧保持回路（キャパシタ）Ｃ２に接続されている。第１スイッチＳＷ１、第２スイッチＳＷ２、第１電圧保持回路Ｃ１、第２電圧保持回路Ｃ２及びコンパレータＣＭＰの構成や接続関係は、第１の実施の形態と同じである。

データ読み出し時、読み出し回路５Ｂの第１入力端子ＩＮ１は、第２ビット線ＢＬ２に接続され、第２入力端子ＩＮ２は、第２ダミービット線ＤＢＬ２に接続される。そして、読み出し回路５Ｂは、接続された第２ビット線ＢＬ２及び第２ダミービット線ＤＢＬ２に所定の読み出し電圧Ｖｃ（第１電圧）を印加する役割を果たす。より詳細には、図１２で示された回路構成により、第１入力端子ＩＮ１の電圧は第１インバータＩＮＶ１の閾値電圧に固定され、第２入力端子ＩＮ２の電圧は第２インバータＩＮＶ２の閾値電圧に固定される。それら閾値電圧が読み出し電圧Ｖｃと同一となるように、第１インバータＩＮＶ１及び第２インバータＩＮＶ２が設計される。そのような設計は、例えば各インバータをＣＭＯＳで構成し、そのＣＭＯＳインバータに含まれるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのディメンジョンを適切に選ぶことによって、容易に実現可能である。

また、データ読み出し時、読み出し回路５Ｂは、接続された第２ビット線ＢＬ２及び第２ダミービット線ＤＢＬ２のそれぞれを流れるビット線電流に基づいて、読み出しデータを判別する役割も果たす。読み出しデータの判別には、上記カレントミラー回路、負荷抵抗ＲＥＳ、第１スイッチＳＷ１、第２スイッチＳＷ２、第１電圧保持回路Ｃ１、第２電圧保持回路Ｃ２及びコンパレータＣＭＰが用いられる。これら構成は、読み出しデータを判別するための「センス回路」を構成していると言える。

２−４．読み出し動作
以下、本実施の形態に係るＭＲＡＭ１のデータ読み出し動作を詳細に説明する。第１の実施の形態と同様に、データ読み出し動作は３つのステップからなる。

（第１ステップ）
図１３は、本実施の形態における第１ステップを説明するための回路図である。読み出し対象の選択メモリセルは、図中のメモリセル２０−４であるとする。

選択メモリセルグループ２００に対する電圧印加は、第１の実施の形態の第１ステップと同じである。すなわち、Ｘセレクタ２は、選択メモリセルグループ２００につながる共通ワード線ＣＷＬを選択し、それ以外の共通ワード線ＣＷＬ及び全てのワード線ＷＬ１〜ＷＬ４を選択しない。また、Ｘセレクタ２は、選択メモリセルグループ２００につながる全ての読み出しワード線ＲＷＬ１〜ＲＷＬ４に所定の電圧Ｖｅを印加する。電圧Ｖｅは、読み出し電圧Ｖｃ（第１電圧）と実質的に同じ電圧である。Ｘセレクタ２は、それ以外の読み出しワード線ＲＷＬ１〜ＲＷＬ４をグランドレベル、あるいは、フローティング状態にする。

選択メモリセルグループ２００と同じ行に配置されたダミーセルグループ５００は、以下「選択ダミーセルグループ５００」と参照される。選択メモリセルグループ２００と選択ダミーセルグループ５００は、同じ共通ワード線ＣＷＬに接続されている。従って、Ｘセレクタ２が上述の通り共通ワード線ＣＷＬを選択すると、選択メモリセルグループ２００の共通トランジスタ２１０だけでなく、選択ダミーセルグループ５００のダミー共通トランジスタ５１０も同時にＯＮする。一方、ワード線ＷＬ１〜ＷＬ４は選択されないため、選択ダミーセルグループ５００中のダミーセルトランジスタ５１、５２は全てＯＦＦする。

また、Ｘセレクタ２は、参照セル３０につながる第１参照ワード線ＷＬＲ１及び第２参照ワード線ＷＬＲ２を選択する。更に、Ｘセレクタ２は、参照読み出しワード線ＲＷＬＲに、読み出し電圧Ｖｃ（第１電圧）と所定の電圧差を有する第２電圧を印加する。典型的には、第２電圧はグランド電圧Ｇｎｄである。

参照ダミーセル６０と参照セル３０は、同じ第１参照ワード線ＷＬＲ１及び第２参照ワード線ＷＬＲ２に接続されている。従って、Ｘセレクタ２が上述の通り第１参照ワード線ＷＬＲ１及び第２参照ワード線ＷＬＲ２を選択すると、参照セル３０の参照セルトランジスタ３１、３２だけでなく、参照ダミーセル６０の参照ダミーセルトランジスタ６１、６２及び６５もＯＮする。

このような動作により、選択第２ビット線ＢＬ２は、選択メモリセルグループ２００中の磁気抵抗素子２３及び参照セル３０中の磁気抵抗素子３３に電気的に接続される。更に、第２ダミービット線ＤＢＬ２は、参照ダミーセル６０中の磁気抵抗素子６３に電気的に接続される。

一方、Ｙセレクタ７は、選択第２ビット線ＢＬ２及び第２ダミービット線ＤＢＬ２のそれぞれを、読み出し回路５Ｂの第１入力端子ＩＮ１及び第２入力端子ＩＮ２に電気的に接続する。そして、読み出し回路５Ｂは、選択第２ビット線ＢＬ２及び第２ダミービット線ＤＢＬ２に、上述の読み出し電圧Ｖｃ（第１電圧）を印加する。読み出し電圧Ｖｃは、グランド電圧Ｇｎｄと所定の電圧差を有する。

更に、Ｙセレクタ７は、第１ダミービット線ＤＢＬ１に上記第２電圧（Ｇｎｄ）を印加する。Ｙセレクタ７は、選択第２ビット線ＢＬ２以外の第２ビット線ＢＬ２、全ての第１ビット線ＢＬ１、及び第３ダミービット線ＤＢＬ３をフローティング状態に設定する。

以上の電圧印加の結果、第１ステップでは、選択第２ビット線ＢＬ２に「第１ビット線電流ＩＢＬ１」が流れる。第１ビット線電流ＩＢＬ１は、参照セル３０に流れる参照電流Ｉｒｅｆと、選択メモリセルグループ２００に流れる第１回りこみ電流Ｉｐａｒａ１を含んでいる（ＩＢＬ１＝Ｉｒｅｆ＋Ｉｐａｒａ１）。参照電流Ｉｒｅｆ及び第１回り込み電流Ｉｐａｒａ１は、第１の実施の形態と同じである（それぞれ、式（１）と式（３）を参照）。

一方、第２ダミービット線ＤＢＬ２には、「第１ダミービット線電流ＩＤＢＬ１」が流れる。第１ダミービット線電流ＩＤＢＬ１は、参照ダミーセル６０によって生成される第１ダミー電流Ｉｄ１を含んでいる（ＩＤＢＬ１＝Ｉｄ１）。第１ダミー電流Ｉｄ１は、参照ダミーセル６０の磁気抵抗素子６３の抵抗値（Ｒ０）に応じた電流であり、次の式（１３）で表される。

式（１３）：
Ｉｄ１＝Ｖｃ／Ｒ０＝Ｉ（０）

読み出し回路５Ｂは、第１ビット線電流ＩＢＬ１及び第１ダミービット線電流ＩＤＢＬ１に基づいて参照電圧Ｖｒｅｆを生成する。図１２を参照して、電源から選択第２ビット線ＢＬ２に接続された第１入力端子ＩＮ１に向けて、第１ビット線電流ＩＢＬ１が流れる。このとき、カレントミラー回路により、電源からノードＮ４に向けて、第１ビット線電流ＩＢＬ１の２倍の電流が流れる。一方、ノードＮ４から第２ダミービット線ＤＢＬ２に接続された第２入力端子ＩＮ２に向けて、第１ダミービット線電流ＩＤＢＬ１が流れている。従って、第１ビット線電流ＩＢＬ１の２倍と第１ダミービット線電流ＩＤＢＬ１の差分（２×ＩＢＬ１−ＩＤＢＬ１）が、ノードＮ４から負荷抵抗ＲＥＳを通してグランドに流れ込む。負荷抵抗ＲＥＳの抵抗値がＲｌｏａｄである場合、ノードＮ４の電圧Ｖｒｅｆは、次の式（１４）で表される。

式（１４）：
Ｖｒｅｆ＝Ｒｌｏａｄ×（２×（Ｉｒｅｆ＋Ｉｐａｒａ１）−Ｉｄ１）

第１ステップにおいて、読み出し回路５Ｂは第１モードで動作する。具体的には、スイッチ制御信号ＱＡがＨｉｇｈレベルに設定され、第１スイッチＳＷ１がＯＮする。一方、スイッチ制御信号ＱＢはＬｏｗレベルに設定され、第２スイッチＳＷ２はＯＦＦする。結果として、キャパシタＣ１がノードＮ４の電圧Ｖｒｅｆで充電される。その後、第１スイッチＳＷ１はＯＦＦし、キャパシタＣ１は電圧Ｖｒｅｆを保持する。この電圧Ｖｒｅｆが、第１ステップで生成される参照電圧Ｖｒｅｆである。

（第２ステップ）
図１４は、本実施の形態における第２ステップを説明するための回路図である。Ｘセレクタ２は、選択メモリセルグループ２００につながる共通ワード線ＣＷＬを選択し、それ以外の共通ワード線ＣＷＬを選択しない。このとき、選択メモリセルグループ２００の共通トランジスタ２１０だけでなく、選択ダミーセルグループ５００のダミー共通トランジスタ５１０も同時にＯＮする。

また、Ｘセレクタ２は、選択メモリセル２０−４につながるワード線ＷＬ４を選択し、それ以外のワード線ＷＬ１〜ＷＬ３を選択しない。選択ダミーセルグループ５００に含まれる複数のダミーセル５０のうち、選択メモリセル２０−４と同じ行に配置されたダミーセル５０−４は、以下「選択ダミーセル５０−４」と参照される。選択メモリセル２０−４と選択ダミーセル５０−４は、同じワード線ＷＬ４に接続されている。従って、Ｘセレクタ２が当該ワード線ＷＬ４を選択すると、選択ダミーセル５０−４のダミーセルトランジスタ５１、５２がＯＮする。一方、その他のワード線ＷＬ１〜ＷＬ３は選択されないため、それらワード線ＷＬ１〜ＷＬ３に接続されたダミーセルトランジスタ５１、５２は全てＯＦＦする。

更に、Ｘセレクタ２は、選択メモリセル２０−４につながる読み出しワード線ＲＷＬ４に、上述の第２電圧（Ｇｎｄ）を印加する。一方、Ｘセレクタ２は、選択メモリセルグループ２００中の非選択メモリセル２０−１〜２０−３につながる読み出しワード線ＲＷＬ１〜ＲＷＬ３に電圧Ｖｅを印加する。この電圧Ｖｅは、読み出し電圧Ｖｃ（第１電圧）と実質的に同じ電圧である。Ｘセレクタ２は、それ以外の読み出しワード線ＲＷＬ１〜ＲＷＬ４をグランドレベル、あるいは、フローティング状態にする。

参照セル３０に対する電圧印加は、第１の実施の形態における第２ステップと同じである。すなわち、Ｘセレクタ２は、第２参照ワード線ＷＬＲ２を選択し、第１参照ワード線ＷＬＲ１を選択しない。この場合、参照セル３０の第２参照セルトランジスタ３２及び参照ダミーセル６０のダミーセルトランジスタ６２がＯＮする。一方、参照セル３０の第１参照セルトランジスタ３１及び参照ダミーセル６０のダミーセルトランジスタ６１、６５がＯＦＦする。また、Ｘセレクタ２は、参照読み出しワード線ＲＷＬＲに上述の電圧Ｖｅを印加する。

このような動作により、選択第２ビット線ＢＬ２は、選択メモリセルグループ２００中の磁気抵抗素子２３及び参照セル３０中の磁気抵抗素子３３に電気的に接続される。更に、第２ダミービット線ＤＢＬ２は、選択ダミーセルグループ５００中の磁気抵抗素子５３に電気的に接続される。

一方、Ｙセレクタ７は、選択第２ビット線ＢＬ２及び第２ダミービット線ＤＢＬ２のそれぞれを、読み出し回路５Ｂの第１入力端子ＩＮ１及び第２入力端子ＩＮ２に電気的に接続する。そして、読み出し回路５Ｂは、選択第２ビット線ＢＬ２及び第２ダミービット線ＤＢＬ２に、上述の読み出し電圧Ｖｃ（第１電圧）を印加する。尚、読み出し電圧Ｖｃは、第１ステップと第２ステップとで同じクランプ回路で生成される。そのため、選択第２ビット線ＢＬ２及び第２ダミービット線ＤＢＬ２のそれぞれに印加される読み出し電圧Ｖｃは、第１ステップと第２ステップとで実質的に等しい。電圧Ｖｅに関しても同様である。

更に、Ｙセレクタ７は、第１ダミービット線ＤＢＬ１に上記第２電圧（Ｇｎｄ）を印加する。Ｙセレクタ７は、選択第２ビット線ＢＬ２以外の第２ビット線ＢＬ２、全ての第１ビット線ＢＬ１、及び第３ダミービット線ＤＢＬ３をフローティング状態に設定する。

以上の電圧印加の結果、第２ステップでは、選択第２ビット線ＢＬ２に「第２ビット線電流ＩＢＬ２」が流れる。第２ビット線電流ＩＢＬ２は、選択メモリセル２０−４に流れるセンス電流Ｉ（ｘ）と、選択メモリセルグループ２００の非選択メモリセル２０−１〜２０−３及び参照セル３０に流れる第２回りこみ電流Ｉｐａｒａ２とを含んでいる（ＩＢＬ２＝Ｉ（ｘ）＋Ｉｐａｒａ２）。センス電流Ｉ（ｘ）及び第２回り込み電流Ｉｐａｒａ２は、第１の実施の形態と同じである（式（６）参照）。

一方、第２ダミービット線ＤＢＬ２には、「第２ダミービット線電流ＩＤＢＬ２」が流れる。第２ダミービット線電流ＩＤＢＬ２は、選択ダミーセルグループ５００の選択ダミーセル５０−４によって生成される第２ダミー電流Ｉｄ２を含んでいる（ＩＤＢＬ２＝Ｉｄ２）。第２ダミー電流Ｉｄ２は、選択ダミーセル５０−４の磁気抵抗素子５３の抵抗値（Ｒ１）に応じた電流であり、次の式（１５）で表される。

式（１５）：
Ｉｄ２＝Ｖｃ／Ｒ１＝Ｉ（１）

読み出し回路５Ｂは、第２ビット線電流ＩＢＬ２及び第２ダミービット線電流ＩＤＢＬ２に基づいてセンス電圧Ｖｓ（ｘ）を生成する。図１２を参照して、電源から選択第２ビット線ＢＬ２に接続された第１入力端子ＩＮ１に向けて、第２ビット線電流ＩＢＬ２が流れる。このとき、カレントミラー回路により、電源からノードＮ４に向けて、第２ビット線電流ＩＢＬ２の２倍の電流が流れる。一方、ノードＮ４から第２ダミービット線ＤＢＬ２に接続された第２入力端子ＩＮ２に向けて、第２ダミービット線電流ＩＤＢＬ２が流れている。従って、第２ビット線電流ＩＢＬ２の２倍と第２ダミービット線電流ＩＤＢＬ２の差分（２×ＩＢＬ２−ＩＤＢＬ２）が、ノードＮ４から負荷抵抗ＲＥＳを通してグランドに流れ込む。従って、ノードＮ４の電圧Ｖｓ（ｘ）は、次の式（１６）で表される。尚、負荷抵抗ＲＥＳは、上述の第１ステップで用いられたものと同じであることに留意されたい。

式（１６）：
Ｖｓ（ｘ）＝Ｒｌｏａｄ×（２×（Ｉ（ｘ）＋Ｉｐａｒａ２）−Ｉｄ２）

第２ステップにおいて、読み出し回路５Ｂは第２モードで動作する。具体的には、スイッチ制御信号ＱＢがＨｉｇｈレベルに設定され、第２スイッチＳＷ２がＯＮする。一方、スイッチ制御信号ＱＡはＬｏｗレベルに設定され、第１スイッチＳＷ１はＯＦＦする。結果として、キャパシタＣ２がノードＮ４の電圧Ｖｓ（ｘ）で充電される。その後、第２スイッチＳＷ２はＯＦＦし、キャパシタＣ２は電圧Ｖｓ（ｘ）を保持する。この電圧Ｖｓ（ｘ）が、第２ステップで生成されるセンス電圧Ｖｓ（ｘ）である。

（第３ステップ）
第３ステップにおいて、読み出し回路５Ｂは、センス電圧Ｖｓ（ｘ）を参照電圧Ｖｒｅｆと比較することによって、選択メモリセル２０−４の記録データを判別する。具体的には、コンパレータＣＭＰが、キャパシタＣ１に保持されている参照電圧ＶｒｅｆとキャパシタＣ２に保持されているセンス電圧Ｖｓ（ｘ）との比較を行い、その比較結果を読み出しデータとして出力端子ＯＵＴに出力する。

まず、回りこみ電流Ｉｐａｒａ１、Ｉｐａｒａ２の影響を無視した場合を考える。選択メモリセル２０−４の記録データｘが「０」の場合、センス電流Ｉ（ｘ）及びセンス電圧Ｖｓ（ｘ）は、記録データ「０」に対応したＩ（０）及びＶｓ（０）である。この場合の電圧差ΔＶ（０）を、ΔＶ（０）＝Ｖｓ（０）−Ｖｒｅｆとして定義する。既出の式を参照して、電圧差ΔＶ（０）は次の式（１７）で与えられる。

（式１７）：
ΔＶ（０）＝Ｒｌｏａｄ×（２×（Ｉ（０）−Ｉｒｅｆ）＋Ｉｄ１−Ｉｄ２）
＝Ｒｌｏａｄ×（Ｉｄ１−Ｉｄ２）
＝Ｒｌｏａｄ×（Ｉ（０）−Ｉ（１））

上述の通り、電流Ｉ（１）は電流Ｉ（０）より小さいため、電圧差ΔＶ（０）は正である。すなわち、選択メモリセル２０−４の記録データが「０」の場合のセンス電圧Ｖｓ（０）は、参照電圧Ｖｒｅｆより大きい。

一方、選択メモリセル２０−４の記録データｘが「１」の場合、センス電流Ｉ（ｘ）及びセンス電圧Ｖｓ（ｘ）は、記録データ「１」に対応したＩ（１）及びＶｓ（１）である。この場合の電圧差ΔＶ（１）を、ΔＶ（１）＝Ｖｒｅｆ−Ｖｓ（１）として定義する。既出の式を参照して、電圧差ΔＶ（１）は次の式（１８）で与えられる。

（式１８）：
ΔＶ（１）＝Ｒｌｏａｄ×（２×（Ｉｒｅｆ−Ｉ（１））＋Ｉｄ２−Ｉｄ１）
＝Ｒｌｏａｄ×（２×（Ｉ（０）−Ｉ（１））＋Ｉ（１）−Ｉ（０））
＝Ｒｌｏａｄ×（Ｉ（０）−Ｉ（１））

電流Ｉ（１）は電流Ｉ（０）より小さいため、電圧差ΔＶ（１）は正である。すなわち、選択メモリセル２０−４の記録データが「１」の場合のセンス電圧Ｖｓ（１）は、参照電圧Ｖｒｅｆより小さい。

以上に説明されたように、参照電圧Ｖｒｅｆは、センス電圧Ｖｓ（０）より小さく、センス電圧Ｖｓ（１）より大きい。すなわち、参照電圧Ｖｒｅｆは、センス電圧Ｖｓ（０）とセンス電圧Ｖｓ（１）との間のレベルとなる。従って、読み出し回路５Ｂは、センス電圧Ｖｓ（ｘ）を参照電圧Ｖｒｅｆと比較することによって、選択メモリセル２０−４の記録データを判別することができる。特に、回り込み電流がない場合、電圧差ΔＶ（０）と電圧差ΔＶ（１）は等しく、参照電圧Ｖｒｅｆはセンス電圧Ｖｓ（０）とセンス電圧Ｖｓ（１）のちょうど中間（平均値）となり、好適である。読み出し回路５Ｂは、判別した記録データを読み出しデータとして出力端子ＯＵＴに出力する。

次に、回りこみ電流Ｉｐａｒａ１、Ｉｐａｒａ２を考慮する。その場合、電圧差ΔＶ（０）及び電圧差ΔＶ（１）は、それぞれ次の式（１９）、式（２０）で与えられる。

（式１９）：
ΔＶ（０）＝Ｒｌｏａｄ×（Ｉ（０）−Ｉ（１））＋２×Ｒｌｏａｄ×（Ｉｐａｒａ２−Ｉｐａｒａ１）
＝Ｒｌｏａｄ×（Ｉ（０）−Ｉ（１））＋ΔＶｐａｒａ

式（２０）：
ΔＶ（１）＝Ｒｌｏａｄ×（Ｉ（０）−Ｉ（１））−２×Ｒｌｏａｄ×（Ｉｐａｒａ２−Ｉｐａｒａ１）
＝Ｒｌｏａｄ×（Ｉ（０）−Ｉ（１））−ΔＶｐａｒａ

上記式（１９）、（２０）の右辺において、第１項は、回り込み電流の影響が無い理想的な電圧差を示している。一方、第２項のパラメータΔＶｐａｒａは、回り込み電流の影響を示している。パラメータΔＶｐａｒａの正負によって、電圧差ΔＶ（０）あるいは電圧差ΔＶ（１）が小さくなる。このことは、コンパレータＣＭＰによる電圧比較が難しくなることを意味する。最悪の場合、電圧差ΔＶ（０）あるいは電圧差ΔＶ（１）が、正ではなく負となる。その場合、データの誤判定が発生し、不正確な読み出しデータが出力される。正確な読み出しデータを得るためには、パラメータΔＶｐａｒａの絶対値が小さいことが望まれる。本実施の形態によれば、パラメータΔＶｐａｒａは、次の式（２１）で与えられる。

式（２１）：
ΔＶｐａｒａ＝２×Ｒｌｏａｄ×（Ｉｐａｒａ２−Ｉｐａｒａ１）
〜２×Ｒｌｏａｄ×（Ｖｃ−Ｖｅ）×（１／Ｒ０−１／Ｒｓ）

式（３）、（６）及び（２１）から分かるように、第１回り込み電流Ｉｐａｒａ１と第２回り込み電流Ｉｐａｒａ２との差異は、１つの選択メモリセル２０−４に流れる回り込み電流と、１つの参照セル３０に流れる回り込み電流の差異だけである。言い換えれば、第１回り込み電流Ｉｐａｒａ１と第２回り込み電流Ｉｐａｒａ２との差異は、多くとも１セル間のデータの違いだけに抑えることができる。従って、第１回り込み電流Ｉｐａｒａ１と第２回り込み電流Ｉｐａｒａ２の大きさは非常に近く、上記式（２１）で表されるパラメータΔＶｐａｒａの絶対値は非常に小さくなる。すなわち、読み出しデータの信頼性が向上する。

２−５．効果
式（２１）から明らかなように、本実施の形態においても、第１の実施の形態と同様の“相殺効果”が実現されている。上記式（２１）中に現れている項“Ｉｐａｒａ２−Ｉｐａｒａ１”はまさに、第２ステップにおける第２回り込み電流Ｉｐａｒａ２が第１ステップにおける第１回り込み電流Ｉｐａｒａ１によって“相殺”されることを意味している。従って、パラメータΔＶｐａｒａの絶対値が小さくなり、読み出しデータの信頼性が向上する。

また、読み出し回路５Ｂは、同じ抵抗回路網（カレントミラー回路、負荷抵抗ＲＥＳ）を用いることによって、ビット線電流から参照電圧Ｖｒｅｆあるいは検知電圧Ｖｓ（ｘ）を生成する。つまり、電流を電圧に変換するために用いられる抵抗回路網は、第１ステップと第２ステップとで同じである。このことは、第１ステップと第２ステップとで電流電圧変換係数が等しいことを意味する。従って、第１の実施の形態と同じ理由により、上述の相殺効果が向上し、高い信頼性でデータを読み出すことが可能となる。また、製造ばらつきに影響されることなく、狙い通りの相殺効果を得ることが可能となる。

その他、第１の実施の形態で得られた効果と同じ効果が、本実施の形態でも得られることは明らかである。

更に、本実施の形態によれば、第１の実施の形態と比較して、次のような追加的な効果も得られる。それは、メモリセル２０の磁気抵抗素子２３とダミー電流を生成するための磁気抵抗素子５３、６３とで、同等のＭＲ比が得られることである。磁気抵抗素子のＭＲ比は、その両端に印加される電圧に依存して変化する。第１の実施の形態で用いられるダミーセル４０では、２つの磁気抵抗素子４４、４５が直列に接続されており、１つの磁気抵抗素子に印加される電圧は読み出し電圧Ｖｃのおよそ半分である。従って、メモリセル２０の磁気抵抗素子２３とダミーセル４０の磁気抵抗素子４４、４５とで、ＭＲ比が異なる可能性がある。一方、本実施の形態では、１つの磁気抵抗素子５３あるいは１つの磁気抵抗素子６３が、ダミー電流を生成するために用いられる。従って、磁気抵抗素子５３あるいは６３に印加される電圧は、メモリセル２０の磁気抵抗素子２３に印加される電圧と同等である。従って、メモリセル２０の磁気抵抗素子２３とダミー電流を生成するための磁気抵抗素子５３、６３とで、同等のＭＲ比が得られる。その結果、データ読み出しの信頼性が高くなる。

３．第３の実施の形態
本発明の第３の実施の形態は、第１の実施の形態と比較して、読み出し回路の構成が主に異なる。第３の実施の形態において、第１の実施の形態と同様の構成には同じ符号が付され、重複する説明は適宜省略される。

３−１．全体構成
図１５は、第３の実施の形態に係るＭＲＡＭの構成を概略的に示すブロック図である。第１の実施の形態と比較して、本実施の形態に係るＭＲＡＭ１は、セルアレイ１０Ａの代わりにセルアレイ１０Ｃを備え、読み出し回路５Ａの代わりに読み出し回路５Ｃを備えている。また、ダミーワード線ＷＬＤ及びダミー読み出しワード線ＲＷＬＤが省略されている。

３−２．セルアレイ１０Ｃ
第１の実施の形態と同様に、セルアレイ１０Ｃは、マトリックス状に配置された複数のメモリセルグループ２００、及びＸ方向に沿って配置された１行の参照セル３０を含んでいる。メモリセルグループ２００、メモリセル２０及び参照セル３０の構成は、第１の実施の形態と同じである。第１の実施の形態と比較して、セルアレイ１０Ｃは、ダミーセル４０−１〜４０−３を有していない。

３−３．読み出し回路５Ｃ
図１６は、本実施の形態に係る読み出し回路５Ｃの構成例を示している。読み出し回路５Ｃは、入力端子ＩＮ、ＮＭＯＳトランジスタＴＲ、インバータＩＮＶ、第１負荷抵抗ＲＥＳ１、第２負荷抵抗ＲＥＳ２、第１スイッチＳＷ１、第２スイッチＳＷ２、第１電圧保持回路Ｃ１、第２電圧保持回路Ｃ２、コンパレータＣＭＰ、及び出力端子ＯＵＴを有している。

入力端子ＩＮ、ＮＭＯＳトランジスタＴＲ、及びインバータＩＮＶの構成や接続関係は第１の実施の形態と同じである。入力端子ＩＮの電圧は、インバータＩＮＶの閾値電圧に固定される。その閾値電圧が読み出し電圧Ｖｃと同一となるようにインバータＩＮＶが設計される。そのような設計は、例えばインバータＩＮＶをＣＭＯＳで構成し、そのＣＭＯＳインバータに含まれるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのディメンジョンを適切に選ぶことによって、容易に実現可能である。

ＮＭＯＳトランジスタＴＲのドレインは、第１スイッチＳＷ１を介してノードＮ１に接続され、第２スイッチＳＷ２を介してノードＮ２に接続されている。第１スイッチＳＷ１及び第２スイッチＳＷ２の構成や機能は、第１の実施の形態と同じである。

第１負荷抵抗ＲＥＳ１は、電源とノードＮ１の間に介在している。一方、第２負荷抵抗ＲＥＳ２は、電源とノードＮ２の間に介在している。第１負荷抵抗ＲＥＳ１と第２負荷抵抗ＲＥＳ２の抵抗値は互いに異なっている。本実施の形態において、第１負荷抵抗ＲＥＳ１の抵抗値は“Ｒ０＋Ｒ１”であり、第２負荷抵抗ＲＥＳ２の抵抗値“Ｒ１＋Ｒ１”である。このような第１負荷抵抗ＲＥＳ１及び第２負荷抵抗ＲＥＳ２は、メモリセル２０の磁気抵抗素子２３と同じ構造を有する磁気抵抗素子を用いることによって容易に実現可能である。例えば、第１負荷抵抗ＲＥＳ１は、データ「０」に固定された磁気抵抗素子とデータ「１」に固定された磁気抵抗素子を直列に接続することによって実現可能である。また、第２負荷抵抗ＲＥＳ２は、データ「１」に固定された２つの磁気抵抗素子を直列に接続することによって実現可能である。

ノードＮ１は、第１電圧保持回路（キャパシタ）Ｃ１とコンパレータＣＭＰの一方の入力に接続されている。ノードＮ２は、第２電圧保持回路（キャパシタ）Ｃ２とコンパレータＣＭＰの他方の入力に接続されている。コンパレータＣＭＰの出力は、出力端子ＯＵＴに接続されている。

データ読み出し時、読み出し回路５Ｃは、接続された第２ビット線ＢＬ２を流れるビット線電流に基づいて、読み出しデータを判別する役割も果たす。読み出しデータの判別には、第１負荷抵抗ＲＥＳ１、第２負荷抵抗ＲＥＳ２、第１スイッチＳＷ１、第２スイッチＳＷ２、第１電圧保持回路Ｃ１、第２電圧保持回路Ｃ２及びコンパレータＣＭＰが用いられる。これら構成は、読み出しデータを判別するための「センス回路」を構成していると言える。

３−４．読み出し動作
以下、本実施の形態に係るＭＲＡＭ１のデータ読み出し動作を詳細に説明する。第１の実施の形態と同様に、データ読み出し動作は３つのステップからなる。

（第１ステップ）
図１７は、本実施の形態における第１ステップを説明するための回路図である。読み出し対象の選択メモリセルは、図中のメモリセル２０−４であるとする。選択メモリセルグループ２００及び参照セル３０に対する電圧印加は、第１の実施の形態の第１ステップと同じである。結果として、参照セル３０には参照電流Ｉｒｅｆが流れ、選択メモリセルグループ２００には第１回り込み電流Ｉｐａｒａ１が流れる。参照電流Ｉｒｅｆ及び第１回り込み電流Ｉｐａｒａ１は、第１の実施の形態と同じである（それぞれ、式（１）と式（３）を参照）。第１ステップにおいて、選択第２ビット線ＢＬ２に流れる第１ビット線電流ＩＢＬ１は、参照電流Ｉｒｅｆ及び第１回り込み電流Ｉｐａｒａ１を含んでいる（ＩＢＬ１＝Ｉｒｅｆ＋Ｉｐａｒａ１）。

読み出し回路５Ｃは、選択第２ビット線ＢＬ２に接続され、第１ビット線電流ＩＢＬ１に基づいて参照電圧Ｖｒｅｆを生成する。第１ステップでは、読み出し回路５Ｃは第１モードで動作する。具体的には、スイッチ制御信号ＱＡがＨｉｇｈレベルに設定され、第１スイッチＳＷ１がＯＮする。一方、スイッチ制御信号ＱＢはＬｏｗレベルに設定され、第２スイッチＳＷ２はＯＦＦする。この場合、入力端子ＩＮは、第１スイッチＳＷ１を介して第１負荷抵抗ＲＥＳ１に電気的に接続される。従って、第１ビット線電流ＩＢＬ１は、電源から第１負荷抵抗ＲＥＳ１を通って入力端子ＩＮに流れる。電源電圧がＶｄｄであり、第１負荷抵抗ＲＥＳ１の抵抗値がＲ０＋Ｒ１である場合、ノードＮ１の電圧Ｖｒｅｆは、次の式（２２）で表される。

式（２２）：
Ｖｒｅｆ＝Ｖｄｄ−（Ｒ０＋Ｒ１）×（Ｉｒｅｆ＋Ｉｐａｒａ１）

キャパシタＣ１は、ノードＮ１の電圧Ｖｒｅｆで充電される。その後、第１スイッチＳＷ１はＯＦＦし、キャパシタＣ１は電圧Ｖｒｅｆを保持する。この電圧Ｖｒｅｆが、第１ステップで生成される参照電圧Ｖｒｅｆである。

（第２ステップ）
図１８は、本実施の形態における第２ステップを説明するための回路図である。選択メモリセルグループ２００及び参照セル３０に対する電圧印加は、第１の実施の形態の第２ステップと同じである。結果として、選択メモリセル２０−４にはセンス電流Ｉ（ｘ）が流れ、また、選択メモリセルグループ２００の非選択メモリセル２０−１〜２０−３及び参照セル３０には第２回りこみ電流Ｉｐａｒａ２が流れる。センス電流Ｉ（ｘ）及び第２回り込み電流Ｉｐａｒａ２は、第１の実施の形態と同じである（式（６）参照）。第２ステップにおいて、選択第２ビット線ＢＬ２に流れる第２ビット線電流ＩＢＬ２は、センス電流Ｉ（ｘ）及び第２回り込み電流Ｉｐａｒａ２を含んでいる（ＩＢＬ２＝Ｉ（ｘ）＋Ｉｐａｒａ２）。

読み出し回路５Ｃは、選択第２ビット線ＢＬ２に接続され、第２ビット線電流ＩＢＬ２に基づいてセンス電圧Ｖｓ（ｘ）を生成する。第２ステップでは、読み出し回路５Ｃは第２モードで動作する。具体的には、スイッチ制御信号ＱＢがＨｉｇｈレベルに設定され、第２スイッチＳＷ２がＯＮする。一方、スイッチ制御信号ＱＡはＬｏｗレベルに設定され、第１スイッチＳＷ１はＯＦＦする。この場合、入力端子ＩＮは、第２スイッチＳＷ２を介して第２負荷抵抗ＲＥＳ２に電気的に接続される。従って、第２ビット線電流ＩＢＬ２は、電源から第２負荷抵抗ＲＥＳ２を通って入力端子ＩＮに流れる。第２負荷抵抗ＲＥＳ２の抵抗値がＲ１＋Ｒ１である場合、ノードＮ２の電圧Ｖｓ（ｘ）は、次の式（２３）で表される。

式（２３）：
Ｖｓ（ｘ）＝Ｖｄｄ−（Ｒ１＋Ｒ１）×（Ｉ（ｘ）＋Ｉｐａｒａ２）

キャパシタＣ２は、ノードＮ２の電圧Ｖｓ（ｘ）で充電される。その後、第２スイッチＳＷ２はＯＦＦし、キャパシタＣ２は電圧Ｖｓ（ｘ）を保持する。この電圧Ｖｓ（ｘ）が、第２ステップで生成されるセンス電圧Ｖｓ（ｘ）である。

（第３ステップ）
第３ステップにおいて、読み出し回路５Ｃは、センス電圧Ｖｓ（ｘ）を参照電圧Ｖｒｅｆと比較することによって、選択メモリセル２０−４の記録データを判別する。具体的には、コンパレータＣＭＰが、キャパシタＣ１に保持されている参照電圧ＶｒｅｆとキャパシタＣ２に保持されているセンス電圧Ｖｓ（ｘ）との比較を行い、その比較結果を読み出しデータとして出力端子ＯＵＴに出力する。

まず、回りこみ電流Ｉｐａｒａ１、Ｉｐａｒａ２の影響を無視した場合を考える。選択メモリセル２０−４の記録データｘが「０」の場合、センス電流Ｉ（ｘ）及びセンス電圧Ｖｓ（ｘ）は、記録データ「０」に対応したＩ（０）及びＶｓ（０）である。この場合の電圧差ΔＶ（０）を、ΔＶ（０）＝Ｖｒｅｆ−Ｖｓ（０）として定義する。既出の式を参照して、電圧差ΔＶ（０）は次の式（２４）で与えられる。

（式２４）：
ΔＶ（０）＝（Ｒ１＋Ｒ１）×Ｉ（０）−（Ｒ０＋Ｒ１）×Ｉｒｅｆ
＝（Ｒ１−Ｒ０）×Ｉ（０）
＝（Ｒ１−Ｒ０）／Ｒ０×Ｖｃ
＝ＭＲ×Ｖｃ

ここで、パラメータＭＲは、磁気抵抗素子のＭＲ比である。上記電圧差ΔＶ（０）は正である。すなわち、選択メモリセル２０−４の記録データが「０」の場合のセンス電圧Ｖｓ（０）は、参照電圧Ｖｒｅｆより小さい。

一方、選択メモリセル２０−４の記録データｘが「１」の場合、センス電流Ｉ（ｘ）及びセンス電圧Ｖｓ（ｘ）は、記録データ「１」に対応したＩ（１）及びＶｓ（１）である。この場合の電圧差ΔＶ（１）を、ΔＶ（１）＝−Ｖｒｅｆ＋Ｖｓ（１）として定義する。既出の式を参照して、電圧差ΔＶ（１）は次の式（２５）で与えられる。

（式２５）：
ΔＶ（１）＝（Ｒ０＋Ｒ１）×Ｉｒｅｆ−（Ｒ１＋Ｒ１）×Ｉ（１）
＝（Ｒ０＋Ｒ１）×Ｖｃ／Ｒ０−（Ｒ１＋Ｒ１）×Ｖｃ／Ｒ１
＝（Ｒ１−Ｒ０）／Ｒ０×Ｖｃ
＝ＭＲ×Ｖｃ

電圧差ΔＶ（１）は正である。すなわち、選択メモリセル２０−４の記録データが「１」の場合のセンス電圧Ｖｓ（１）は、参照電圧Ｖｒｅｆより大きい。

以上に説明されたように、参照電圧Ｖｒｅｆは、センス電圧Ｖｓ（０）より大きく、センス電圧Ｖｓ（１）より小さい。すなわち、参照電圧Ｖｒｅｆは、センス電圧Ｖｓ（０）とセンス電圧Ｖｓ（１）との間のレベルとなる。従って、読み出し回路５Ｃは、センス電圧Ｖｓ（ｘ）を参照電圧Ｖｒｅｆと比較することによって、選択メモリセル２０−４の記録データを判別することができる。特に、回り込み電流がない場合、電圧差ΔＶ（０）と電圧差ΔＶ（１）は等しく、参照電圧Ｖｒｅｆはセンス電圧Ｖｓ（０）とセンス電圧Ｖｓ（１）のちょうど中間（平均値）となり、好適である。読み出し回路５Ｃは、判別した記録データを読み出しデータとして出力端子ＯＵＴに出力する。

次に、回りこみ電流Ｉｐａｒａ１、Ｉｐａｒａ２を考慮する。その場合、電圧差ΔＶ（０）及び電圧差ΔＶ（１）は、それぞれ次の式（２６）、式（２７）で与えられる。

（式２６）：
ΔＶ（０）＝ＭＲ×Ｖｃ＋（（Ｒ１＋Ｒ１）×Ｉｐａｒａ２−（Ｒ０＋Ｒ１）×Ｉｐａｒａ１）
＝ＭＲ×Ｖｃ＋ΔＶｐａｒａ

（式２７）：
ΔＶ（１）＝ＭＲ×Ｖｃ−（（Ｒ１＋Ｒ１）×Ｉｐａｒａ２−（Ｒ０＋Ｒ１）×Ｉｐａｒａ１）
＝ＭＲ×Ｖｃ−ΔＶｐａｒａ

上記式（２６）、（２７）の右辺において、第１項は、回り込み電流の影響が無い理想的な電圧差を示している。一方、第２項のパラメータΔＶｐａｒａは、回り込み電流の影響を示している。パラメータΔＶｐａｒａの正負によって、電圧差ΔＶ（０）あるいは電圧差ΔＶ（１）が小さくなる。このことは、コンパレータＣＭＰによる電圧比較が難しくなることを意味する。最悪の場合、電圧差ΔＶ（０）あるいは電圧差ΔＶ（１）が、正ではなく負となる。その場合、データの誤判定が発生し、不正確な読み出しデータが出力される。正確な読み出しデータを得るためには、パラメータΔＶｐａｒａの絶対値が小さいことが望まれる。本実施の形態によれば、パラメータΔＶｐａｒａは、次の式（２８）で与えられる。

式（２８）：
ΔＶｐａｒａ＝（Ｒ１＋Ｒ１）×Ｉｐａｒａ２−（Ｒ０＋Ｒ１）×Ｉｐａｒａ１

３−５．効果
式（２８）から明らかなように、本実施の形態においても、第１の実施の形態と同様の“相殺効果”が実現されている。つまり、第２ステップにおける第２回り込み電流Ｉｐａｒａ２の影響が、第１ステップにおける第１回り込み電流Ｉｐａｒａ１の影響によって“相殺”される。従って、パラメータΔＶｐａｒａの絶対値が小さくなり、読み出しデータの信頼性が向上する。

本実施の形態によれば、第１ステップにおいて、読み出し回路５Ｃは、第１負荷抵抗ＲＥＳ１（抵抗値：Ｒ０＋Ｒ１）を用いることによって、第１ビット線電流ＩＢＬ１から参照電圧Ｖｒｅｆを生成する。また、第２ステップにおいて、読み出し回路５Ｃは、第２負荷抵抗ＲＥＳ２（抵抗値：２×Ｒ１）を用いることによって、第２ビット線電流ＩＢＬ２からセンス電圧Ｖｓを生成する。その抵抗値の比は、（２×Ｒ１）／（Ｒ０＋Ｒ１）＝２／（１＋Ｒ０／Ｒ１）であり、１より大きく２より小さい。つまり、第１ステップと第２ステップとの間の電流電圧変換係数の比は、２未満に抑えられている。

既出の実施の形態で説明されたように、第１回り込み電流Ｉｐａｒａ１と第２回り込み電流Ｉｐａｒａ２の大きさは非常に近い。従って、電流電圧変換係数の比が１の場合に、回り込み電流の相殺効果が最大限得られる。但し、電流電圧変換係数の比が極端に大きくならない限り、相殺効果は得られる。本実施の形態のように、電流電圧変換係数の比が２未満に抑えられていれば、相殺効果は十分に得られる。従って、読み出しデータの信頼性が向上する。

また、本実施の形態において、ダミー電流を生成するためのダミーセル部は不要である。セルアレイ１０Ｃ内にダミーセル部を形成する必要がないため、セルアレイ１０Ｃの面積を削減することができる。

更に、本実施の形態において、読み出し回路５Ｃに含まれる第１負荷抵抗ＲＥＳ１や第２負荷抵抗ＲＥＳ２は、メモリセル２０の磁気抵抗素子２３や参照セル３０の磁気抵抗素子３３と同一の構造を有する磁気抵抗素子によって形成される。従って、温度等の条件が変動しても、参照電圧Ｖｒｅｆとセンス電圧Ｖｓ（ｘ）との間の適切な関係は維持される。

その他、第１の実施の形態で得られた効果と同様の効果が、本実施の形態でも得られることは明らかである。

以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。

図１は、関連技術に係るＭＲＡＭの構成を示す回路図である。 図２は、本発明の第１の実施の形態に係るＭＲＡＭの構成を概略的に示すブロック図である。 図３は、メモリセルグループの構成例を示す回路図である。 図４は、参照セルの構成例を示す回路図である。 図５は、ダミーセルの構成例を示す回路図である。 図６は、第１の実施の形態における読み出し回路の構成例を示す回路図である。 図７は、第１の実施の形態における読み出し動作の第１ステップを説明するための回路図である。 図８は、第１の実施の形態における読み出し動作の第２ステップを説明するための回路図である。 図９は、本発明の第２の実施の形態に係るＭＲＡＭの構成を概略的に示すブロック図である。 図１０は、ダミーセルグループの構成例を示す回路図である。 図１１は、参照ダミーセルの構成例を示す回路図である。 図１２は、第２の実施の形態における読み出し回路の構成例を示す回路図である。 図１３は、第２の実施の形態における読み出し動作の第１ステップを説明するための回路図である。 図１４は、第２の実施の形態における読み出し動作の第２ステップを説明するための回路図である。 図１５は、本発明の第３の実施の形態に係るＭＲＡＭの構成を概略的に示すブロック図である。 図１６は、第３の実施の形態における読み出し回路の構成例を示す回路図である。 図１７は、第３の実施の形態における読み出し動作の第１ステップを説明するための回路図である。 図１８は、第３の実施の形態における読み出し動作の第２ステップを説明するための回路図である。

符号の説明

１ ＭＲＡＭ
２ Ｘセレクタ
３ Ｘ終端回路
４ Ｙセレクタ
５Ａ、５Ｂ、５Ｃ 読み出し回路
６ 書き込み回路
１０Ａ、１０Ｂ、１０Ｃ セルアレイ
２０ メモリセル
２１ セルトランジスタ
２３ 磁気抵抗素子
２４ セル配線
３０ 参照セル
３１ 第１参照セルトランジスタ
３２ 第２参照セルトランジスタ
３３ 磁気抵抗素子
３４ セル配線
４０ ダミーセル
４１、４２、４３ ダミーセルトランジスタ
４４、４５ 磁気抵抗素子
４６ セル配線
５０ ダミーセル
５１、５２ ダミーセルトランジスタ
５３ 磁気抵抗素子
５４ セル配線
６０ 参照ダミーセル
６１、６２、６５ 参照ダミーセルトランジスタ
６３ 磁気抵抗素子
６４ セル配線
２００ メモリセルグループ
２１０ 共通トランジスタ
５００ ダミーセルグループ
５１０ ダミー共通トランジスタ
ＢＬ１ 第１ビット線
ＢＬ２ 第２ビット線
ＤＢＬ１ 第１ダミービット線
ＤＢＬ２ 第２ダミービット線
ＤＢＬ３ 第３ダミービット線
ＷＬ ワード線
ＲＷＬ 読み出しワード線
ＣＷＬ 共通ワード線
ＷＬＲ１ 第１参照ワード線
ＷＬＲ２ 第２参照ワード線
ＲＷＬＲ 参照読み出しワード線
ＷＬＤ ダミーワード線
ＲＷＬＤ ダミー読み出しワード線
ＲＥＳ 負荷抵抗
ＲＥＳ１ 第１負荷抵抗
ＲＥＳ２ 第２負荷抵抗

Claims (12)

1. マトリックス状に配置された複数のセルを含むセルアレイと、
   読み出し回路と、
   セレクタと
   を備え、
   前記セルアレイは、同じビット線に接続されたメモリセルグループと参照セルとを含み、
   前記メモリセルグループは、
   ゲートが共通ワード線に接続された共通トランジスタと、
   前記共通トランジスタを介して前記ビット線に接続された複数のメモリセルと
   を含み、
   前記複数のメモリセルの各々は、一端が読み出しワード線に接続され他端が前記共通トランジスタを介して前記ビット線に接続された第１磁気抵抗素子を有し、
   前記参照セルは、
   ゲートが参照ワード線に接続された参照セルトランジスタと、
   一端が参照読み出しワード線に接続され、他端が前記参照セルトランジスタを介して前記ビット線に接続された第２磁気抵抗素子と
   を有し、
   前記各メモリセルに記録される記録データは可変であり、前記参照セルに記録されている参照データは固定されており、
   前記セレクタは、前記共通ワード線、前記読み出しワード線、前記参照ワード線及び前記参照読み出しワード線に接続されており、
   前記複数のメモリセルのうち選択メモリセルからのデータ読み出し時、
   前記セレクタは、前記共通ワード線及び前記参照ワード線を選択することによって前記共通トランジスタ及び前記参照セルトランジスタをＯＮし、また、前記読み出しワード線及び前記参照読み出しワード線に所定の電圧を印加し、
   前記読み出し回路は、前記ビット線に接続され、前記ビット線に所定の電圧を印加し、また、前記ビット線を流れるビット線電流に基づいて前記選択メモリセルの前記記録データを判別し、
   前記選択メモリセルからのデータ読み出しは、第１段階、第２段階及び第３段階を含み、
   前記第１段階において、
   前記セレクタは、前記共通ワード線及び前記参照ワード線の両方を選択し、
   前記読み出し回路は、前記ビット線に第１電圧を印加し、
   前記セレクタは、前記複数のメモリセルにつながる全ての前記読み出しワード線に前記第１電圧を印加し、また、前記参照読み出しワード線に前記第１電圧と所定の電圧差を有する第２電圧を印加し、
   前記第２磁気抵抗素子には前記参照データに応じた参照電流が流れ、前記ビット線には少なくとも前記参照電流を含む第１ビット線電流が流れ、
   前記読み出し回路は、前記第１ビット線電流に基づいて参照電圧を生成し、
   前記第２段階において、
   前記セレクタは、前記共通ワード線及び前記参照ワード線の両方を選択し、
   前記読み出し回路は、前記ビット線に前記第１電圧を印加し、
   前記セレクタは、前記選択メモリセルにつながる前記読み出しワード線に前記第２電圧を印加し、また、前記複数のメモリセルのうち前記選択メモリセル以外のメモリセルにつながる前記読み出しワード線及び前記参照読み出しワード線に前記第１電圧を印加し、
   前記選択メモリセルの前記第１磁気抵抗素子には前記記録データに応じたセンス電流が流れ、前記ビット線には少なくとも前記センス電流を含む第２ビット線電流が流れ、
   前記読み出し回路は、前記第２ビット線電流に基づいてセンス電圧を生成し、
   前記参照電圧は、前記記録データが０の場合の前記センス電圧と前記記録データが１の場合の前記センス電圧との間であり、
   前記第３段階において、
   前記読み出し回路は、前記センス電圧を前記参照電圧と比較することによって、前記選択メモリセルの前記記録データを判別する
   磁気ランダムアクセスメモリ。
2. 請求項１に記載の磁気ランダムアクセスメモリであって、
   前記第１磁気抵抗素子と前記第２磁気抵抗素子は、同一の構造を有する
   磁気ランダムアクセスメモリ。
3. 請求項１又は２に記載の磁気ランダムアクセスメモリであって、
   前記セルアレイは、更にダミーセル部を含み、
   前記読み出し回路は負荷抵抗を有し、
   前記第１段階において、
   前記ダミーセル部は第１ダミー電流を生成し、
   前記読み出し回路は、前記第１ビット線電流、前記第１ダミー電流及び前記負荷抵抗を用いることによって前記参照電圧を生成し、
   前記第２段階において、
   前記ダミーセル部は前記第１ダミー電流と異なる第２ダミー電流を生成し、
   前記読み出し回路は、前記第２ビット線電流、前記第２ダミー電流及び前記負荷抵抗を用いることによって前記センス電圧を生成する
   磁気ランダムアクセスメモリ。
4. 請求項３に記載の磁気ランダムアクセスメモリであって、
   前記ダミーセル部は、前記同じビット線に接続された複数のダミーセルを含み、
   前記複数のダミーセルの各々は、
   ゲートがダミーワード線に接続されたダミーセルトランジスタと、
   一端が前記ダミーセルトランジスタを介して前記ビット線に接続され、他端がダミー読み出しワード線に接続された第３磁気抵抗素子と
   を有し、
   前記セレクタは、更に前記ダミーワード線と前記ダミー読み出しワード線に接続され、前記ダミーワード線を選択することによって前記ダミーセルトランジスタをＯＮする
   磁気ランダムアクセスメモリ。
5. 請求項４に記載の磁気ランダムアクセスメモリであって、
   前記第１段階において、
   前記セレクタは、前記複数のダミーセルのうち第１ダミーセル群のそれぞれにつながる前記ダミーワード線を選択し、また、前記第１ダミーセル群のそれぞれにつながる前記ダミー読み出しワード線に前記第２電圧を印加し、
   前記第１ダミーセル群には、前記第１ダミーセル群に含まれる前記第３磁気抵抗素子の合成抵抗値である第１合成抵抗値に応じた前記第１ダミー電流が流れ、
   前記第１ビット線電流は、前記参照電流に加えて前記第１ダミー電流を含み、
   前記第２段階において、
   前記セレクタは、前記複数のダミーセルのうち第２ダミーセル群のそれぞれにつながる前記ダミーワード線を選択し、また、前記第２ダミーセル群のそれぞれにつながる前記ダミー読み出しワード線に前記第２電圧を印加し、
   前記第２ダミーセル群には、前記第２ダミーセル群に含まれる前記第３磁気抵抗素子の合成抵抗値である第２合成抵抗値に応じた前記第２ダミー電流が流れ、
   前記第２ビット線電流は、前記センス電流に加えて前記第２ダミー電流を含み、
   前記第２合成抵抗値は前記第１合成抵抗値と異なっている
   磁気ランダムアクセスメモリ。
6. 請求項４又は５に記載の磁気ランダムアクセスメモリであって、
   前記第３磁気抵抗素子は、同じデータが書き込まれ直列に接続された２つの磁気抵抗素子を含み、
   前記第１磁気抵抗素子、前記第２磁気抵抗素子及び前記２つの磁気抵抗素子は、同一の構造を有する
   磁気ランダムアクセスメモリ。
7. 請求項３に記載の磁気ランダムアクセスメモリであって、
   前記ダミーセル部は、
   前記メモリセルグループと同じ行に配置されたダミーセルグループと、
   前記参照セルと同じ行に配置された参照ダミーセルと
   を含み、
   前記ダミーセルグループと前記参照ダミーセルとは、同じ第１ダミービット線及び第２ダミービット線に接続され、
   前記ダミーセルグループは、
   ゲートが前記共通ワード線に接続されたダミー共通トランジスタと、
   前記複数のメモリセルのそれぞれと同じ行に配置された複数のダミーセルと
   を含み、
   前記複数のダミーセルの各々は、
   ゲートがワード線に接続されたダミーセルトランジスタと、
   一端が前記ダミーセルトランジスタを介して前記第１ダミービット線に接続され、他端が前記ダミー共通トランジスタを介して前記第２ダミービット線に接続された第４磁気抵抗素子と
   を含み、
   前記参照ダミーセルは、
   ゲートが前記参照ワード線に接続された参照ダミーセルトランジスタと、
   ゲートが他の参照ワード線に接続された他の参照ダミーセルトランジスタと、
   一端が前記他の参照ダミーセルトランジスタを介して前記第１ダミービット線に接続され、他端が前記参照ダミーセルトランジスタを介して前記第２ダミービット線に接続された第５磁気抵抗素子と
   を含み、
   前記セレクタは、更に前記ワード線と前記他の参照ワード線に接続され、
   前記セレクタは、前記共通ワード線を選択することによって前記共通トランジスタ及び前記ダミー共通トランジスタをＯＮし、前記ワード線を選択することによって前記ダミーセルトランジスタをＯＮし、前記参照ワード線を選択することによって前記参照セルトランジスタ及び前記参照ダミーセルトランジスタをＯＮし、前記他の参照ワード線を選択することによって前記他の参照ダミーセルトランジスタをＯＮする
   磁気ランダムアクセスメモリ。
8. 請求項７に記載の磁気ランダムアクセスメモリであって、
   前記第１段階において、
   前記セレクタは、前記共通ワード線、前記参照ワード線、及び前記他の参照ワード線を選択する一方、前記ワード線を選択せず、
   前記読み出し回路は、前記ビット線及び前記第２ダミービット線に接続され、前記ビット線及び前記第２ダミービット線に前記第１電圧を印加し、
   前記第１ダミービット線には前記第２電圧が印加され、
   前記第２ダミービット線には、前記第５磁気抵抗素子の抵抗値に応じた前記第１ダミー電流が流れ、
   前記第２段階において、
   前記セレクタは、前記共通ワード線、前記参照ワード線、及び前記複数のダミーセルのうち前記選択メモリセルと同じ行に配置されたダミーセルにつながる前記ワード線を選択する一方、その他のワード線及び前記他の参照ワード線を選択せず、
   前記読み出し回路は、前記ビット線及び前記第２ダミービット線に接続され、前記ビット線及び前記第２ダミービット線に前記第１電圧を印加し、
   前記第１ダミービット線には前記第２電圧が印加され、
   前記第２ダミービット線には、前記第４磁気抵抗素子の抵抗値に応じた前記第２ダミー電流が流れ、
   前記第４磁気抵抗素子の抵抗値は、前記第５磁気抵抗素子の抵抗値と異なっている
   磁気ランダムアクセスメモリ。
9. 請求項７又は８に記載の磁気ランダムアクセスメモリであって、
   前記第１磁気抵抗素子、前記第２磁気抵抗素子、前記第４磁気抵抗素子及び前記第５磁気抵抗素子は、同一の構造を有し、
   前記第４磁気抵抗素子と前記第５磁気抵抗素子には、異なるデータが記録されている
   磁気ランダムアクセスメモリ。
10. 請求項１又は２に記載の磁気ランダムアクセスメモリであって、
    前記読み出し回路は、抵抗値の異なる第１負荷抵抗と第２負荷抵抗を有し、
    前記第１段階において、前記読み出し回路は、前記第１ビット線電流及び前記第１負荷抵抗を用いることによって前記参照電圧を生成し、
    前記第２段階において、前記読み出し回路は、前記第２ビット線電流及び前記第２負荷抵抗を用いることによって前記センス電圧を生成する
    磁気ランダムアクセスメモリ。
11. 請求項１０に記載の磁気ランダムアクセスメモリであって、
    前記第１磁気抵抗素子と前記第２磁気抵抗素子は、同一の構造を有し、
    前記第１負荷抵抗は、前記第１磁気抵抗素子及び前記第２磁気抵抗素子と同一の構造を有する少なくとも１つの磁気抵抗素子から構成され、
    前記第２負荷抵抗は、前記第１磁気抵抗素子及び前記第２磁気抵抗素子と同一の構造を有する少なくとも１つの磁気抵抗素子から構成された
    磁気ランダムアクセスメモリ。
12. 磁気ランダムアクセスメモリのデータ読み出し方法であって、
    前記磁気ランダムアクセスメモリは、同じビット線に接続されたメモリセルグループと参照セルとを含み、
    前記メモリセルグループは、共通トランジスタを介して前記ビット線に接続された複数のメモリセルを含み、
    前記複数のメモリセルの各々は、一端が読み出しワード線に接続され他端が前記共通トランジスタを介して前記ビット線に接続された第１磁気抵抗素子を有し、
    前記参照セルは、一端が参照読み出しワード線に接続され、他端が参照セルトランジスタを介して前記ビット線に接続された第２磁気抵抗素子を有し、
    前記各メモリセルに記録される記録データは可変であり、前記参照セルに記録されている参照データは固定されており、
    前記複数のメモリセルのうち選択メモリセルの前記記録データを読み出す方法は、
    （Ａ）第１読み出しステップと、
    （Ｂ）第２読み出しステップと、
    （Ｃ）データ判定ステップと
    を含み、
    前記第１読み出しステップは、
    （Ａ１）前記共通トランジスタ及び前記参照セルトランジスタをＯＮするステップと、
    （Ａ２）前記ビット線に第１電圧を印加するステップと、
    （Ａ３）前記複数のメモリセルにつながる全ての前記読み出しワード線に、前記第１電圧を印加するステップと、
    （Ａ４）前記参照読み出しワード線に、前記第１電圧と所定の電圧差を有する第２電圧を印加するステップと、
    ここで、前記第２磁気抵抗素子には前記参照データに応じた参照電流が流れ、前記ビット線には少なくとも前記参照電流を含む第１ビット線電流が流れ、
    （Ａ５）前記第１ビット線電流に基づいて参照電圧を生成するステップと
    を含み、
    前記第２読み出しステップは、
    （Ｂ１）前記共通トランジスタ及び前記参照セルトランジスタをＯＮするステップと、
    （Ｂ２）前記ビット線に前記第１電圧を印加するステップと、
    （Ｂ３）前記複数のメモリセルのうち前記選択メモリセル以外のメモリセルにつながる前記読み出しワード線及び前記参照読み出しワード線に、前記第１電圧を印加するステップと、
    （Ｂ４）前記選択メモリセルにつながる前記読み出しワード線に、前記第２電圧を印加するステップと、
    ここで、前記選択メモリセルの前記第１磁気抵抗素子には前記記録データに応じたセンス電流が流れ、前記ビット線には少なくとも前記センス電流を含む第２ビット線電流が流れ、
    （Ｂ５）前記第２ビット線電流に基づいてセンス電圧を生成するステップと
    を含み、
    前記参照電圧は、前記記録データが０の場合の前記センス電圧と前記記録データが１の場合の前記センス電圧との間であり、
    前記データ判定ステップは、前記センス電圧を前記参照電圧と比較することによって、前記選択メモリセルの前記記録データを判別するステップを含む
    磁気ランダムアクセスメモリのデータ読み出し方法。

Images