JP3808835B2 - 半導体装置間信号伝送システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部あるいは内部からの入力信号の二値レベルの論理値を判定する論理判定回路を有する半導体装置間信号伝送システムに係り、特に論理判定の参照信号として論理値レベルを用いる論理判定回路に関するもので、例えば半導体メモリ、複数の半導体装置からなる半導体モジュールなどに使用されるものである。
【０００２】
【従来の技術】
メモリ、MPU などのデジタル半導体装置の内部で処理される信号は二値の論理レベルを電圧値で表わしており、これらの半導体装置間で伝送される信号も二値の論理レベルを電圧値で表わしている。
【０００３】
図１０（ａ）は、従来の半導体装置間信号伝送システムの一例を示している。
【０００４】
この信号伝送システムは、複数の半導体装置100 に共通にアドレスバス・データバス・制御信号線11が接続されており、各半導体装置100 に共通に参照電圧Vrefが供給される。この参照電圧Vrefは、二値の入力信号の論理値“１”の電圧と論理値“０”の電圧の中間値を有する。
【０００５】
図１０（ｂ）は、同図（ａ）中の各半導体装置100 内の入力レシーバを示している。この入力レシーバ101 は前記参照電圧Vrefを用いて入力信号Vin の論理値を判定する。この際、以下に述べるように誤動作が発生し易い。
【０００６】
即ち、半導体装置は、内部のMOS トランジスタの微細化、高集積化により、印加電圧の最大値の制限が小さくなってきているので、電源電圧、２つの論理値の電圧差も小さくせざるを得ない。そのため、データ“１”とデータ“０”の電位の中間値である参照電圧Vrefと、入力レシーバが受け取るデータ“１”あるいは、データ“０”との電圧差は小さくなる。
【０００７】
このような状況において、半導体装置の内部回路の動作による電源ノイズ、接地レベルの変動、および入力信号そのものの反射などによる揺れがあると、入力レシーバの誤動作が発生し易くなる。また、外部から供給されている参照電圧は、半導体装置が実装されるボードやモジュール内で隣接配線とのカップリングによって揺れると、入力レシーバの誤動作の要因となる。
【０００８】
一方、入出力ポートが一つであるメモリセルを有する半導体メモリにおいて、メモリセルからの読み出し信号の論理値を判定するセンスアンプは、従来、参照電圧として、データ'1 'に相当する電圧とデータ'0 'に相当する電圧の中間値を用いている。この場合、メモリセルの駆動力の弱さ等に起因して読み出し信号が小振幅であると、センスアンプで判定する際に前記したように誤動作が発生し易い。
【０００９】
即ち、半導体メモリの高集積化、大容量化により、メモリセルからみた負荷は大きくなり、高速性も要求されるので、センスアンプがセンス開始する時に受け取る入力信号と参照電圧との電圧差（あるいは、入力信号と参照電流との電流差）は小さくなる傾向にある。このことは、メモリセルの製造ばらつきを考え、センスアンプの感度が変わらないとすると、読めないセルが増加することを意味し、歩留まりに低下をきたす。
【００１０】
図１１（ａ）および（ｂ）は、従来の半導体メモリのセンスアンプに使用されている論理判定回路の二例を示している。
【００１１】
この論理判定回路は、参照信号として、データ“１”のセルからの読み出し電流Iref1 （または電圧Vref1 ）とデータ“０”のセルからの読み出し電流Iref0（または電圧Vref0 ）の中間値を生成しているので、前述した問題点がある。
【００１２】
一方、近年、新たな原理により情報を記憶する素子が数多く提案されているが、そのうちの一つに、トンネル型磁気抵抗(Tunneling Magneto Resistive) 効果を用いて“１”/“０”情報の記憶を行う強磁性トンネル接合（Magnetic Tunnel Junction: 以後、MTJ と表記する）素子がある。そして、このMTJ 素子を利用して構成した磁気メモリセルを行列状に配置した不揮発性、高速性を併せ持つ磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory ）が提案されている（例えば、非特許文献１参照）。
【００１３】
図１２は、MRAMで用いられるMTJ 素子の断面構造を概略的に示す。
【００１４】
このMTJ 素子は、２つの磁性層（強磁性層、強磁性体膜）で１つの非磁性層（トンネルバリア膜）を挟んだ構造を有し、２つの磁性層の磁化の向きが平行であるか反平行であるかによって“１”/“０”情報を記憶する。
【００１５】
通常、２つの磁性層の一方側には反強磁性層が配置される。反強磁性層は、一方側の磁性層の磁化の向きを固定することによって、他方側の磁性層の磁化の向きのみを変えることにより情報を容易に書き換えるための部材である。ここで、磁化可変側の磁性層は自由層（または記録層）、磁化固定側の磁性層は固定層（またはピン層）と呼ばれる。
【００１６】
図１３（ａ）および（ｂ）は、図１２に示したMTJ 素子の２つの磁性層の磁化の向きの２つの状態を示している。
【００１７】
図１３（ａ）に示すように、２つの磁性層の磁化の向き（図示矢印の向き）が平行（同じ）である場合は、２つの磁性層に挟まれたトンネルバリア膜のトンネル抵抗は最も低くなる（トンネル電流が最も大きくなる）。
【００１８】
図１３（ｂ）に示すように、２つの磁性層の磁化の向きが反平行である場合は、２つの磁性層に挟まれたトンネルバリア膜のトンネル抵抗は最も高くなる（トンネル電流が最も小さくなる）。
【００１９】
MRAMでは、MTJ 素子の抵抗値が異なる２つの状態を、“１”情報の記憶状態（“１”状態）および“０”情報の記憶状態（“０”状態）に対応させている。
【００２０】
図１４は、MRAMのセルアレイの平面レイアウトの一例を模式的に示す。
【００２１】
複数の書き込み／読み出し用のビット線BLと複数の書き込みワード線WWL が直交方向に配設され、その各交点に対応してMTJ 素子が配設される。このMTJ 素子は、長方形の長辺が書き込みワード線WWL に沿い、短辺がビット線BLに沿い、長辺方向に沿うように磁化容易軸方向が付与されている。各ビット線BLは、同一行（または列）の複数のMTJ 素子の各固定層に接続されており、各書き込みワード線WWL は同一列（または行）の複数のMTJ 素子の各自由層に近接して対向するように配置されている。
【００２２】
図１５は、図１４中の各MTJ 素子にそれぞれ読み出し用セル選択トランジスタ（NMOSFET ）が直列に接続されてメモリセルが構成されている場合について書き込みワード線に垂直な断面におけるメモリセルの１個分に着目して構造の一例を示す断面図である。
【００２３】
図１５において、半導体基板（例えばP 型Si基板）の表層部に選択的にNMOSFET のドレイン領域10またはソース領域11となる不純物拡散層(N+)が形成されており、チャネル領域上にゲート酸化膜12を介してゲート電極13が形成されている。14は第１金属配線層、15は第２金属配線層、16は第３金属配線層からなるMTJ 接続用配線、17は第１金属配線層14を前記不純物拡散層(N+)へ電気的に接続するためのコンタクト、18は第２金属配線層15から第１金属配線層14へ電気的に接続するためのコンタクト、19は第３金属配線層16から第２金属配線層15へ電気的に接続するためのコンタクト、20はMTJ 素子、21は第４配線層、22は第４金属配線層21をMTJ 素子20へ電気的に接続するためのコンタクトである。なお、配線層間には層間絶縁膜が形成されている。
【００２４】
なお、図中、配線の用途として、(BL)は書き込み／読み出し用のビット線、(WWL) は書き込みワード線、(SL)はソース線、(RWL) は読み出しワード線を表わしており、ソース線(SL)は接地電位に接続される。
【００２５】
次に、図１４乃至図１５を参照してMTJ 素子に対する書き込み動作原理を説明する。
【００２６】
MTJ 素子に対する書き込みは、書き込みワード線WWL およびビット線BLに電流を流し、両配線に流れる電流により作られる磁界を用いてMTJ 素子の磁化の向きを平行または反平行にすることにより達成される。
【００２７】
即ち、MTJ 素子へ情報を書き込む時には、ビット線BLには書き込みデータに応じて第１の方向またはそれとは逆の第２の方向に向かう電流を流して磁界Hxを発生させ、書き込みワード線WWL には一定方向に向かう電流のみを流して磁界Hyを発生させることにより、合成磁界を用いて情報を書き込む。この際、ビット線BLに第１の方向に向かう電流を流すと、MTJ 素子の磁化の向きは平行となり、ビット線BLに第２の方向に向かう電流を流すと、MTJ 素子の磁化の向きは反平行となる。
【００２８】
MTJ 素子から情報を読み出す時には、読み出しワード線RWL を活性化させ、選択されたMTJ 素子に接続されるスイッチ素子のみをオン状態として電流経路を作り、選択されたビット線BLから接地電位へ電流を流す。その結果、選択されたMTJ 素子のみにその抵抗値に応じた電流が流れるので、その電流値を検出することにより情報を読み出すことができる。
【００２９】
次に、MTJ 素子の磁化の向きが変わる仕組みについて、図１６および図１７を参照しながら簡単に説明する。
【００３０】
図１６は、MTJ 素子の印加磁界の反転による抵抗値の変化特性（MTJ 曲線）を示している。
【００３１】
図１７は、MTJ 素子のアステロイド曲線を示している。
【００３２】
図１６に示すMTJ 曲線のように、MTJ 素子のEasy-Axis （磁化容易軸）方向に磁界Hxをかけると、MTJ 素子の抵抗値は例えば20％〜40％程度変化する。この変化率（変化の前後の抵抗の比）は、MR比と呼ばれる。なお、MR比は、MTJ 素子の磁性層の性質により変化する。現在では、MR比が50％程度のMTJ 素子も得られている。MTJ 素子には、Easy-Axis 方向の磁界HxとHard-Axis （磁化困難軸）方向の磁界Hyとの合成磁界が印加される。
【００３３】
図１６中の実線および破線に示すように、Hard-Axis 方向の磁界Hyの大きさによって、MTJ 素子の抵抗値を変えるために必要なEasy-Axis 方向の磁界Hxの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線WWL および選択されたビット線BLの交点に対応して配置されているMTJ 素子のみにデータを書き込むことができる。
【００３４】
即ち、図１７に示すように、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の外側（例えば図中の黒丸の位置）にあれば、MTJ 素子の磁性層の磁化の向きを反転させることができる。
【００３５】
逆に、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の内側（例えば図中の白丸の位置）にある場合には、MTJ素子の磁性層の磁化の向きを反転させることはできない。
【００３６】
従って、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさを変え、合成磁界の大きさのHx-Hy 平面内における位置を変えることにより、MTJ 素子に対するデータの書き込みを制御できる。
【００３７】
次に、前記したようにMTJ 素子を用いたMRAMのセンスアンプにおける問題点を説明する。前記したようにMTJ 素子の抵抗の変化率（“１”と“０”の抵抗の変化量を“０”状態の抵抗で割った指標）であるMR比は、20％〜40％程度である。したがって、“１”状態のMTJ 素子から読み出した信号と“０”状態のMTJ 素子から読み出した信号レベルの差（信号差）は２割から３割程度しかない。
【００３８】
一方では、MTJ 素子はトンネルバリア膜を介して電流が流れる構造になっているので、その抵抗値の変化はトンネルバリア膜の膜厚の増加に対して対数的に増加する関係にある。現在報告されているMTJ 素子のトンネルバリア膜の膜厚は数nm程度であり、異なるMTJ 素子間の抵抗のばらきは、トンネルバリア膜の膜厚のばらつきによって一層加速されることになる。
【００３９】
したがって、前記したようにセンスアンプの参照電圧（あるいは参照電流）として“１”と“０”の中間レベルを用いる方式を採用すると、MTJ 素子の抵抗のばらつきによって前記信号差が小さくなった場合に読み出しの誤動作をまねき、歩留まりの劣化を招く。このような読み出しの誤動作を防止するために２つのMTJ 素子で１ビットを記憶するように構成することは、MRAMの大容量化の観点からは望ましくない。
【００４０】
なお、データ“１”のセルとデータ“０”のセルを参照信号生成用に用いる従来例として、ROM セルあるいはEPROM セルを用いる方式（特許文献１）と、MRAMセルを用いる方式（特許文献２）が知られている。また、参照電圧として、二つの基準電位を用いて時間的に切り替える方式が特許文献３に開示されている。
【００４１】
【非特許文献１】
Roy Scheuerlein et.al."A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell",ISSCC2000 Technical Digest pp.128〜pp.129
【００４２】
【特許文献１】
特許第２６４７５２７号明細書
【００４３】
【特許文献２】
米国特許第５３４９３０２号明細書
【００４４】
【特許文献３】
特開2001-035160 号公報
【００４５】
【発明が解決しようとする課題】
上記したように従来の入力レシーバやセンスアンプに用いられる論理判定回路は、入力信号を検出するための参照レベルのばらつきに起因して誤動作が発生し易いなどの問題があった。
【００４６】
本発明は上記の問題点を解決すべくなされたもので、入力信号を検出するための参照レベルのばらつきによる誤動作の発生を防止し得る論理判定回路を備えた半導体装置間信号伝送システムを提供することを目的とする。
【００４９】
【課題を解決するための手段】
本発明の半導体装置間信号伝送システムは、複数の半導体装置間で二値論理を有する信号を送受信する信号伝送システムにおいて、各半導体装置は外部からの入力信号の論理値を第１、第２の参照信号を用いて判定する入力レシーバを有し、前記各入力レシーバは、前記入力信号を論理値“１”に対応する第１の参照信号と比較して第１の差信号を出力する第１の比較回路と、前記入力信号を論理値“０”に対応する第２の参照信号と比較して第２の差信号を出力する第２の比較回路と、前記第１の比較回路の出力と前記第２の比較回路の出力を比較して前記入力信号の論理値を判定する第３の比較回路とを具備する論理判定回路を具備し、前記第１の参照信号の信号レベルが前記第２の参照信号の信号レベルよりも大きく、前記第１の参照信号の信号レベルは前記入力信号の論理値“１”の信号レベルの分布の最大値よりも大きな値であり、前記第２の参照信号の信号レベルは前記入力信号の論理値“０”の信号レベルの分布の最小値よりも小さな値であることを特徴とする。
【００５０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００５１】
＜半導体装置間信号伝送システム＞
図１は、本発明の論理判定回路を使用した入力レシーバを有する複数の半導体装置間の信号伝送システムの一例を示している。
【００５２】
この信号伝送システムは、複数の半導体装置（半導体メモリ、MPU など）10に共通にアドレスバス・データバス・制御信号線11が接続されており、各半導体装置10の入力レシーバには、二値論理を有する入力信号と参照電圧１(Vref1) と参照電圧２(Vref0) が外部から供給される。この２つの参照電圧Vref1,Vref0 はそれぞれ対応して入力信号の論理値“１”、“０”に相当する電圧である。
【００５３】
各半導体装置10の入力レシーバに用いられている本発明の論理判定回路においては、後述するように、入力信号のレベルが２つの参照電圧Vref1,Vref0 のどちらに近いかによって入力信号の論理レベルを判定する。この際、電圧比較の対象となる２つの入力の電位差は、従来の論理判定回路における入力信号と参照電圧の電位差より大きく（２倍）なる。したがって、ノイズに強い入力レシーバを実現することが可能である。
【００５４】
なお、上記信号伝送システムは、例えば複数の半導体装置が同一配線基板に実装された半導体モジュール（複数の半導体メモリが同一配線基板に実装されたメモリモジュールを含む）に適用される。
【００５５】
＜本発明の論理判定回路の原理＞
図２は、本発明に係る半導体装置に形成された論理判定回路の原理的な構成を示す。
【００５６】
図２において、Vin は入力信号の電圧、Vref1 は入力信号の論理値“１”に相当する第１の参照電圧、Vref0 は入力信号の論理値“０”に相当する第２の参照電圧である。
【００５７】
入力電圧Vin が入力する信号入力ノードは、抵抗素子R1を介して第１の演算増幅器（オペアンプ）OP1 の反転入力ノード（−）に接続されており、この第１の演算増幅器OP1 の反転入力ノード（−）と出力ノードＧとの間に帰還用の抵抗素子R2が接続されている。
【００５８】
第１の参照電圧Vref1 が入力する第１の参照信号入力ノードは、抵抗素子R3とR4を直列に介して接地されており、この抵抗素子R3とR4の接続ノードＤは第１の演算増幅器OP1 の非反転入力ノード（＋）に接続されている。
【００５９】
前記信号入力ノードは、抵抗素子R5を介して第２の演算増幅器OP2 の反転入力ノード（−）に接続されており、この第２の演算増幅器OP2 の反転入力ノード（−）と出力ノードＨとの間に帰還用の抵抗素子R6が接続されている。
【００６０】
第２の参照電圧Vref0 が入力する第２の参照信号入力ノードは、抵抗素子R7とR8を直列に介して接地されており、この抵抗素子R7とR8の接続ノードＦは第２の演算増幅器OP2 の非反転入力ノード（＋）に接続されている。
【００６１】
さらに、第１の演算増幅器OP1 の出力ノードＧおよび第２の演算増幅器OP2 の出力ノードＨは、第３の演算増幅器OP3 の反転入力ノード（−）および非反転入力ノード（＋）に対応して接続されており、この第３の演算増幅器OP3 の出力ノードに論理判定出力Voutが得られる。
【００６２】
上記構成の論理判定回路の動作は、入力信号のレベルが２つの参照電圧Vref1,Vref0 のどちらに近いかによって入力信号の論理レベルを判定する。即ち、図２の回路において、各抵抗素子R1〜R8の抵抗値が同じとすると、ノードＤの電位はVref1/2 となるから、第１の演算増幅器OP1 の出力ノードＧの電位のフィードバックにより、抵抗素子R1とR2の接続ノードＣの電位も同じくVref1/2 となる。したがって、ノードＧは、(Vref1/2)-(Vin-Vref1/2)=Vref1-Vin となり、Vin とVref1 の差電圧（第１の差電圧）が出力される。
【００６３】
一方、ノードＦの電位はVref0 /2となるから、第２の演算増幅器OP2 の出力ノードＨの電位のフィードバックにより、抵抗素子R5とR6の接続ノードＥの電位も同じくVref0 /2となる。したがって、ノードＨは、(Vref0/2)-(Vin-Vref0/2)=Vref0-Vin となり、Vin とVref0 の差電圧（第２の差電圧）が出力される。
【００６４】
そして、第１の差電圧と第２の差電圧を、デジタル値に変換することなく電位差のまま保持し、第３の演算増幅器OP3 で比較して二値データに変換する。
【００６５】
この場合、第１の電位差および第２の電位差は、それぞれ入力電圧Vin と論理値“１”、“０”の中間電圧(Vref1+Vref0)/2 との電位差より大きく、第３の演算増幅器OP3 の２入力の電位差は、(Vin-Vref0)-(Vref1-Vin)=２×Vin-Vref1+Vref0 となる。つまり、従来例の論理判定回路の２入力の電位差（Vin-(Vref1+Vref0)/2 ）より大きく（２倍）なるので、判定動作のマージンが大きくなる。
【００６６】
なお、図２に示した論理判定回路が半導体メモリのセンスアンプに使用される場合には、メモリセルから読み出したビット線信号（入力信号）のレベルが２つの参照電圧Vref1,Vref0 のレベルのどちらに近いかを判断する。この場合、参照電圧Vref1,Vref0 は、“１”を記憶した参照用のメモリセルと“０”を記憶した参照用のメモリセルをそれぞれ用いて生成される。
【００６７】
＜論理判定回路の第１の実施形態＞
図３は、本発明の論理判定回路の第１の実施形態を示す。
【００６８】
この論理判定回路は、入力信号が電圧Vin の場合の一例であり、入力レシーバあるいはセンスアンプに用いられる。
【００６９】
図３において、PMOSカレントミラー型の第１の電圧比較回路31は、Vin がゲートに入力するNMOSトランジスタM1、Vref1 がゲートに入力するNMOSトランジスタM2、カレントミラー接続されたPMOSトランジスタP1,P2 からなる。PMOSカレントミラー型の第２の電圧比較回路32は、Vin がゲートに入力するNMOSトランジスタM3、Vref0 がゲートに入力するNMOSトランジスタM4、カレントミラー接続されたPMOSトランジスタP3,P4 からなる。なお、上記負荷用のPMOSトランジスタP1〜P4の駆動力は同じであり、入力用のNMOSトランジスタM1〜M4の駆動力は同じであるものとする。
【００７０】
差動アンプ33は、上記２つの電圧比較回路31,32 の各出力が入力する。この場合、（−）入力の電位は、第１の電圧比較回路31におけるVref1 がゲート入力しているNMOSトランジスタM2が流す電流とVin がゲート入力しているNMOSトランジスタM1が流す電流との差電流に比例する。つまり、差動アンプ33の（−）入力ノードのMOS トランジスタのゲートキャパシタンスなどによる寄生キャパシタに電荷が充電され、差電流に応じた電位差が生じる。
【００７１】
また、差動アンプ33の（＋）入力の電位は、第２の電圧比較回路32におけるVref0 がゲート入力しているNMOSトランジスタM4が流す電流とVin がゲート入力しているNMOSトランジスタM3が流す電流との差電流に比例する。つまり、差動アンプの（＋）入力ノードのMOS トランジスタのゲートキャパシタンスなどによる寄生キャパシタに電荷が充電され、差電流に応じた電位差が生じる。
【００７２】
＜論理判定回路の第２の実施形態＞
図４は、本発明の論理判定回路の第２の実施形態を示す。
【００７３】
この論理判定回路は、入力信号が電流Iin の場合の一例であり、センスアンプに用いられる。
【００７４】
図４において、Iref0 入力回路40は論理値“０”の参照電流Iref0 が入力し、Iref1 入力回路41は論理値“１”の参照電流Iref1 が入力し、Iin 入力回路42はIin が入力する。43はNMOSカレントミラー型の第１の電流比較回路、44はNMOSカレントミラー型の第２の電流比較回路、45は差動アンプである。
【００７５】
Iin 入力回路42は、電源ノードとIin 入力ノードとの間にソース・ドレイン間が接続され、ゲート・ソース相互が接続されたPMOSトランジスタM1からなる。
【００７６】
Iref1 入力回路41は、電源ノードとIref1 入力ノードとの間にソース・ドレイン間が接続され、ゲート・ソース相互が接続されたPMOSトランジスタM4からなる。Iref0 入力回路40は、電源ノードとIref0 入力ノードとの間にソース・ドレイン間が接続され、ゲート・ソース相互が接続されたPMOSトランジスタM5からなる。
【００７７】
第１の電流比較回路43は、Iin 入力回路42のPMOSトランジスタM1のゲート電位により駆動されるPMOSトランジスタM2と、Iref1 入力回路41のPMOSトランジスタM4のゲート電位により駆動されるPMOSトランジスタM3と、上記２個のPMOSトランジスタM2,M4 の負荷トランジスタとしてカレントミラー接続されたNMOSトランジスタN1,N2 からなり、Iin とIref1 との差電流を出力する。
【００７８】
第２の電流比較回路44は、Iin 入力回路42のPMOSトランジスタM1のゲート電位により駆動されるPMOSトランジスタM7と、Iref0 入力回路40のPMOSトランジスタM5のゲート電位により駆動されるPMOSトランジスタM6と、上記２個のPMOSトランジスタM6,M7 の負荷トランジスタとしてカレントミラー接続されたNMOSトランジスタN3,N4 からなり、Iin とIref0 との差電流を出力する。
【００７９】
なお、上記入力用のPMOSトランジスタM1〜M7の駆動力は同じであり、負荷用のNMOSトランジスタN1〜N4の駆動力は同じであるものとする。
【００８０】
差動アンプ45は、上記２つの電流比較回路43,44 の各出力が入力する。この場合、（−）入力の電位は、第１の電流比較回路43の出力電流（Iin とIref1 との差電流）に比例する。つまり、差動アンプ45の（−）入力ノードのMOS トランジスタのゲートキャパシタンスなどによる寄生キャパシタに電荷が充電され、差電流に応じた電位差が生じる。
【００８１】
また、差動アンプ45の（＋）入力の電位は、第２の電流比較回路44の出力電流（Iin とIref0 との差電流）に比例する。つまり、差動アンプ45の（＋）入力ノードのMOS トランジスタのゲートキャパシタンスなどによる寄生キャパシタに電荷が充電され、差電流に応じた電位差が生じる。
【００８２】
＜論理判定回路の第３の実施形態＞
図５は、本発明の論理判定回路の第３の実施形態を示す。
【００８３】
この論理判定回路は、図１１（ａ）に示した従来例に対応する改善例であり、図４を参照して前述した論理判定回路と同様に、入力信号が電流の場合の一例である。
【００８４】
図５に示す論理判定回路において、Iin 入力回路52は、制御信号READにより活性化制御されるNMOSトランジスタN11 を介してNMOSトランジスタN12 に入力電流Iin を流すものであり、電流源回路55により電流が規定される負荷用のPMOSトランジスタP11 を有する。第１のNMOSカレントミラー回路53は、Iin 入力回路52に流れる入力電流Iin をコピーするものであり、Iin 入力回路52のNMOSトランジスタN12 にカレントミラー接続されたNMOSトランジスタN13 と負荷用のPMOSトランジスタP12 との間に、制御信号READにより活性化制御されるNMOSトランジスタN14が挿入接続されている。
【００８５】
Iref1 入力回路51は、制御信号READにより活性化制御されるNMOSトランジスタN15 を介して論理値“１”の参照電流Iref1 を流すものであり、電流源回路55により電流が規定される負荷用のPMOSトランジスタP13 を有する。
【００８６】
第１の差動アンプAmp1は、第１のNMOSカレントミラー回路53の出力電位が（−）入力となり、Iref1 入力回路51の出力電位が（＋）入力となる。つまり、第１の差動アンプAmp1は、電流源の供給電流とIinの差に応じた電圧が（−）入力となり、電流源の供給電流とIref1の差に応じた電圧が（＋）入力となるため、両入力のレベル差に応じた差電圧を生成する。
【００８７】
第２のNMOSカレントミラー回路54は、Iin 入力回路52に流れる入力電流Iin をコピーするものであり、Iin 入力回路52のNMOSトランジスタN12 にカレントミラー接続されたNMOSトランジスタN16 と負荷用のPMOSトランジスタP14 との間に、制御信号READにより活性化制御されるNMOSトランジスタN17 が挿入接続されている。
【００８８】
Iref0 入力回路50は、制御信号READにより活性化制御されるNMOSトランジスタN18 を介して論理値“０”の参照電流Iref0 を流すものであり、電流源回路55により電流が規定される負荷用のPMOSトランジスタP15 を有する。
【００８９】
第２の差動アンプAmp0は、第２のNMOSカレントミラー回路54の出力電位が（＋）入力となり、Iref0 入力回路50の出力電位が（−）入力となる。つまり、第２の差動アンプAmp0は、電流源の供給電流とIinの差に応じた電圧が（＋）入力となり、電流源の供給電流とIref0 の差に応じた電圧が（―）入力となるため、両入力のレベル差に応じた差電圧を生成する。
【００９０】
第３の差動アンプAmp3、上記２つの差動アンプAmp1,Amp0 の各出力が対応して（＋）入力、（−）入力となり、両入力を比較して二値データに変換する。
【００９１】
上記構成の論理判定回路において、制御信号READが活性化されることにより、入力電流Iin とデータ“１”に相当する参照電流Iref1 が第１の差動アンプAmp1に入力し、両者のレベル差に応じた差電流が生成される。また、制御信号READが活性化されることにより、入力電流Iin とデータ“０”に相当する参照電流Iref0 が第２の差動アンプAmp0に入力し、両者のレベル差に応じた差電流が生成される。そして、第３の差動アンプAmp3では、上記２つの差動アンプAmp1, Amp0の各出力電流に比例した２つの電位差を比較する。
【００９２】
なお、上記第１の差動アンプAmp1と第２の差動アンプAmp0は、出力としてRail-to-Railの振幅を有する必要はなく、入力差を出力するという働きが重要であり、例えば図４中に示したような単純なカレントミラー型電流比較回路でよい。
【００９３】
＜論理判定回路の第４の実施形態＞
図６は、本発明の論理判定回路の第４の実施形態を示す。
【００９４】
この論理判定回路は、図１１（ｂ）に示した従来例に対応する改善例であり、図３を参照して前述した論理判定回路と同様に、入力信号が電圧の場合の一例である。
【００９５】
図６に示す論理判定回路において、第１のVin 入力回路62は、Vin がゲートに入力するNMOSトランジスタN21 と、電流源回路65により電流が規定される負荷用のPMOSトランジスタP21 を有する。Vref1 入力回路61は、Vref1 がゲートに入力するNMOSトランジスタN22 と、電流源回路65により電流が規定される負荷用のPMOSトランジスタP22 を有する。
【００９６】
第１の差動アンプAmp1は、第１のVin 入力回路62の出力電位が（−）入力となり、Vref1 入力回路61の出力電位が（＋）入力となる。つまり、第１の差動アンプAmp1は、電流源の供給電流とゲート電圧がVinであるNMOSトランジスタN21のドライブ電流との差に応じた電圧が（＋）入力となり、電流源の供給電流とゲート電圧がVref1であるNMOSトランジスタN22のドライブ電流との差に応じた電圧が（−）入力となるため、両入力のレベル差に応じた差電圧を生成する。
【００９７】
第２のVin 入力回路64は、Vin がゲートに入力するNMOSトランジスタN23 と、電流源回路65により電流が規定される負荷用のPMOSトランジスタP23 を有する。Vref0 入力回路60は、Vref0 がゲートに入力するNMOSトランジスタN24 と、電流源回路65により電流が規定される負荷用のPMOSトランジスタP24 を有する。
【００９８】
第２の差動アンプAmp0は、第２のVin 入力回路64の出力電位が（−）入力となり、Vref0 入力回路60の出力電位が（＋）入力となる。つまり、第２の差動アンプAmp0は、電流源の供給電流とゲート電圧がVinであるNMOSトランジスタN23のドライブ電流との差に応じた電圧が（＋）入力となり、電流源の供給電流とゲート電圧がVref0であるNMOSトランジスタN24のドライブ電流との差に応じた電圧が（−）入力となるため、両入力のレベル差に応じた差電圧を生成する。
【００９９】
第３の差動アンプAmp3は、上記２つの差動アンプAmp1,Amp0 の各出力が対応して（＋）入力、（−）入力となり、両入力を比較して二値データに変換する。
【０１００】
上記構成の論理判定回路において、入力電圧Vin とデータ“１”に相当する参照電圧Vref1 が第１の差動アンプAmp1に入力し、両者のレベル差に応じた差電圧が生成される。また、入力電圧Vin とデータ“０”に相当する参照電圧Vref2 が第２の差動アンプAmp0に入力し、両者のレベル差に応じた差電圧が生成される。そして、第３の差動アンプAmp3では、上記２つの差動アンプAmp1,Amp0 の各出力電圧を比較する。
【０１０１】
なお、上記第１の差動アンプAmp1と第２の差動アンプAmp0は、出力としてRail-to-Railの振幅を有する必要はなく、入力差を出力するという働きが重要であり、例えば図３中に示したような単純なカレントミラー型比較回路でよい。
【０１０２】
前述した各実施形態において、動作マージンを上げるためにVref1 （あるいはIref1 ）およびVref0 （あるいはIref0 ）を以下のように設定することが望ましい。
【０１０３】
即ち、論理値と実際に電圧、電流の大きさに関して、データ“１”の入力レベル（電圧Vin1あるいは電流Iin1）がデータ“０”の入力レベル（電圧Vin0あるいは電流Iin0）より大きい場合には、Vref1 （あるいはIref1 ）をデータ“１”の入力レベル（電圧Vin1あるいは電流Iin1）の分布の最大値よりも大きな値に設定し、Vref0 （あるいはIref0 ）をデータ“０”の入力レベル（電圧Vin0あるいは電流Iin0）の分布の最小値よりも小さな値に設定することが望ましい。
【０１０４】
上記とは逆に、論理値と実際に電圧、電流の大きさに関して、データ“０”の入力レベル（電圧Vin０あるいは電流Iin０）がデータ“１”の入力レベル（電圧Vin１あるいは電流Iin１）より大きい場合には、Vref１（あるいはIref１ ）をデータ“１”の入力レベル（電圧Vin１あるいは電流Iin１）の分布の最小値よりも小さな値に設定し、Vref0 （あるいはIref0 ）をデータ“０”の入力レベル（電圧Vin0あるいは電流Iin0）の分布の最大値よりも大きな値に設定することが望ましい。
【０１０５】
なお、半導体メモリにおいて、参照電圧あるいは参照電流を生成する回路は、メモリセルアレイ内の本来のデータセルと寄生抵抗、寄生容量を合わせるためにメモリセルアレイ内にレファレンス用のセルを設けて参照電圧あるいは参照電流を生成する場合がある。その場合、レファレンスセルが上記の条件を満たすとは限らないが、上記の条件を満たすようにセンスアンプの手前で電圧／電流を変換する回路を設ければよい。
【０１０６】
＜論理判定回路の第５の実施形態＞
第５の実施形態においては、図３に示した電圧入力タイプの論理判定回路の動作マージンを上げるために、Vref1 とVref0 を以下のように設定している。
【０１０７】
即ち、データ“１”の参照電圧Vref1 の方が、データ“０”の参照電圧Vref0より大きい場合には、論理判定回路の各カレントミラー回路において、負荷用のPMOSトランジスタP1〜P4の駆動力は、図３の回路と同様に同じであるが、入力用のNMOSトランジスタM1,M2,M3,M4 の駆動力を、M1>M2=M3>M4 の関係に設定しておく。この駆動力の差の度合いは、データ“１”のレファレンスセルとデータセルの“１”の分布、データ“０”のレファレンスセルとデータセルの“０”の分布に応じて決定する。
【０１０８】
上記とは逆に、データ“１”の参照電圧Vref1 の方が、データ“０”の参照電圧Vref0 より小さい場合には、論理判定回路の各カレントミラー回路において、負荷用のPMOSトランジスタP1〜P4の駆動力は、図３の回路と同様に同じであるが、入力用のNMOSトランジスタM1,M2,M3,M4 の駆動力を、M4>M2=M3>M1 の関係に設定しておく。
【０１０９】
＜論理判定回路の第６の実施形態＞
第６の実施形態においては、図４に示した電流入力タイプの論理判定回路の動作マージンを上げるために、Iref1 とIref0 を以下のように設定している。
【０１１０】
即ち、データ“１”の参照電流Iref1 の方が、データ“０”の参照電流Iref0より大きい場合には、論理判定回路の各カレントミラー回路において、負荷用のNMOSトランジスタN1〜N4の駆動力は、図４の回路と同様に同じであるが、入力用のPMOSトランジスタM1,M2,M3,M4,M5,M6,M7の駆動力を、M4>M1=M2=M3=M6=M7>M5の関係に設定しておく。この駆動力の差の度合いは、データ“１”のレファレンスセルとデータセルの“１”の分布、データ“０”のレファレンスセルとデータセルの“０”の分布に応じて決定する。
【０１１１】
上記とは逆に、データ“１”の参照電流Iref1 の方が、データ“０”の参照電流Iref0 より小さい場合には、論理判定回路の各カレントミラー回路において、負荷用のNMOSトランジスタN1〜N4の駆動力は、図４の回路と同様に同じであるが、入力用のPMOSトランジスタM1,M2,M3,M4,M5,M6,M7の駆動力を、負荷用のPMOSトランジスタの駆動力は、図４の回路と同様に同じであるが、入力用のNMOSトランジスタM5>M1=M2=M3=M6=M7>M4の関係に設定しておく。
【０１１２】
＜論理判定回路の第７の実施形態＞
図７は、図４に示した電流入力タイプの論理判定回路をMTJ-MRAMのセンスアンプに用いる場合の一具体例を示す。
【０１１３】
図７において、70はメモリセルアレイの一部を示しており、71は図４に示した論理判定回路を用いたセンスアンプである。メモリセルアレイ70は、それぞれ１個のMTJ 素子と１個の読み出し用のNMOSトランジスタが直列に接続された1 MTJ-1Tr タイプの複数個のメモリセルMCと複数個のリファレンスセルRCが行列状に配設されている。同一行のメモリMCとリファレンスセルRCの各NMOSトランジスタのゲートに共通にワード線WLi,WL(i+1),…が接続され、同一列のメモリセルMCの各MTJ 素子の一端に共通にビット線BLj,BL(j+1),…接続され、同一列の論理値“１”のリファレンスセルRCの各MTJ 素子の一端に共通に第１のリファレンスビット線RBL1が接続され、同一列の論理値“０”のリファレンスセルRCの各MTJ 素子の一端に共通に第２のリファレンスビット線RBL0が接続されている。
【０１１４】
各ビット線BLj,BL(j+1),…は、それぞれ対応してカラムアドレスにより選択されるカラムスイッチ用のNMOSトランジスタCSL(j),CSL(j+1),…を介してデータ線DLに一括接続されており、このデータ線DLはセンスアンプ71の電流入力ノードに接続されている。
【０１１５】
また、論理値“１”のリファレンスセルRCに接続されている第１のリファレンスビット線RBL1は、カラムアドレスに関係なく常に選択状態に設定されるカラムスイッチ用のNMOSトランジスタCSL(R1) を介してセンスアンプ71の第１のリファレンス電流入力ノードに接続されている。
【０１１６】
また、論理値“０”のリファレンスセルRCに接続されている第２のリファレンスビット線RBL0は、カラムアドレスに関係なく常に選択状態に設定されるカラムスイッチ用のNMOSトランジスタCSL(R0) を介してセンスアンプ71の第２のリファレンス電流入力ノードに接続されている。
【０１１７】
上記構成を有するMTJ-MRAMの動作は、例えばワード線WLi とビット線BLi により選択されたメモリセルMCからの読み出し電流がカラムスイッチ用のNMOSトランジスタCSLjとデータ線DLを介してセンスアンプ71の電流入力ノードに入力する。同時に、上記選択セルと同一行の“１”のリファレンスセルRCと“０”のリファレンスセルからの読み出し電流がそれぞれ対応して第１のリファレンスビット線RBL1と第２のリファレンスビット線RBL0を介してセンスアンプ71の第１のリファレンス電流入力ノードと第２のリファレンス電流入力ノードに入力する。センスアンプ71は、図４を参照して前述した電流入力タイプの論理判定回路の動作と同様に動作する。
【０１１８】
＜論理判定回路の第８の実施形態＞
図８は、図３に示した電圧入力タイプの論理判定回路をMTJ-MRAMのセンスアンプに用いる場合の一具体例を示す。
【０１１９】
図８において、メモリセルアレイ80は、図７を参照して前述したメモリセルアレイ70とほぼ同様の構成であるが、メモリセル電流供給用の電流源82がデータ線DLに接続され、リファレンスセル電流供給用の電流源83がカラムスイッチ用のNMOSトランジスタCSL(R1) の一端側に接続され、リファレンスセル電流供給用の電流源84がカラムスイッチ用のNMOSトランジスタCSL(R0) の一端側に接続されている。
【０１２０】
電流源82,83,84の駆動能力は同じである。そのため、メモリセルのMTJ 素子の抵抗値に応じて、電圧が各ビット線(BL(j)、BL(j+1)、REF(0),REF(1))にあらわれる。MTJ 素子の抵抗が高いほど、その電位は高くなる。
【０１２１】
これによって、メモリセルMCのMTJ 素子の抵抗値に応じた電圧がセンスアンプ81の電圧入力ノードに入力し、論理値“１”のリファレンスセルRCのMTJ 素子の抵抗値に応じた電圧と論理値“０”のリファレンスセルRCのMTJ 素子の抵抗値に応じた電圧がそれぞれ対応してセンスアンプ81の第１のリファレンス電圧入力ノードと第２のリファレンス電圧入力ノードに入力する。センスアンプ81は、図３を参照して前述した電圧入力タイプの論理判定回路の動作と同様に動作する。
【０１２２】
＜論理判定回路の第９の実施形態＞
図９に示す論理判定回路は、図４に示した電流入力タイプの論理判定回路をMTJ-MRAMのセンスアンプに用いる場合であって、セルに印加される電圧に制限がある場合の実施例を示す。
【０１２３】
この論理判定回路は、図４に示した論理判定回路と比べて、Iin 入力回路42a 、Iref1 入力回路41a 、Iref0 入力回路40a が異なり、その他は同じである。
【０１２４】
Iin 入力回路42a は、電源ノードとIin 入力ノードとの間に接続されたPMOSトランジスタ91と、（＋）入力端がIin 入力ノードに接続され、（−）入力端に固定電位Vcstが印加され、出力端がPMOSトランジスタ91のゲートに接続されたオペアンプ92とからなる。上記オペアンプ92の出力電位は、カレントミラー型の第１の電流比較回路43のIin 入力用のPMOSトランジスタのゲートおよびカレントミラー型の第２の電流比較回路44のIin 入力用のPMOSトランジスタのゲートに供給される。
【０１２５】
Iref1 入力回路41a は、電源ノードとIref1 入力ノードとの間に接続されたPMOSトランジスタ93と、（＋）入力端がIref1 入力ノードに接続され、（−）入力端に固定電位Vcstが印加され、出力端がPMOSトランジスタ93のゲートに接続されたオペアンプ94とからなる。上記オペアンプ94の出力電位は、前記第１の電流比較回路43のIref1 入力用のPMOSトランジスタのゲートに供給される。
【０１２６】
Iref0 入力回路40a は、電源ノードとIref0 入力ノードとの間に接続されたPMOSトランジスタ95と、（＋）入力端がIref0 入力ノードに接続され、（−）入力端に固定電位Vcstが印加され、出力端がPMOSトランジスタ95のゲートに接続されたオペアンプ96とからなる。上記オペアンプ96の出力電位は、前記第２の電流比較回路44のIref0 入力用のPMOSトランジスタのゲートに供給される。
【０１２７】
各オペアンプ92,94,96の動作により、Iin 入力ノード、Iref1 入力ノード、Iref0 入力ノードの各電圧を固定電位Vcstに制限することが可能になる。したがって、固定電位Vcstとして、例えばメモリ内部で生成されたバンドギャップリファレンス(BGR) 電位を用いることにより、Iin 入力ノード、Iref1 入力ノード、Iref0 入力ノードの各電圧をバンドギャップリファレンス電位に制限することが可能になる。
【０１２８】
【発明の効果】
上述したように本発明によれば、二値論理を有する入力信号の論理値“１”と“０”との信号差が小さくても、歩留まりを向上させることが可能なセンスアンプ、あるいは、ノイズに強い入力レシーバを有する半導体装置間信号伝送システムを実現することができる。
【図面の簡単な説明】
【図１】 本発明の論理判定回路を使用した入力レシーバを有する複数の半導体装置間の信号伝送システムの一例を示すブロック図。
【図２】 本発明に係る半導体装置に形成された論理判定回路の原理的な構成を示す回路図。
【図３】 本発明の論理判定回路の第１の実施形態を示す回路図。
【図４】 本発明の論理判定回路の第２の実施形態を示す回路図。
【図５】 本発明の論理判定回路の第３の実施形態を示す回路図。
【図６】 本発明の論理判定回路の第４の実施形態を示す回路図。
【図７】 本発明の論理判定回路の第７の実施形態を示す回路図。
【図８】 本発明の論理判定回路の第８の実施形態を示す回路図。
【図９】 本発明の論理判定回路の第９の実施形態を示す回路図。
【図１０】 従来の半導体装置間信号伝送システムの一例および各半導体装置の入力レシーバを示すブロック図。
【図１１】 従来の半導体装置間信号伝送システムにおける各半導体装置の入力レシーバあるいは半導体メモリのセンスアンプに使用されている論理判定回路の二例を示す回路図。
【図１２】 MRAMで用いられるMTJ 素子の断面構造を概略的に示す図。
【図１３】 図１２に示したMTJ 素子の２つの磁性層の磁化の向きの２つの状態を示す図。
【図１４】 MRAMのセルアレイの平面レイアウトの一例を模式的に示す図。
【図１５】 図１４中の書き込みワード線に垂直な断面におけるメモリセルの１個分に着目して構造の一例を示す断面図。
【図１６】 MTJ 素子の印加磁界の反転による抵抗値の変化特性（MTJ 曲線）を示す図。
【図１７】 MTJ 素子のアステロイド曲線を示す図。
【符号の説明】
10…半導体装置（半導体メモリ、MPU など）、11…アドレスバス・データバス・制御信号線、Vref1,Vref0 …参照電圧。
【発明の属する技術分野】
本発明は、外部あるいは内部からの入力信号の二値レベルの論理値を判定する論理判定回路を有する半導体装置間信号伝送システムに係り、特に論理判定の参照信号として論理値レベルを用いる論理判定回路に関するもので、例えば半導体メモリ、複数の半導体装置からなる半導体モジュールなどに使用されるものである。
【０００２】
【従来の技術】
メモリ、MPU などのデジタル半導体装置の内部で処理される信号は二値の論理レベルを電圧値で表わしており、これらの半導体装置間で伝送される信号も二値の論理レベルを電圧値で表わしている。
【０００３】
図１０（ａ）は、従来の半導体装置間信号伝送システムの一例を示している。
【０００４】
この信号伝送システムは、複数の半導体装置100 に共通にアドレスバス・データバス・制御信号線11が接続されており、各半導体装置100 に共通に参照電圧Vrefが供給される。この参照電圧Vrefは、二値の入力信号の論理値“１”の電圧と論理値“０”の電圧の中間値を有する。
【０００５】
図１０（ｂ）は、同図（ａ）中の各半導体装置100 内の入力レシーバを示している。この入力レシーバ101 は前記参照電圧Vrefを用いて入力信号Vin の論理値を判定する。この際、以下に述べるように誤動作が発生し易い。
【０００６】
即ち、半導体装置は、内部のMOS トランジスタの微細化、高集積化により、印加電圧の最大値の制限が小さくなってきているので、電源電圧、２つの論理値の電圧差も小さくせざるを得ない。そのため、データ“１”とデータ“０”の電位の中間値である参照電圧Vrefと、入力レシーバが受け取るデータ“１”あるいは、データ“０”との電圧差は小さくなる。
【０００７】
このような状況において、半導体装置の内部回路の動作による電源ノイズ、接地レベルの変動、および入力信号そのものの反射などによる揺れがあると、入力レシーバの誤動作が発生し易くなる。また、外部から供給されている参照電圧は、半導体装置が実装されるボードやモジュール内で隣接配線とのカップリングによって揺れると、入力レシーバの誤動作の要因となる。
【０００８】
一方、入出力ポートが一つであるメモリセルを有する半導体メモリにおいて、メモリセルからの読み出し信号の論理値を判定するセンスアンプは、従来、参照電圧として、データ'1 'に相当する電圧とデータ'0 'に相当する電圧の中間値を用いている。この場合、メモリセルの駆動力の弱さ等に起因して読み出し信号が小振幅であると、センスアンプで判定する際に前記したように誤動作が発生し易い。
【０００９】
即ち、半導体メモリの高集積化、大容量化により、メモリセルからみた負荷は大きくなり、高速性も要求されるので、センスアンプがセンス開始する時に受け取る入力信号と参照電圧との電圧差（あるいは、入力信号と参照電流との電流差）は小さくなる傾向にある。このことは、メモリセルの製造ばらつきを考え、センスアンプの感度が変わらないとすると、読めないセルが増加することを意味し、歩留まりに低下をきたす。
【００１０】
図１１（ａ）および（ｂ）は、従来の半導体メモリのセンスアンプに使用されている論理判定回路の二例を示している。
【００１１】
この論理判定回路は、参照信号として、データ“１”のセルからの読み出し電流Iref1 （または電圧Vref1 ）とデータ“０”のセルからの読み出し電流Iref0（または電圧Vref0 ）の中間値を生成しているので、前述した問題点がある。
【００１２】
一方、近年、新たな原理により情報を記憶する素子が数多く提案されているが、そのうちの一つに、トンネル型磁気抵抗(Tunneling Magneto Resistive) 効果を用いて“１”/“０”情報の記憶を行う強磁性トンネル接合（Magnetic Tunnel Junction: 以後、MTJ と表記する）素子がある。そして、このMTJ 素子を利用して構成した磁気メモリセルを行列状に配置した不揮発性、高速性を併せ持つ磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory ）が提案されている（例えば、非特許文献１参照）。
【００１３】
図１２は、MRAMで用いられるMTJ 素子の断面構造を概略的に示す。
【００１４】
このMTJ 素子は、２つの磁性層（強磁性層、強磁性体膜）で１つの非磁性層（トンネルバリア膜）を挟んだ構造を有し、２つの磁性層の磁化の向きが平行であるか反平行であるかによって“１”/“０”情報を記憶する。
【００１５】
通常、２つの磁性層の一方側には反強磁性層が配置される。反強磁性層は、一方側の磁性層の磁化の向きを固定することによって、他方側の磁性層の磁化の向きのみを変えることにより情報を容易に書き換えるための部材である。ここで、磁化可変側の磁性層は自由層（または記録層）、磁化固定側の磁性層は固定層（またはピン層）と呼ばれる。
【００１６】
図１３（ａ）および（ｂ）は、図１２に示したMTJ 素子の２つの磁性層の磁化の向きの２つの状態を示している。
【００１７】
図１３（ａ）に示すように、２つの磁性層の磁化の向き（図示矢印の向き）が平行（同じ）である場合は、２つの磁性層に挟まれたトンネルバリア膜のトンネル抵抗は最も低くなる（トンネル電流が最も大きくなる）。
【００１８】
図１３（ｂ）に示すように、２つの磁性層の磁化の向きが反平行である場合は、２つの磁性層に挟まれたトンネルバリア膜のトンネル抵抗は最も高くなる（トンネル電流が最も小さくなる）。
【００１９】
MRAMでは、MTJ 素子の抵抗値が異なる２つの状態を、“１”情報の記憶状態（“１”状態）および“０”情報の記憶状態（“０”状態）に対応させている。
【００２０】
図１４は、MRAMのセルアレイの平面レイアウトの一例を模式的に示す。
【００２１】
複数の書き込み／読み出し用のビット線BLと複数の書き込みワード線WWL が直交方向に配設され、その各交点に対応してMTJ 素子が配設される。このMTJ 素子は、長方形の長辺が書き込みワード線WWL に沿い、短辺がビット線BLに沿い、長辺方向に沿うように磁化容易軸方向が付与されている。各ビット線BLは、同一行（または列）の複数のMTJ 素子の各固定層に接続されており、各書き込みワード線WWL は同一列（または行）の複数のMTJ 素子の各自由層に近接して対向するように配置されている。
【００２２】
図１５は、図１４中の各MTJ 素子にそれぞれ読み出し用セル選択トランジスタ（NMOSFET ）が直列に接続されてメモリセルが構成されている場合について書き込みワード線に垂直な断面におけるメモリセルの１個分に着目して構造の一例を示す断面図である。
【００２３】
図１５において、半導体基板（例えばP 型Si基板）の表層部に選択的にNMOSFET のドレイン領域10またはソース領域11となる不純物拡散層(N+)が形成されており、チャネル領域上にゲート酸化膜12を介してゲート電極13が形成されている。14は第１金属配線層、15は第２金属配線層、16は第３金属配線層からなるMTJ 接続用配線、17は第１金属配線層14を前記不純物拡散層(N+)へ電気的に接続するためのコンタクト、18は第２金属配線層15から第１金属配線層14へ電気的に接続するためのコンタクト、19は第３金属配線層16から第２金属配線層15へ電気的に接続するためのコンタクト、20はMTJ 素子、21は第４配線層、22は第４金属配線層21をMTJ 素子20へ電気的に接続するためのコンタクトである。なお、配線層間には層間絶縁膜が形成されている。
【００２４】
なお、図中、配線の用途として、(BL)は書き込み／読み出し用のビット線、(WWL) は書き込みワード線、(SL)はソース線、(RWL) は読み出しワード線を表わしており、ソース線(SL)は接地電位に接続される。
【００２５】
次に、図１４乃至図１５を参照してMTJ 素子に対する書き込み動作原理を説明する。
【００２６】
MTJ 素子に対する書き込みは、書き込みワード線WWL およびビット線BLに電流を流し、両配線に流れる電流により作られる磁界を用いてMTJ 素子の磁化の向きを平行または反平行にすることにより達成される。
【００２７】
即ち、MTJ 素子へ情報を書き込む時には、ビット線BLには書き込みデータに応じて第１の方向またはそれとは逆の第２の方向に向かう電流を流して磁界Hxを発生させ、書き込みワード線WWL には一定方向に向かう電流のみを流して磁界Hyを発生させることにより、合成磁界を用いて情報を書き込む。この際、ビット線BLに第１の方向に向かう電流を流すと、MTJ 素子の磁化の向きは平行となり、ビット線BLに第２の方向に向かう電流を流すと、MTJ 素子の磁化の向きは反平行となる。
【００２８】
MTJ 素子から情報を読み出す時には、読み出しワード線RWL を活性化させ、選択されたMTJ 素子に接続されるスイッチ素子のみをオン状態として電流経路を作り、選択されたビット線BLから接地電位へ電流を流す。その結果、選択されたMTJ 素子のみにその抵抗値に応じた電流が流れるので、その電流値を検出することにより情報を読み出すことができる。
【００２９】
次に、MTJ 素子の磁化の向きが変わる仕組みについて、図１６および図１７を参照しながら簡単に説明する。
【００３０】
図１６は、MTJ 素子の印加磁界の反転による抵抗値の変化特性（MTJ 曲線）を示している。
【００３１】
図１７は、MTJ 素子のアステロイド曲線を示している。
【００３２】
図１６に示すMTJ 曲線のように、MTJ 素子のEasy-Axis （磁化容易軸）方向に磁界Hxをかけると、MTJ 素子の抵抗値は例えば20％〜40％程度変化する。この変化率（変化の前後の抵抗の比）は、MR比と呼ばれる。なお、MR比は、MTJ 素子の磁性層の性質により変化する。現在では、MR比が50％程度のMTJ 素子も得られている。MTJ 素子には、Easy-Axis 方向の磁界HxとHard-Axis （磁化困難軸）方向の磁界Hyとの合成磁界が印加される。
【００３３】
図１６中の実線および破線に示すように、Hard-Axis 方向の磁界Hyの大きさによって、MTJ 素子の抵抗値を変えるために必要なEasy-Axis 方向の磁界Hxの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線WWL および選択されたビット線BLの交点に対応して配置されているMTJ 素子のみにデータを書き込むことができる。
【００３４】
即ち、図１７に示すように、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の外側（例えば図中の黒丸の位置）にあれば、MTJ 素子の磁性層の磁化の向きを反転させることができる。
【００３５】
逆に、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の内側（例えば図中の白丸の位置）にある場合には、MTJ素子の磁性層の磁化の向きを反転させることはできない。
【００３６】
従って、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさを変え、合成磁界の大きさのHx-Hy 平面内における位置を変えることにより、MTJ 素子に対するデータの書き込みを制御できる。
【００３７】
次に、前記したようにMTJ 素子を用いたMRAMのセンスアンプにおける問題点を説明する。前記したようにMTJ 素子の抵抗の変化率（“１”と“０”の抵抗の変化量を“０”状態の抵抗で割った指標）であるMR比は、20％〜40％程度である。したがって、“１”状態のMTJ 素子から読み出した信号と“０”状態のMTJ 素子から読み出した信号レベルの差（信号差）は２割から３割程度しかない。
【００３８】
一方では、MTJ 素子はトンネルバリア膜を介して電流が流れる構造になっているので、その抵抗値の変化はトンネルバリア膜の膜厚の増加に対して対数的に増加する関係にある。現在報告されているMTJ 素子のトンネルバリア膜の膜厚は数nm程度であり、異なるMTJ 素子間の抵抗のばらきは、トンネルバリア膜の膜厚のばらつきによって一層加速されることになる。
【００３９】
したがって、前記したようにセンスアンプの参照電圧（あるいは参照電流）として“１”と“０”の中間レベルを用いる方式を採用すると、MTJ 素子の抵抗のばらつきによって前記信号差が小さくなった場合に読み出しの誤動作をまねき、歩留まりの劣化を招く。このような読み出しの誤動作を防止するために２つのMTJ 素子で１ビットを記憶するように構成することは、MRAMの大容量化の観点からは望ましくない。
【００４０】
なお、データ“１”のセルとデータ“０”のセルを参照信号生成用に用いる従来例として、ROM セルあるいはEPROM セルを用いる方式（特許文献１）と、MRAMセルを用いる方式（特許文献２）が知られている。また、参照電圧として、二つの基準電位を用いて時間的に切り替える方式が特許文献３に開示されている。
【００４１】
【非特許文献１】
Roy Scheuerlein et.al."A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell",ISSCC2000 Technical Digest pp.128〜pp.129
【００４２】
【特許文献１】
特許第２６４７５２７号明細書
【００４３】
【特許文献２】
米国特許第５３４９３０２号明細書
【００４４】
【特許文献３】
特開2001-035160 号公報
【００４５】
【発明が解決しようとする課題】
上記したように従来の入力レシーバやセンスアンプに用いられる論理判定回路は、入力信号を検出するための参照レベルのばらつきに起因して誤動作が発生し易いなどの問題があった。
【００４６】
本発明は上記の問題点を解決すべくなされたもので、入力信号を検出するための参照レベルのばらつきによる誤動作の発生を防止し得る論理判定回路を備えた半導体装置間信号伝送システムを提供することを目的とする。
【００４９】
【課題を解決するための手段】
本発明の半導体装置間信号伝送システムは、複数の半導体装置間で二値論理を有する信号を送受信する信号伝送システムにおいて、各半導体装置は外部からの入力信号の論理値を第１、第２の参照信号を用いて判定する入力レシーバを有し、前記各入力レシーバは、前記入力信号を論理値“１”に対応する第１の参照信号と比較して第１の差信号を出力する第１の比較回路と、前記入力信号を論理値“０”に対応する第２の参照信号と比較して第２の差信号を出力する第２の比較回路と、前記第１の比較回路の出力と前記第２の比較回路の出力を比較して前記入力信号の論理値を判定する第３の比較回路とを具備する論理判定回路を具備し、前記第１の参照信号の信号レベルが前記第２の参照信号の信号レベルよりも大きく、前記第１の参照信号の信号レベルは前記入力信号の論理値“１”の信号レベルの分布の最大値よりも大きな値であり、前記第２の参照信号の信号レベルは前記入力信号の論理値“０”の信号レベルの分布の最小値よりも小さな値であることを特徴とする。
【００５０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００５１】
＜半導体装置間信号伝送システム＞
図１は、本発明の論理判定回路を使用した入力レシーバを有する複数の半導体装置間の信号伝送システムの一例を示している。
【００５２】
この信号伝送システムは、複数の半導体装置（半導体メモリ、MPU など）10に共通にアドレスバス・データバス・制御信号線11が接続されており、各半導体装置10の入力レシーバには、二値論理を有する入力信号と参照電圧１(Vref1) と参照電圧２(Vref0) が外部から供給される。この２つの参照電圧Vref1,Vref0 はそれぞれ対応して入力信号の論理値“１”、“０”に相当する電圧である。
【００５３】
各半導体装置10の入力レシーバに用いられている本発明の論理判定回路においては、後述するように、入力信号のレベルが２つの参照電圧Vref1,Vref0 のどちらに近いかによって入力信号の論理レベルを判定する。この際、電圧比較の対象となる２つの入力の電位差は、従来の論理判定回路における入力信号と参照電圧の電位差より大きく（２倍）なる。したがって、ノイズに強い入力レシーバを実現することが可能である。
【００５４】
なお、上記信号伝送システムは、例えば複数の半導体装置が同一配線基板に実装された半導体モジュール（複数の半導体メモリが同一配線基板に実装されたメモリモジュールを含む）に適用される。
【００５５】
＜本発明の論理判定回路の原理＞
図２は、本発明に係る半導体装置に形成された論理判定回路の原理的な構成を示す。
【００５６】
図２において、Vin は入力信号の電圧、Vref1 は入力信号の論理値“１”に相当する第１の参照電圧、Vref0 は入力信号の論理値“０”に相当する第２の参照電圧である。
【００５７】
入力電圧Vin が入力する信号入力ノードは、抵抗素子R1を介して第１の演算増幅器（オペアンプ）OP1 の反転入力ノード（−）に接続されており、この第１の演算増幅器OP1 の反転入力ノード（−）と出力ノードＧとの間に帰還用の抵抗素子R2が接続されている。
【００５８】
第１の参照電圧Vref1 が入力する第１の参照信号入力ノードは、抵抗素子R3とR4を直列に介して接地されており、この抵抗素子R3とR4の接続ノードＤは第１の演算増幅器OP1 の非反転入力ノード（＋）に接続されている。
【００５９】
前記信号入力ノードは、抵抗素子R5を介して第２の演算増幅器OP2 の反転入力ノード（−）に接続されており、この第２の演算増幅器OP2 の反転入力ノード（−）と出力ノードＨとの間に帰還用の抵抗素子R6が接続されている。
【００６０】
第２の参照電圧Vref0 が入力する第２の参照信号入力ノードは、抵抗素子R7とR8を直列に介して接地されており、この抵抗素子R7とR8の接続ノードＦは第２の演算増幅器OP2 の非反転入力ノード（＋）に接続されている。
【００６１】
さらに、第１の演算増幅器OP1 の出力ノードＧおよび第２の演算増幅器OP2 の出力ノードＨは、第３の演算増幅器OP3 の反転入力ノード（−）および非反転入力ノード（＋）に対応して接続されており、この第３の演算増幅器OP3 の出力ノードに論理判定出力Voutが得られる。
【００６２】
上記構成の論理判定回路の動作は、入力信号のレベルが２つの参照電圧Vref1,Vref0 のどちらに近いかによって入力信号の論理レベルを判定する。即ち、図２の回路において、各抵抗素子R1〜R8の抵抗値が同じとすると、ノードＤの電位はVref1/2 となるから、第１の演算増幅器OP1 の出力ノードＧの電位のフィードバックにより、抵抗素子R1とR2の接続ノードＣの電位も同じくVref1/2 となる。したがって、ノードＧは、(Vref1/2)-(Vin-Vref1/2)=Vref1-Vin となり、Vin とVref1 の差電圧（第１の差電圧）が出力される。
【００６３】
一方、ノードＦの電位はVref0 /2となるから、第２の演算増幅器OP2 の出力ノードＨの電位のフィードバックにより、抵抗素子R5とR6の接続ノードＥの電位も同じくVref0 /2となる。したがって、ノードＨは、(Vref0/2)-(Vin-Vref0/2)=Vref0-Vin となり、Vin とVref0 の差電圧（第２の差電圧）が出力される。
【００６４】
そして、第１の差電圧と第２の差電圧を、デジタル値に変換することなく電位差のまま保持し、第３の演算増幅器OP3 で比較して二値データに変換する。
【００６５】
この場合、第１の電位差および第２の電位差は、それぞれ入力電圧Vin と論理値“１”、“０”の中間電圧(Vref1+Vref0)/2 との電位差より大きく、第３の演算増幅器OP3 の２入力の電位差は、(Vin-Vref0)-(Vref1-Vin)=２×Vin-Vref1+Vref0 となる。つまり、従来例の論理判定回路の２入力の電位差（Vin-(Vref1+Vref0)/2 ）より大きく（２倍）なるので、判定動作のマージンが大きくなる。
【００６６】
なお、図２に示した論理判定回路が半導体メモリのセンスアンプに使用される場合には、メモリセルから読み出したビット線信号（入力信号）のレベルが２つの参照電圧Vref1,Vref0 のレベルのどちらに近いかを判断する。この場合、参照電圧Vref1,Vref0 は、“１”を記憶した参照用のメモリセルと“０”を記憶した参照用のメモリセルをそれぞれ用いて生成される。
【００６７】
＜論理判定回路の第１の実施形態＞
図３は、本発明の論理判定回路の第１の実施形態を示す。
【００６８】
この論理判定回路は、入力信号が電圧Vin の場合の一例であり、入力レシーバあるいはセンスアンプに用いられる。
【００６９】
図３において、PMOSカレントミラー型の第１の電圧比較回路31は、Vin がゲートに入力するNMOSトランジスタM1、Vref1 がゲートに入力するNMOSトランジスタM2、カレントミラー接続されたPMOSトランジスタP1,P2 からなる。PMOSカレントミラー型の第２の電圧比較回路32は、Vin がゲートに入力するNMOSトランジスタM3、Vref0 がゲートに入力するNMOSトランジスタM4、カレントミラー接続されたPMOSトランジスタP3,P4 からなる。なお、上記負荷用のPMOSトランジスタP1〜P4の駆動力は同じであり、入力用のNMOSトランジスタM1〜M4の駆動力は同じであるものとする。
【００７０】
差動アンプ33は、上記２つの電圧比較回路31,32 の各出力が入力する。この場合、（−）入力の電位は、第１の電圧比較回路31におけるVref1 がゲート入力しているNMOSトランジスタM2が流す電流とVin がゲート入力しているNMOSトランジスタM1が流す電流との差電流に比例する。つまり、差動アンプ33の（−）入力ノードのMOS トランジスタのゲートキャパシタンスなどによる寄生キャパシタに電荷が充電され、差電流に応じた電位差が生じる。
【００７１】
また、差動アンプ33の（＋）入力の電位は、第２の電圧比較回路32におけるVref0 がゲート入力しているNMOSトランジスタM4が流す電流とVin がゲート入力しているNMOSトランジスタM3が流す電流との差電流に比例する。つまり、差動アンプの（＋）入力ノードのMOS トランジスタのゲートキャパシタンスなどによる寄生キャパシタに電荷が充電され、差電流に応じた電位差が生じる。
【００７２】
＜論理判定回路の第２の実施形態＞
図４は、本発明の論理判定回路の第２の実施形態を示す。
【００７３】
この論理判定回路は、入力信号が電流Iin の場合の一例であり、センスアンプに用いられる。
【００７４】
図４において、Iref0 入力回路40は論理値“０”の参照電流Iref0 が入力し、Iref1 入力回路41は論理値“１”の参照電流Iref1 が入力し、Iin 入力回路42はIin が入力する。43はNMOSカレントミラー型の第１の電流比較回路、44はNMOSカレントミラー型の第２の電流比較回路、45は差動アンプである。
【００７５】
Iin 入力回路42は、電源ノードとIin 入力ノードとの間にソース・ドレイン間が接続され、ゲート・ソース相互が接続されたPMOSトランジスタM1からなる。
【００７６】
Iref1 入力回路41は、電源ノードとIref1 入力ノードとの間にソース・ドレイン間が接続され、ゲート・ソース相互が接続されたPMOSトランジスタM4からなる。Iref0 入力回路40は、電源ノードとIref0 入力ノードとの間にソース・ドレイン間が接続され、ゲート・ソース相互が接続されたPMOSトランジスタM5からなる。
【００７７】
第１の電流比較回路43は、Iin 入力回路42のPMOSトランジスタM1のゲート電位により駆動されるPMOSトランジスタM2と、Iref1 入力回路41のPMOSトランジスタM4のゲート電位により駆動されるPMOSトランジスタM3と、上記２個のPMOSトランジスタM2,M4 の負荷トランジスタとしてカレントミラー接続されたNMOSトランジスタN1,N2 からなり、Iin とIref1 との差電流を出力する。
【００７８】
第２の電流比較回路44は、Iin 入力回路42のPMOSトランジスタM1のゲート電位により駆動されるPMOSトランジスタM7と、Iref0 入力回路40のPMOSトランジスタM5のゲート電位により駆動されるPMOSトランジスタM6と、上記２個のPMOSトランジスタM6,M7 の負荷トランジスタとしてカレントミラー接続されたNMOSトランジスタN3,N4 からなり、Iin とIref0 との差電流を出力する。
【００７９】
なお、上記入力用のPMOSトランジスタM1〜M7の駆動力は同じであり、負荷用のNMOSトランジスタN1〜N4の駆動力は同じであるものとする。
【００８０】
差動アンプ45は、上記２つの電流比較回路43,44 の各出力が入力する。この場合、（−）入力の電位は、第１の電流比較回路43の出力電流（Iin とIref1 との差電流）に比例する。つまり、差動アンプ45の（−）入力ノードのMOS トランジスタのゲートキャパシタンスなどによる寄生キャパシタに電荷が充電され、差電流に応じた電位差が生じる。
【００８１】
また、差動アンプ45の（＋）入力の電位は、第２の電流比較回路44の出力電流（Iin とIref0 との差電流）に比例する。つまり、差動アンプ45の（＋）入力ノードのMOS トランジスタのゲートキャパシタンスなどによる寄生キャパシタに電荷が充電され、差電流に応じた電位差が生じる。
【００８２】
＜論理判定回路の第３の実施形態＞
図５は、本発明の論理判定回路の第３の実施形態を示す。
【００８３】
この論理判定回路は、図１１（ａ）に示した従来例に対応する改善例であり、図４を参照して前述した論理判定回路と同様に、入力信号が電流の場合の一例である。
【００８４】
図５に示す論理判定回路において、Iin 入力回路52は、制御信号READにより活性化制御されるNMOSトランジスタN11 を介してNMOSトランジスタN12 に入力電流Iin を流すものであり、電流源回路55により電流が規定される負荷用のPMOSトランジスタP11 を有する。第１のNMOSカレントミラー回路53は、Iin 入力回路52に流れる入力電流Iin をコピーするものであり、Iin 入力回路52のNMOSトランジスタN12 にカレントミラー接続されたNMOSトランジスタN13 と負荷用のPMOSトランジスタP12 との間に、制御信号READにより活性化制御されるNMOSトランジスタN14が挿入接続されている。
【００８５】
Iref1 入力回路51は、制御信号READにより活性化制御されるNMOSトランジスタN15 を介して論理値“１”の参照電流Iref1 を流すものであり、電流源回路55により電流が規定される負荷用のPMOSトランジスタP13 を有する。
【００８６】
第１の差動アンプAmp1は、第１のNMOSカレントミラー回路53の出力電位が（−）入力となり、Iref1 入力回路51の出力電位が（＋）入力となる。つまり、第１の差動アンプAmp1は、電流源の供給電流とIinの差に応じた電圧が（−）入力となり、電流源の供給電流とIref1の差に応じた電圧が（＋）入力となるため、両入力のレベル差に応じた差電圧を生成する。
【００８７】
第２のNMOSカレントミラー回路54は、Iin 入力回路52に流れる入力電流Iin をコピーするものであり、Iin 入力回路52のNMOSトランジスタN12 にカレントミラー接続されたNMOSトランジスタN16 と負荷用のPMOSトランジスタP14 との間に、制御信号READにより活性化制御されるNMOSトランジスタN17 が挿入接続されている。
【００８８】
Iref0 入力回路50は、制御信号READにより活性化制御されるNMOSトランジスタN18 を介して論理値“０”の参照電流Iref0 を流すものであり、電流源回路55により電流が規定される負荷用のPMOSトランジスタP15 を有する。
【００８９】
第２の差動アンプAmp0は、第２のNMOSカレントミラー回路54の出力電位が（＋）入力となり、Iref0 入力回路50の出力電位が（−）入力となる。つまり、第２の差動アンプAmp0は、電流源の供給電流とIinの差に応じた電圧が（＋）入力となり、電流源の供給電流とIref0 の差に応じた電圧が（―）入力となるため、両入力のレベル差に応じた差電圧を生成する。
【００９０】
第３の差動アンプAmp3、上記２つの差動アンプAmp1,Amp0 の各出力が対応して（＋）入力、（−）入力となり、両入力を比較して二値データに変換する。
【００９１】
上記構成の論理判定回路において、制御信号READが活性化されることにより、入力電流Iin とデータ“１”に相当する参照電流Iref1 が第１の差動アンプAmp1に入力し、両者のレベル差に応じた差電流が生成される。また、制御信号READが活性化されることにより、入力電流Iin とデータ“０”に相当する参照電流Iref0 が第２の差動アンプAmp0に入力し、両者のレベル差に応じた差電流が生成される。そして、第３の差動アンプAmp3では、上記２つの差動アンプAmp1, Amp0の各出力電流に比例した２つの電位差を比較する。
【００９２】
なお、上記第１の差動アンプAmp1と第２の差動アンプAmp0は、出力としてRail-to-Railの振幅を有する必要はなく、入力差を出力するという働きが重要であり、例えば図４中に示したような単純なカレントミラー型電流比較回路でよい。
【００９３】
＜論理判定回路の第４の実施形態＞
図６は、本発明の論理判定回路の第４の実施形態を示す。
【００９４】
この論理判定回路は、図１１（ｂ）に示した従来例に対応する改善例であり、図３を参照して前述した論理判定回路と同様に、入力信号が電圧の場合の一例である。
【００９５】
図６に示す論理判定回路において、第１のVin 入力回路62は、Vin がゲートに入力するNMOSトランジスタN21 と、電流源回路65により電流が規定される負荷用のPMOSトランジスタP21 を有する。Vref1 入力回路61は、Vref1 がゲートに入力するNMOSトランジスタN22 と、電流源回路65により電流が規定される負荷用のPMOSトランジスタP22 を有する。
【００９６】
第１の差動アンプAmp1は、第１のVin 入力回路62の出力電位が（−）入力となり、Vref1 入力回路61の出力電位が（＋）入力となる。つまり、第１の差動アンプAmp1は、電流源の供給電流とゲート電圧がVinであるNMOSトランジスタN21のドライブ電流との差に応じた電圧が（＋）入力となり、電流源の供給電流とゲート電圧がVref1であるNMOSトランジスタN22のドライブ電流との差に応じた電圧が（−）入力となるため、両入力のレベル差に応じた差電圧を生成する。
【００９７】
第２のVin 入力回路64は、Vin がゲートに入力するNMOSトランジスタN23 と、電流源回路65により電流が規定される負荷用のPMOSトランジスタP23 を有する。Vref0 入力回路60は、Vref0 がゲートに入力するNMOSトランジスタN24 と、電流源回路65により電流が規定される負荷用のPMOSトランジスタP24 を有する。
【００９８】
第２の差動アンプAmp0は、第２のVin 入力回路64の出力電位が（−）入力となり、Vref0 入力回路60の出力電位が（＋）入力となる。つまり、第２の差動アンプAmp0は、電流源の供給電流とゲート電圧がVinであるNMOSトランジスタN23のドライブ電流との差に応じた電圧が（＋）入力となり、電流源の供給電流とゲート電圧がVref0であるNMOSトランジスタN24のドライブ電流との差に応じた電圧が（−）入力となるため、両入力のレベル差に応じた差電圧を生成する。
【００９９】
第３の差動アンプAmp3は、上記２つの差動アンプAmp1,Amp0 の各出力が対応して（＋）入力、（−）入力となり、両入力を比較して二値データに変換する。
【０１００】
上記構成の論理判定回路において、入力電圧Vin とデータ“１”に相当する参照電圧Vref1 が第１の差動アンプAmp1に入力し、両者のレベル差に応じた差電圧が生成される。また、入力電圧Vin とデータ“０”に相当する参照電圧Vref2 が第２の差動アンプAmp0に入力し、両者のレベル差に応じた差電圧が生成される。そして、第３の差動アンプAmp3では、上記２つの差動アンプAmp1,Amp0 の各出力電圧を比較する。
【０１０１】
なお、上記第１の差動アンプAmp1と第２の差動アンプAmp0は、出力としてRail-to-Railの振幅を有する必要はなく、入力差を出力するという働きが重要であり、例えば図３中に示したような単純なカレントミラー型比較回路でよい。
【０１０２】
前述した各実施形態において、動作マージンを上げるためにVref1 （あるいはIref1 ）およびVref0 （あるいはIref0 ）を以下のように設定することが望ましい。
【０１０３】
即ち、論理値と実際に電圧、電流の大きさに関して、データ“１”の入力レベル（電圧Vin1あるいは電流Iin1）がデータ“０”の入力レベル（電圧Vin0あるいは電流Iin0）より大きい場合には、Vref1 （あるいはIref1 ）をデータ“１”の入力レベル（電圧Vin1あるいは電流Iin1）の分布の最大値よりも大きな値に設定し、Vref0 （あるいはIref0 ）をデータ“０”の入力レベル（電圧Vin0あるいは電流Iin0）の分布の最小値よりも小さな値に設定することが望ましい。
【０１０４】
上記とは逆に、論理値と実際に電圧、電流の大きさに関して、データ“０”の入力レベル（電圧Vin０あるいは電流Iin０）がデータ“１”の入力レベル（電圧Vin１あるいは電流Iin１）より大きい場合には、Vref１（あるいはIref１ ）をデータ“１”の入力レベル（電圧Vin１あるいは電流Iin１）の分布の最小値よりも小さな値に設定し、Vref0 （あるいはIref0 ）をデータ“０”の入力レベル（電圧Vin0あるいは電流Iin0）の分布の最大値よりも大きな値に設定することが望ましい。
【０１０５】
なお、半導体メモリにおいて、参照電圧あるいは参照電流を生成する回路は、メモリセルアレイ内の本来のデータセルと寄生抵抗、寄生容量を合わせるためにメモリセルアレイ内にレファレンス用のセルを設けて参照電圧あるいは参照電流を生成する場合がある。その場合、レファレンスセルが上記の条件を満たすとは限らないが、上記の条件を満たすようにセンスアンプの手前で電圧／電流を変換する回路を設ければよい。
【０１０６】
＜論理判定回路の第５の実施形態＞
第５の実施形態においては、図３に示した電圧入力タイプの論理判定回路の動作マージンを上げるために、Vref1 とVref0 を以下のように設定している。
【０１０７】
即ち、データ“１”の参照電圧Vref1 の方が、データ“０”の参照電圧Vref0より大きい場合には、論理判定回路の各カレントミラー回路において、負荷用のPMOSトランジスタP1〜P4の駆動力は、図３の回路と同様に同じであるが、入力用のNMOSトランジスタM1,M2,M3,M4 の駆動力を、M1>M2=M3>M4 の関係に設定しておく。この駆動力の差の度合いは、データ“１”のレファレンスセルとデータセルの“１”の分布、データ“０”のレファレンスセルとデータセルの“０”の分布に応じて決定する。
【０１０８】
上記とは逆に、データ“１”の参照電圧Vref1 の方が、データ“０”の参照電圧Vref0 より小さい場合には、論理判定回路の各カレントミラー回路において、負荷用のPMOSトランジスタP1〜P4の駆動力は、図３の回路と同様に同じであるが、入力用のNMOSトランジスタM1,M2,M3,M4 の駆動力を、M4>M2=M3>M1 の関係に設定しておく。
【０１０９】
＜論理判定回路の第６の実施形態＞
第６の実施形態においては、図４に示した電流入力タイプの論理判定回路の動作マージンを上げるために、Iref1 とIref0 を以下のように設定している。
【０１１０】
即ち、データ“１”の参照電流Iref1 の方が、データ“０”の参照電流Iref0より大きい場合には、論理判定回路の各カレントミラー回路において、負荷用のNMOSトランジスタN1〜N4の駆動力は、図４の回路と同様に同じであるが、入力用のPMOSトランジスタM1,M2,M3,M4,M5,M6,M7の駆動力を、M4>M1=M2=M3=M6=M7>M5の関係に設定しておく。この駆動力の差の度合いは、データ“１”のレファレンスセルとデータセルの“１”の分布、データ“０”のレファレンスセルとデータセルの“０”の分布に応じて決定する。
【０１１１】
上記とは逆に、データ“１”の参照電流Iref1 の方が、データ“０”の参照電流Iref0 より小さい場合には、論理判定回路の各カレントミラー回路において、負荷用のNMOSトランジスタN1〜N4の駆動力は、図４の回路と同様に同じであるが、入力用のPMOSトランジスタM1,M2,M3,M4,M5,M6,M7の駆動力を、負荷用のPMOSトランジスタの駆動力は、図４の回路と同様に同じであるが、入力用のNMOSトランジスタM5>M1=M2=M3=M6=M7>M4の関係に設定しておく。
【０１１２】
＜論理判定回路の第７の実施形態＞
図７は、図４に示した電流入力タイプの論理判定回路をMTJ-MRAMのセンスアンプに用いる場合の一具体例を示す。
【０１１３】
図７において、70はメモリセルアレイの一部を示しており、71は図４に示した論理判定回路を用いたセンスアンプである。メモリセルアレイ70は、それぞれ１個のMTJ 素子と１個の読み出し用のNMOSトランジスタが直列に接続された1 MTJ-1Tr タイプの複数個のメモリセルMCと複数個のリファレンスセルRCが行列状に配設されている。同一行のメモリMCとリファレンスセルRCの各NMOSトランジスタのゲートに共通にワード線WLi,WL(i+1),…が接続され、同一列のメモリセルMCの各MTJ 素子の一端に共通にビット線BLj,BL(j+1),…接続され、同一列の論理値“１”のリファレンスセルRCの各MTJ 素子の一端に共通に第１のリファレンスビット線RBL1が接続され、同一列の論理値“０”のリファレンスセルRCの各MTJ 素子の一端に共通に第２のリファレンスビット線RBL0が接続されている。
【０１１４】
各ビット線BLj,BL(j+1),…は、それぞれ対応してカラムアドレスにより選択されるカラムスイッチ用のNMOSトランジスタCSL(j),CSL(j+1),…を介してデータ線DLに一括接続されており、このデータ線DLはセンスアンプ71の電流入力ノードに接続されている。
【０１１５】
また、論理値“１”のリファレンスセルRCに接続されている第１のリファレンスビット線RBL1は、カラムアドレスに関係なく常に選択状態に設定されるカラムスイッチ用のNMOSトランジスタCSL(R1) を介してセンスアンプ71の第１のリファレンス電流入力ノードに接続されている。
【０１１６】
また、論理値“０”のリファレンスセルRCに接続されている第２のリファレンスビット線RBL0は、カラムアドレスに関係なく常に選択状態に設定されるカラムスイッチ用のNMOSトランジスタCSL(R0) を介してセンスアンプ71の第２のリファレンス電流入力ノードに接続されている。
【０１１７】
上記構成を有するMTJ-MRAMの動作は、例えばワード線WLi とビット線BLi により選択されたメモリセルMCからの読み出し電流がカラムスイッチ用のNMOSトランジスタCSLjとデータ線DLを介してセンスアンプ71の電流入力ノードに入力する。同時に、上記選択セルと同一行の“１”のリファレンスセルRCと“０”のリファレンスセルからの読み出し電流がそれぞれ対応して第１のリファレンスビット線RBL1と第２のリファレンスビット線RBL0を介してセンスアンプ71の第１のリファレンス電流入力ノードと第２のリファレンス電流入力ノードに入力する。センスアンプ71は、図４を参照して前述した電流入力タイプの論理判定回路の動作と同様に動作する。
【０１１８】
＜論理判定回路の第８の実施形態＞
図８は、図３に示した電圧入力タイプの論理判定回路をMTJ-MRAMのセンスアンプに用いる場合の一具体例を示す。
【０１１９】
図８において、メモリセルアレイ80は、図７を参照して前述したメモリセルアレイ70とほぼ同様の構成であるが、メモリセル電流供給用の電流源82がデータ線DLに接続され、リファレンスセル電流供給用の電流源83がカラムスイッチ用のNMOSトランジスタCSL(R1) の一端側に接続され、リファレンスセル電流供給用の電流源84がカラムスイッチ用のNMOSトランジスタCSL(R0) の一端側に接続されている。
【０１２０】
電流源82,83,84の駆動能力は同じである。そのため、メモリセルのMTJ 素子の抵抗値に応じて、電圧が各ビット線(BL(j)、BL(j+1)、REF(0),REF(1))にあらわれる。MTJ 素子の抵抗が高いほど、その電位は高くなる。
【０１２１】
これによって、メモリセルMCのMTJ 素子の抵抗値に応じた電圧がセンスアンプ81の電圧入力ノードに入力し、論理値“１”のリファレンスセルRCのMTJ 素子の抵抗値に応じた電圧と論理値“０”のリファレンスセルRCのMTJ 素子の抵抗値に応じた電圧がそれぞれ対応してセンスアンプ81の第１のリファレンス電圧入力ノードと第２のリファレンス電圧入力ノードに入力する。センスアンプ81は、図３を参照して前述した電圧入力タイプの論理判定回路の動作と同様に動作する。
【０１２２】
＜論理判定回路の第９の実施形態＞
図９に示す論理判定回路は、図４に示した電流入力タイプの論理判定回路をMTJ-MRAMのセンスアンプに用いる場合であって、セルに印加される電圧に制限がある場合の実施例を示す。
【０１２３】
この論理判定回路は、図４に示した論理判定回路と比べて、Iin 入力回路42a 、Iref1 入力回路41a 、Iref0 入力回路40a が異なり、その他は同じである。
【０１２４】
Iin 入力回路42a は、電源ノードとIin 入力ノードとの間に接続されたPMOSトランジスタ91と、（＋）入力端がIin 入力ノードに接続され、（−）入力端に固定電位Vcstが印加され、出力端がPMOSトランジスタ91のゲートに接続されたオペアンプ92とからなる。上記オペアンプ92の出力電位は、カレントミラー型の第１の電流比較回路43のIin 入力用のPMOSトランジスタのゲートおよびカレントミラー型の第２の電流比較回路44のIin 入力用のPMOSトランジスタのゲートに供給される。
【０１２５】
Iref1 入力回路41a は、電源ノードとIref1 入力ノードとの間に接続されたPMOSトランジスタ93と、（＋）入力端がIref1 入力ノードに接続され、（−）入力端に固定電位Vcstが印加され、出力端がPMOSトランジスタ93のゲートに接続されたオペアンプ94とからなる。上記オペアンプ94の出力電位は、前記第１の電流比較回路43のIref1 入力用のPMOSトランジスタのゲートに供給される。
【０１２６】
Iref0 入力回路40a は、電源ノードとIref0 入力ノードとの間に接続されたPMOSトランジスタ95と、（＋）入力端がIref0 入力ノードに接続され、（−）入力端に固定電位Vcstが印加され、出力端がPMOSトランジスタ95のゲートに接続されたオペアンプ96とからなる。上記オペアンプ96の出力電位は、前記第２の電流比較回路44のIref0 入力用のPMOSトランジスタのゲートに供給される。
【０１２７】
各オペアンプ92,94,96の動作により、Iin 入力ノード、Iref1 入力ノード、Iref0 入力ノードの各電圧を固定電位Vcstに制限することが可能になる。したがって、固定電位Vcstとして、例えばメモリ内部で生成されたバンドギャップリファレンス(BGR) 電位を用いることにより、Iin 入力ノード、Iref1 入力ノード、Iref0 入力ノードの各電圧をバンドギャップリファレンス電位に制限することが可能になる。
【０１２８】
【発明の効果】
上述したように本発明によれば、二値論理を有する入力信号の論理値“１”と“０”との信号差が小さくても、歩留まりを向上させることが可能なセンスアンプ、あるいは、ノイズに強い入力レシーバを有する半導体装置間信号伝送システムを実現することができる。
【図面の簡単な説明】
【図１】 本発明の論理判定回路を使用した入力レシーバを有する複数の半導体装置間の信号伝送システムの一例を示すブロック図。
【図２】 本発明に係る半導体装置に形成された論理判定回路の原理的な構成を示す回路図。
【図３】 本発明の論理判定回路の第１の実施形態を示す回路図。
【図４】 本発明の論理判定回路の第２の実施形態を示す回路図。
【図５】 本発明の論理判定回路の第３の実施形態を示す回路図。
【図６】 本発明の論理判定回路の第４の実施形態を示す回路図。
【図７】 本発明の論理判定回路の第７の実施形態を示す回路図。
【図８】 本発明の論理判定回路の第８の実施形態を示す回路図。
【図９】 本発明の論理判定回路の第９の実施形態を示す回路図。
【図１０】 従来の半導体装置間信号伝送システムの一例および各半導体装置の入力レシーバを示すブロック図。
【図１１】 従来の半導体装置間信号伝送システムにおける各半導体装置の入力レシーバあるいは半導体メモリのセンスアンプに使用されている論理判定回路の二例を示す回路図。
【図１２】 MRAMで用いられるMTJ 素子の断面構造を概略的に示す図。
【図１３】 図１２に示したMTJ 素子の２つの磁性層の磁化の向きの２つの状態を示す図。
【図１４】 MRAMのセルアレイの平面レイアウトの一例を模式的に示す図。
【図１５】 図１４中の書き込みワード線に垂直な断面におけるメモリセルの１個分に着目して構造の一例を示す断面図。
【図１６】 MTJ 素子の印加磁界の反転による抵抗値の変化特性（MTJ 曲線）を示す図。
【図１７】 MTJ 素子のアステロイド曲線を示す図。
【符号の説明】
10…半導体装置（半導体メモリ、MPU など）、11…アドレスバス・データバス・制御信号線、Vref1,Vref0 …参照電圧。
Claims (9)
- 複数の半導体装置間で二値論理を有する信号を送受信する信号伝送システムにおいて、各半導体装置は外部からの入力信号の論理値を第１、第２の参照信号を用いて判定する入力レシーバを有し、
前記各入力レシーバは、
前記入力信号を論理値“１”に対応する第１の参照信号と比較して第１の差信号を出力する第１の比較回路と、
前記入力信号を論理値“０”に対応する第２の参照信号と比較して第２の差信号を出力する第２の比較回路と、
前記第１の比較回路の出力と前記第２の比較回路の出力を比較して前記入力信号の論理値を判定する第３の比較回路とを具備する論理判定回路を具備し、
前記第１の参照信号の信号レベルが前記第２の参照信号の信号レベルよりも大きく、前記第１の参照信号の信号レベルは前記入力信号の論理値“１”の信号レベルの分布の最大値よりも大きな値であり、前記第２の参照信号の信号レベルは前記入力信号の論理値“０”の信号レベルの分布の最小値よりも小さな値であることを特徴とする半導体装置間信号伝送システム。 - 複数の半導体装置間で二値論理を有する信号を送受信する信号伝送システムにおいて、各半導体装置は外部からの入力信号の論理値を第１、第２の参照信号を用いて判定する入力レシーバを有し、
前記各入力レシーバは、
前記入力信号を論理値“１”に対応する第１の参照信号と比較して第１の差信号を出力する第１の比較回路と、
前記入力信号を論理値“０”に対応する第２の参照信号と比較して第２の差信号を出力する第２の比較回路と、
前記第１の比較回路の出力と前記第２の比較回路の出力を比較して前記入力信号の論理値を判定する第３の比較回路とを具備する論理判定回路を具備し、
前記第２の参照信号の信号レベルが前記第１の参照信号の信号レベルよりも大きく、前記第１の参照信号の信号レベルは前記入力信号の論理値“１”の信号レベルの分布の最小値よりも小さな値であり、前記第２の参照信号のレベルは前記入力信号の論理値“０”の入力レベルの分布の最大値よりも大きな値であることを特徴とする半導体装置間信号伝送システム。 - 前記複数の半導体装置は、同一配線基板に実装されて半導体モジュールを構成することを特徴とする請求項１または２記載の半導体装置間信号伝送システム。
- 前記第１の比較回路および第２の比較回路は、前記論理判定回路が電圧入力タイプの論理判定回路である場合にはそれぞれカレントミラー型電圧比較回路が用いられており、前記論理判定回路が電流入力タイプの論理判定回路である場合にはそれぞれカレントミラー型電流比較回路が用いられていることを特徴とする請求項１または２記載の半導体装置間信号伝送システム。
- 前記第１の比較回路および第２の比較回路は、それぞれカレントミラー型比較回路が用いられており、各カレントミラー型比較回路において、一対の負荷用のトランジスタの駆動力は同じであり、一対の入力用のトランジスタの駆動力は前記第１の参照信号のレベルと第２の参照信号のレベルの大小関係に応じて異なることを特徴とする請求項４記載の半導体装置間信号伝送システム。
- 前記第１の比較回路および第２の比較回路は、それぞれカレントミラー型電圧比較回路が用いられており、各カレントミラー型電圧比較回路の一対の負荷用のトランジスタの駆動力は同じであり、
前記第１の参照信号のレベルの方が第２の参照信号のレベルより大きい場合は、前記第１の比較回路で用いられるカレントミラー型電圧比較回路において第１の参照信号がゲートに入力するトランジスタの駆動力M1と前記入力信号がゲートに入力するトランジスタの駆動力M2、および、前記第２の比較回路で用いられるカレントミラー型電圧比較回路において前記入力信号がゲートに入力するトランジスタの駆動力M3と第２の参照信号がゲートに入力するトランジスタの駆動力M4は、M1>M2=M3>M4 の関係に設定されていることを特徴とする請求項５記載の半導体装置間信号伝送システム。 - 前記第１の比較回路および第２の比較回路は、それぞれカレントミラー型電圧比較回路が用いられており、各カレントミラー型電圧比較回路の一対の負荷用のトランジスタの駆動力は同じであり、
前記第２の参照信号のレベルの方が第１の参照信号のレベルより大きい場合は、前記第１の比較回路で用いられるカレントミラー型電圧比較回路において第１の参照信号がゲートに入力するトランジスタの駆動力M1と前記入力信号がゲートに入力するトランジスタの駆動力M2、および、前記第２の比較回路で用いられるカレントミラー型電圧比較回路において前記入力信号がゲートに入力するトランジスタの駆動力M3と第２の参照信号がゲートに入力するトランジスタの駆動力M4は、M4>M2=M3>M1 の関係に設定されていることを特徴とする請求項５記載の半導体装置間信号伝送システム。 - 前記第１の比較回路および第２の比較回路は、それぞれカレントミラー型電流比較回路が用いられており、各カレントミラー型電圧比較回路の一対の負荷用のトランジスタの駆動力は同じであり、
前記第１の参照信号のレベルの方が第２の参照信号のレベルより大きい場合は、前記第１の比較回路で用いられるカレントミラー型電流比較回路において前記入力信号と等しい電流が流れるトランジスタの駆動力M2と前記第１の参照信号が入力するトランジスタの駆動力M4、および、前記第２の比較回路で用いられるカレントミラー型電流比較回路において前記第２の参照信号が入力するトランジスタの駆動力M5と入力信号と等しい電流が流れるトランジスタの駆動力M7は、M4>M2=M7>M5 の関係に設定されていることを特徴とする請求項５記載の半導体装置間信号伝送システム。 - 前記第１の比較回路および第２の比較回路は、それぞれカレントミラー型電流比較回路が用いられており、各カレントミラー型電圧比較回路の一対の負荷用のトランジスタの駆動力は同じであり、
前記第２の参照信号のレベルの方が第１の参照信号のレベルより大きい場合は、前記第１の比較回路で用いられるカレントミラー型電流比較回路において前記入力信号と等しい電流が流れるトランジスタの駆動力M2と前記第１の参照信号が入力するトランジスタの駆動力M4、および、前記第２の比較回路で用いられるカレントミラー型電流比較回路において前記第２の参照信号が入力するトランジスタの駆動力M5と入力信号と等しい電流が流れるトランジスタの駆動力M7は、M5>M2=M7>M4 の関係に設定されていることを特徴とする請求項５記載の半導体装置間信号伝送システム。
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