JP4536777B2 - 電流センスアンプおよびメモリ装置 - Google Patents

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Description

発明の詳細な説明
〔関連出願の相互参照〕
本出願は、同一出願人による、同時係属中の特許出願番号１０／３２６、３６７、２００２年１２月２０日出願、出願名「電流センスアンプ」に関連する。同出願は、本明細書に参照として援用される。
〔技術分野〕
本発明の形態は、一般的には半導体メモリデバイスに関し、特にメモリセルの抵抗状態を判別するための検出回路に関する。
〔背景〕
半導体は、例えばラジオ、テレビ、携帯電話、およびパーソナルコンピュータデバイスなどを含む電子アプリケーション用の集積回路に用いられている。半導体デバイスのタイプの１つとして、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）、および、情報を記憶するために電荷を用いるフラッシュメモリなどの半導体記憶装置が挙げられる。
大量のデータをデジタル記憶するために、様々なタイプのメモリセルが一般的に用いられている。ＤＲＡＭは価格が適当であり、速度が速く、さらにアクセス時間が数十ナノ秒であるが、蓄積されたデータは電力が失われると損失する。すなわちＤＲＡＭは「揮発性」である。現在の「フラッシュ」メモリは不揮発性であり、おそらく１０倍ほど高価であり、アクセス時間は数十ナノ秒から最大で１マイクロ秒付近である。ハードディスクドライブは、ＤＲＡＭより大幅に安価であり、また不揮発性であるが、アクセス時間は一般的にミリ秒より長い。それぞれの技術を応用するにあたっては、劣化前におけるメモリセルの書き込みまたは読み出し回数の制限、メモリセルのデータ保持時間、メモリセルのデータ記憶密度、メモリセルの消費エネルギー量、統合機械デバイスの必要性、および関連回路の複雑性および費用などがさらに考慮される。これらの制限を考慮すると、一般的なアプリケーションへの理想的な技術は存在していない。後述する磁気ランダムアクセスメモリ（ＭＲＡＭ）は、上記制限の多くを克服し、幅広く受け入れられるデジタルメモリセルアプリケーションとして位置付けられる特性を有しているように思える。
半導体技術と磁気とを組み合わせたスピンエレクトロニクスは、半導体メモリデバイスにおいて比較的最近の開発である。論理「１」または「０」の存在が、電荷の代わりに電子のスピンを用いて示される。このようなスピン電子デバイスの１つとして、磁気ランダムアクセスメモリと称される抵抗メモリデバイスがある。この抵抗メモリデバイスは、異なる金属層内において互いに垂直に配置されていると共にメモリセルとして機能する磁気スタックを挟んだ導電線を有している。これらの導電線が交差する位置は、交点と称される。導電線の一方を流れる電流は、導電線の周囲に磁界を発生させ、また磁気スタック層の１つの磁気極性を決定する。導電線の他方を流れる電流は、重畳された磁界を有し、また磁気極性を部分的に反転することができる。「１」または「０」として表されるデジタル情報は、磁気スタックの磁気モーメントのアラインメント内に記憶させることができる。磁気スタックの抵抗は、モーメントのアラインメントに依存している。記憶状態は、部品の抵抗状態を検出することによって磁気スタックから読み出される。メモリセルアレイは、行と列とからなるマトリックス構造内に導電線を配置し、磁気スタックを導電線の交点に配置することによって構成される。
ＤＲＡＭなどの従来の半導体メモリデバイスと比較した場合のＭＲＡＭの主な利点は、ＭＲＡＭは除電されても不揮発性であるという点である。例えばＭＲＡＭを用いたパーソナルコンピュータ（ＰＣ）は、ＤＲＡＭを用いた従来のＰＣと同様に、長い「起動」時間なしに設計可能であるため、上記利点は有利である。
図１は、抵抗または磁気メモリセルを備えた磁気トンネル接合（ＭＴＪ）を示している。本明細書における「メモリセル」および「ＭＪＴスタック」は同義的に用いられており、図１に示すＭＴＪを示す。ＭＴＪは、トンネル層ＴＬによって分離された２つの強磁性層Ｍ１およびＭ２を有している。ＭＴＪスタックは、ワード線ＷＬおよびビット線ＢＬと称される２つの導体の交点に配置されている。一方の磁気層Ｍ１は自由層と称され、他方の磁気層Ｍ２は固定層と称される。自由層Ｍ１の磁気方向は、ビット線ＢＬに流されるプログラミング電流ＩＢＬと、ワード線ＷＬに流されるプログラミング電流ＩＷＬとによって生じる磁界の重畳によって変更可能である。固定磁気層に対する自由磁気層の方向を変えることによって、ＭＴＪスタック内に１ビット（例えば「０」または「１」）を記憶させることができる。Ｍ１とＭ２との両方の磁気層が同一の方向である場合、ＭＴＪスタックの抵抗ＲＣは低い。これら磁気層の磁気方向が反対である場合、抵抗ＲＣは高い。
図２は、選択トランジスタＸ１を有するＭＲＡＭメモリデバイス１０を示している。一部のＭＲＡＭメモリアレイ設計では、図２に示されているように、ＭＴＪスタックに選択トランジスタＸ１が組み合わされている。図２は、１Ｔ１ＭＴＪ設計（１つのトランジスタおよび１つのＭＴＪスタック）の断面図を示している。１Ｔ１ＭＴＪ設計は、読み出し動作中におけるＭＴＪ選択およびＭＴＪへの高速アクセスのために、選択トランジスタＸ１を用いる。ＭＴＪスタックおよび選択トランジスタＸ１の回路図は、図３に示されている。図２に示されているように、ビット線ＢＬはＭＴＪスタックの一辺に結合されている。また、図示されているように、ＭＴＪスタックの他辺は、金属層ＭＸによって、ＶＸを介して選択トランジスタＸ１のドレインＤに結合されており、また層を介して複数の別の金属に結合されている。トランジスタＸ１のソースＳは接地（ＧＮＤ）されている。図２に示されているように、Ｘ１は、１つのトランジスタとして機能する２つのパラレルトランジスタを備えている。あるいは、Ｘ１が有するトランジスタは例えば１つであってもよい。トランジスタＸ１のゲートＧは、破線で示された読み出しワード線（ＲＷＬ）に結合されている。読み出しワード線（ＲＷＬ）は、ビット線ＢＬ方向とは異なる方向（例えば、ビット線ＢＬと垂直な方向）に配置されていることが好ましい。
選択トランジスタＸ１は、メモリセルＭＴＪへアクセスするために用いられる。電流感知中の読み出し（ＲＤ）動作において、ビット線ＢＬに定電圧が印加される。例えば読み出しワード線ＲＷＬ付近のゲートＧに電圧を印加することによって、選択トランジスタＸ１がオンにされると、電流はビット線ＢＬ、磁気トンネル接合ＭＴＪ、ＭＸ層、金属およびビアスタック、トランジスタドレインＤ、トランジスタＸ１、そして接地ＧＮＤへと流れる。そしてこの電流が測定され、ＭＴＪの抵抗の判別、すなわちＭＴＪのプログラミング状態の判別のために用いられる。アレイ内の別のセルを読み出すためには、トランジスタＸ１がオフにされ、そして上記別のセルの選択トランジスタがオンにされる。
ビット線ＢＬと、プログラミングラインまたは書き込みワード線ＷＷＬとの交点において、選択プログラミング電流を用いてＭＴＪをプログラミングすることによって、プログラミングまたは書き込み動作が行われる。例えば、ビット線ＢＬを通過した第１のプログラミング電流ＩＢＬによって、ＭＴＪスタック内に第１の磁界成分が生成される。第２の磁界成分は、例えば、メモリセルの読み出しワード線ＲＷＬと同じ方向に配置されている書き込みワード線ＷＷＬを通過した、第２のプログラミング電流ＩＷＬによって生成される。プログラミング電流ＩＢＬおよびＩＷＬによって生成されたＭＴＪにおける２つの磁界の重畳によって、ＭＴＪスタックがプログラムされる。アレイ内の特定のメモリセルをプログラムするためには、一般的には、書き込みワード線ＷＷＬにプログラム電流が流される。このプログラム電流は、上記特定の書き込みワード線ＷＷＬに沿った全てのセルに磁界を発生させる。次に、ビット線の１つに電流が流される。重畳された磁界は、書き込みワード線ＷＷＬと、選択されたビット線ＢＬとの交点におけるＭＴＪスタックのみをスイッチする。
プログラムされたＭＲＡＭメモリセルと、プログラムされていないＭＲＡＭメモリセルとの抵抗差は比較的小さい。ＭＴＪは、例えば１０ｋオーム程度の接合であり、ＭＴＪに磁界が印加された際には、抵抗に約３０％の変化が生じる。これによって、センス値が１０ｋオームから約６ｋ〜８ｋオーム（例えば７ｋオーム）に変化する。フラッシュメモリセルまたはスタティックランダムアクセスメモリ（ＳＲＡＭ）などの別のメモリデバイスの場合は、プログラムされたメモリセルと、プログラムされていないメモリセルとの抵抗差は、ＭＲＡＭよりも大きい。例えば、フラッシュセルがアクティブにされた場合、「オン」抵抗は約５ｋオームであり、「オフ」抵抗はほぼ無限大である。別のタイプのメモリセルは、ほぼ完全にオンまたはオフされるが、ＭＲＡＭセルのみは、プログラム時の抵抗値にわずかな変化が生じる。これによって、ＭＲＡＭセル状態の感知、特に高速メモリに必要とされる超高速電流感知プロセスがさらに困難になる。
メモリセルの状態は、ＭＴＪ抵抗の電流感知または電圧感知のいずれかを用いて検出可能である。例えばＤＲＡＭは、一般的には電圧感知を用いて感知される。電圧感知の際は、ビット線が例えば１ボルトに予備帯電され、メモリセルはアクティブにされない。メモリセルは、アクティブになるとビット線を帯電または放電して、ビット線の電圧を変更する。しかし一部のタイプのメモリセルでは、メモリセルが小さくビット線が長いため、例えばチップの幅全体が延びてしまう。メモリセルは、必要時間内に大容量のビット線を放電または帯電するための十分なセル電流を供給することはできない。このため、メモリセルを読み出すために必要な時間が過剰になる。従って、ＭＲＡＭデバイスなどの一部のメモリセルデバイスにおける電圧感知は、感知構造における好ましい選択肢ではない。なぜなら、電圧が変化するため、寄生容量の電荷を変更する必要があるからである。
抵抗メモリセルの抵抗変化を検出するために電流感知を用いることもできる。電流感知は、例えばＭＲＡＭセルの状態を感知するための望ましい方法である。電流感知では、ビット線に電圧が印加され、そしてセンスアンプによってビット線電圧が一定に保たれる。セル電流は、読み出されるメモリセルの抵抗に依存し、直接測定される。電流感知を用いることによって、電圧感知の際に発生し得る長いビット線からの容量性負荷を低減できる。なぜなら、感知された線の電圧が一定に保たれるため、異なるメモリセルの異なる相互接続容量内における電荷の変化を回避できるからである。
ＭＲＡＭデバイスの電流感知では、一般的にはソースフォロワとして定電圧がビット線に印加される。そして磁気トンネル接合の抵抗変化によるビット線での電流変化が測定される。しかしＭＲＡＭメモリセルでは、プログラムされたセルとプログラムされていないセルとの抵抗差が小さいため、感知される電流差もまた、例えばフラッシュまたはＳＲＡＭ（スタティックＲＡＭ）からの電流変化より小さい。
〔発明の開示〕
本発明は、低レベル信号の感知の結果として実質的に電圧変化が生じる電流感知回路内で、容量を平衡とすることによる急速なＭＴＪ抵抗の感知に関し、入力電流測定のために実質的に等しい時定数が生じる。等しくない時定数によって、過渡電圧および回路内のノイズが、抵抗測定処理に悪影響を与え、ＭＲＡＭセルの状態判別に長時間を要する。その全内容が参照として本明細書に援用されている同時係属中の特許出願番号１０／３２６，３６７（２００２−Ｐ−５００７５ＵＳ）には、動作速度が速い電流感知回路のための平衡回路設計方法、および電流感知時定数を等しくするための追加の容量回路素子の使用等が示されている。しかしながら、例えばＭＲＡＭの論理状態判別に要する時間を短時間とするため、十分な容量平衡を保持するためには、上記追加の容量回路素子は、製造ばらつきのために調整する必要がある。これに対し、好ましい実施形態では、より正確な電流感知容量平衡を有するメモリ装置（メモリデバイス）の電流感知設計を提供している。上記電流感知容量平衡は、製造ばらつきもしくは動作温度等の処理ばらつきに無関係で、上記電流感知設計を可能にし、また、動作速度の速いＭＴＪメモリ素子の効果的な製造を可能にする。
本発明の実施形態では、抵抗メモリデバイスのようなメモリセルにおける論理状態を判別するための電流感知において特に有用な電流センスアンプを実現している。メモリデバイスの論理状態の急速な判別をしばしば妨げる要因は、メモリセル状態感知回路の電圧比較器に結合された並列の信号経路において、時定数が異なっていることである。上記異なった時定数は、一般的に、上記電圧比較器の非対称性から生じる。上記電圧比較器は、小さい電流によって充電または放電がなされる等しくない寄生容量を生じる。これは、上記電圧比較器の状態の評価以前に、不必要に長い回路の遅延を生じる。上記回路は、外部ノイズの影響を受け、さらなる遅延を生じる。
非対称の平衡回路への容量の追加は、小さなばらつきのために実用的ではない。例えば、製造処理において、追加容量を設けることにより１つの装置へ及ぼす影響は、他の装置へ及ぼす影響と同様なものにはならない。この結果、回路の非対称性は以前残ったままで、上記電圧比較器の状態の評価において遅延を必要とする。
本発明の実施形態では、電流感知回路において、容量性負荷が、１つもしくは複数の装置を含むことによって平衡となっている。上記容量性負荷は、容量不平衡を生じる回路素子と実質的に同一の容量特性を示し、上記１つもしくは複数の装置の動作状態として、上記容量不平衡を生じる回路素子の動作状態とほぼ近似した動作状態を確立する。これにより、上記容量性負荷は、例えば製造ばらつきもしくは動作温度等に関係なく、平衡となる。例えば、ゲート酸化膜の厚みは、ゲート容量の変動を生じさせるため、製造段階においてわずかに変化させることができる。しかし、ゲート酸化膜は、同一のダイにおけるトランジスタにおいて、特に近接して配置されるトランジスタにおいて、その厚みおよび特性が実質的に同一となる。正確な動作状態のマッチングは、回路の時定数の実質的なマッチングを達成するために、実質的には必要ない。
本発明の好ましい実施形態では、高速電流センスアンプは、第１入力部、第２入力部、および出力部を有する電圧比較器を備えている。第１クランプ装置は、上記電圧比較器の第１入力部と第１入力信号ノードとに結合される。第２クランプ装置は、上記電圧比較器の第２入力部と第２入力信号ノードとに結合される。上記第１クランプ装置および上記第２クランプ装置は、基準電圧に結合される。
上記電流センスアンプは、メモリセルの論理状態を感知するように構成された上記電圧比較器の第１入力部と第２入力部との間に結合された電流ミラーをさらに備えている。上記電流ミラーは、電圧源と上記第１クランプ装置との間に結合された第１トランジスタを含む第１側と、上記電圧源と上記第２クランプ装置との間に結合された第２トランジスタを含む第２側とを有する。上記第１トランジスタおよび上記第２トランジスタの各ゲートが、互いに結合されると共に、上記第１トランジスタのゲートおよびドレインが互いに結合されている。上記電圧比較器の第１入力部と第２入力部との間に、第１等化トランジスタが結合されていることが好ましい。上記第１等化トランジスタは、メモリデバイスの読み出しが行われていない場合に導通し、上記メモリセルの論理状態を感知するためにビット線に接続された後の短い遅延後に非導通となる。上記第１入力信号ノードと上記第２入力信号ノードとの間に、第２等化トランジスタが結合されていることが好ましい。上記第１等化トランジスタは、メモリデバイスの読み出しが行われていない場合に導通し、上記メモリセルの論理状態を感知するためにビット線に接続された後の短い遅延後に非導通となる。
上記電流センスアンプは、上記電流ミラーのための平衡容量性負荷をさらに備えている。上記平衡容量性負荷は、上記電流ミラーの第２側に結合された少なくとも１つのスケールされたトランジスタを有している。上記容量性負荷を平衡とするために、上記少なくとも１つのスケールされたトランジスタが、上記電流ミラーのトランジスタ領域にスケールされ、そして、上記少なくとも１つのスケールされたトランジスタの動作状態が、上記電流ミラーの動作状態と近似している。上記電流ミラーの動作状態は、ドレイン−ソース間電圧であることが好ましい。上記電流ミラーの動作状態は、上記スケールされたトランジスタのドレインに、そのソース端子およびゲート端子の電圧とは異なる電圧を結合させることにより近似させることが好ましい。上記電流ミラーの動作状態を近似させるために、上記少なくとも１つのスケールされたトランジスタのドレインに、トランジスタダイオード回路を結合させることが好ましい。好ましい実施形態では、上記トランジスタダイオード回路は、直列なスイッチによって導通する。好ましい実施形態では、上記トランジスタは、電界効果トランジスタ（ＦＥＴ）である。
本発明の他の好ましい実施形態では、相補的な基準セルは、「０」もしくは「１」の論理状態を記憶するＭＴＪメモリセルの平均電流で表される電流を供給する電流センスアンプに結合されている。
本発明の他の好ましい実施形態では、電流センスアンプは、第１側および第２側を有する第１電流ミラーと、当該第１電流ミラーのために、平衡容量性負荷が組み合わされた電圧比較器とを備えている。第１クランプ装置は、上記電圧比較器の第１入力部と第１入力信号ノードとの間に結合される。上記第２クランプ装置は、上記電圧比較器の第２入力部と第２入力信号ノードとの間に結合される。上記第１クランプ装置および上記第２クランプ装置は、好ましくは基準電圧が結合される。上記第１電流ミラーの第１側は、電圧源と上記第１クランプ装置との間に結合された第１トランジスタを含み、上記第１電流ミラーの第２側は、上記電圧源と上記第２クランプ装置との間に結合された第２トランジスタを含む。上記第１トランジスタおよび上記第２トランジスタの各ゲートが、互いに結合されると共に、上記第１トランジスタのゲートおよびドレインが互いに結合されている。上記平衡容量性負荷が組み合わされた電圧比較器の入力部は、上記第１電流ミラーの各側に結合されている。好ましい実施形態では、上記平衡容量性負荷が組み合わされた電圧比較器は、第２電流ミラーとして構成される２つのトランジスタを有している。上記２つのトランジスタは、上記第１電流ミラーの容量性負荷を平衡とするために、上記２つのスケールされた電圧感知トランジスタに結合されている。第１電圧感知トランジスタのゲートは、上記第１電流ミラーの各側のうち一方に結合され、第２電圧感知トランジスタのゲートは、上記第１電流ミラーの各側のうち他方に結合されている。上記第２電流ミラーとして構成される２つのトランジスタは、上記第１電流ミラーに含まれる上記第１トランジスタおよび上記第２トランジスタの動作状態に近似した、上記２つの電圧感知トランジスタの動作状態を供給するためにスケールされていることが好ましい。上記２つの電圧感知トランジスタの動作状態は、ドレイン−ソース間電圧であることが好ましい。好ましい実施形態では、上記第２電流ミラーとして構成される２つのトランジスタは、直列のスイッチによって導通する。他の好ましい実施形態では、少なくとも１つの上記電圧感知トランジスタのドレインは、電圧源に結合されている。好ましい実施形態では、上記トランジスタは、電界効果トランジスタ（ＦＥＴ）である。
本発明の他の実施形態では、電流感知方法を示している。上記電流感知方法は、例えば、図１に示すようなメモリデバイスのメモリセルから電流を感知するために用いられる。
上記電流感知方法は、第１入力部、第２入力部、および出力部を有する電圧比較器を設ける工程を有している。上記電流感知方法は、第１トランジスタおよび第２トランジスタを設け、第１電圧および第１電流を有する第１入力信号ノード入力部を設け、上記第１電圧をクランプする（例えば、ソースフォロワのようなクランプ装置を用いて）と共に、上記第１電流を上記第１トランジスタに通過させる工程をさらに有している。上記電流感知方法は、電流ミラーとして上記第１トランジスタおよび上記第２トランジスタを構成する工程を有していることが好ましい。上記電流感知方法は、第２電圧および第２電流を有する第２入力信号ノード入力部を設け、上記第２電圧をクランプする（例えば、ソースフォロワのようなクランプ装置を用いて）と共に、上記第２電流を上記第２トランジスタに通過させる工程をさらに有している。上記第１入力信号ノード入力部および上記第２入力信号ノー入力部は、選択されたメモリセルからの電流、または基準セルからの電流のいずれかを有している。上記電流感知方法は、上記基準ソース電流を生成するために、２つの基準セルからの電流を平均する工程をさらに有していることが好ましい。当該技術分野では、基準ソースからの電流に代えて、上記選択されたメモリセルの論理状態とは逆の論理状態が記憶されたメモリセルからの電流が、上記第１入力信号ノード入力部および上記第２入力信号ノー入力部に用いられる。上記電流感知方法は、上記第１トランジスタから上記第２トランジスタへ、または上記第２トランジスタから上記第１トランジスタへ、上記第１電流または上記第２電流を反映（mirroring）し、上記第１トランジスタの電圧と上記第２トランジスタの電圧とを比較し、増幅される、上記第１トランジスタの電圧と上記第２トランジスタの電圧との差電圧を生成する工程をさらに有している。上記電流感知方法は、電流ミラーを形成する上記第１トランジスタおよび上記第２トランジスタのための平衡容量性負荷を形成する工程をさらに有している。上記電流感知方法は、電流ミラー容量を平衡とするための上記電流ミラーに結合される少なくとも１つの平衡トランジスタをスケーリング（scaling）する工程を有していることが好ましい。上記電流感知方法は、上記電流ミラーに結合される平衡トランジスタを上記電流ミラーのトランジスタの領域にスケーリングする工程を有していることが好ましい。上記電流感知方法は、上記少なくとも１つのスケールされた平衡トランジスタの動作状態を上記電流ミラーの動作状態に近似させるように構成する工程を有していることが好ましい。上記電流感知方法は、上記電流ミラーの動作状態を近似させるために、上記少なくとも１つのスケールされた平衡トランジスタのドレインにトランジスタダイオード回路を結合する工程を有していることが好ましい。上記電流感知方法は、電界効果トランジスタ（ＦＥＴ）を用いる工程を有していることが好ましい。
上述した回路、また後述する回路において、トランジスタは、本発明の目的を脱することがなければ、並列に結合された複数のトランジスタによって構成されてもよい。
本発明の実施形態では、有利な点を有した、電流センスアンプ、および平衡容量性負荷を含む電流ミラーを備えたメモリデバイスを達成できる。本発明の実施形態の有利な点は、性能、およびメモリデバイスに記憶されている情報の読み出し速度が向上したことである。
〔図面の簡単な説明〕
本発明および本発明の利点をより完全に理解するために、添付図面と共に以下の説明を参照する。添付図面は次の通りである。
図１は、ＭＴＪスタックの斜視図である。
図２は、選択ＦＥＴを有するＭＲＡＭメモリデバイスの断面図である。
図３は、図２に示されているメモリデバイスの回路図である。
図４ａは、２つの基準セルの電流を平均化する非対称型感知回路の回路図である。
図４ｂは、メモリセルアレイ、および電流感知回路に結合された２つの基準セルの回路図である。
図５は、２つの差動アンプを有する、従来技術による対称型感知回路の回路図である。
図６は、電圧比較器、ビット線クランプ装置、および容量性負荷が不平衡な電流ミラーを有する電流センスアンプを示す図である。
図７は、容量性負荷が能動的に平衡された電流ミラー、ビット線クランプ装置、およびトランジスタダイオード回路を有する、本発明の一実施形態に従った電流センスアンプを示す図である。
図８は、容量性負荷が能動的に平衡された電流ミラー、ビット線クランプ装置、および電圧感知トランジスタと出力駆動電流ミラーとを有した集積電圧比較器を備えた、本発明の一実施形態に従った電流センスアンプを示す図である。
図９は、容量性負荷が能動的に平衡された電流ミラーに、電圧感知トランジスタと出力駆動電流ミラーとを有した集積電圧比較器を組み合わせた、本発明の一実施形態を示す図である。
〔実施形態の詳細な説明〕
現時点において好ましい実施形態の構成および使用について詳述する。しかし本発明は、様々な具体的状況において応用および実施可能な多くの概念を提供していることについて理解されたい。記載されている具体的な実施形態は、単に本発明の構成および使用方法を具体的に示したものであって、本発明の範囲を限定するものではない。
本発明の実施形態について、具体的な状況、すなわちＦＥＴ ＭＲＡＭデバイスにおける好ましい実施形態に照らして説明する。しかし本発明は、抵抗メモリデバイス、およびメモリセルの抵抗状態を検出するための電流センスアンプを用いる別のメモリデバイスにも応用可能である。電流センスアンプは、不明な電流と基準電流とを比較して、その不明な電流を読み出しまたは感知するための別のアプリケーションにも応用可能である。
ＭＲＡＭなどの抵抗メモリデバイスでは、電流感知回路は非対称型または対称型のいずれかである。非対称型センスアンプ構造１１は、図４ａの従来技術の図に示されている。基準セルＲＣ１およびＲＣ２の平均値を用いて電流センスアンプ１２の反転入力部に基準電流を生成する、１Ｔ１ＭＴＪメモリセル用の電流センス回路１１の実施例が示されている。電流センス回路１１は、電流センスアンプ１２、およびメモリアレイ１６に結合された列セレクタ１４を有している。図４ａに示されているＦＥＴは、Ｎチャネルデバイスである。
図示されているメモリセル１０は１つのみだが、アレイ１６内には数百、数千、あるいはそれ以上のメモリセルが存在していてよい。基準セルＲＣ１およびＲＣ２は、メモリセル１０と共に上記アレイ内に配置されていることが好ましい。しかし基準セルＲＣ１およびＲＣ２は、例えば別のアレイ１６内に配置されていてもよい。例えば、基準セルＲＣ１は、論理１としてプログラムされたセルを有し、基準セルＲＣ２は、論理０としてプログラムされたセルを有している。メモリセル１０を有する各ビット線ＢＬは、列セレクタ１４の列選択トランジスタＸ２の少なくとも１つに接続されている。列セレクタ１４は、センスアンプ１２に接続されている。ビット線クランプトランジスタＸ３、すなわち、ゲートがビット線（ＢＬ）クランプ電圧に結合されたソースフォロワは、マルチプレクサ（図示せず）に結合されている。このマルチプレクサは、それぞれ列選択トランジスタを介して、複数の別のメモリセルに結合されている（図示せず）。セル１０、ＲＣ１、およびＲＣ２は、列セレクタ１４によって選択されたビット線上に配置されている。これらのセルは、ビット線上のセルの例として示されている。ソースフォロワＸ３は、ＢＬクランプ電圧から、ほぼそのＦＥＴ閾値電圧を差し引いた電圧へ、メモリセル電圧をクランプする。読み出し動作中のメモリセル電圧は、１．８Ｖバイアス電圧源（図示せず）からのＭＲＡＭ動作においては、一般的に約２００〜３００ｍＶである。
図４ａでは電流感知が用いられているため、選択されたビット線は、読み出し動作中は、ビット線クランプトランジスタＸ３によって定電位に保持される。平均化された電流を形成するために、電流比較器１８は、電流計測（current scaling）を用いて、選択されたメモリセル１０の電流を、平均化された基準セルＲＣ１およびＲＣ２の電流と比較する。基準セル電流のレベルは、ＭＲＡＭアプリケーションにおいては、論理状態が「０」である選択されたセルと、論理状態が「１」である選択されたセルとのほぼ中間点を生成するために平均化される。あるいは、別のアプリケーションでは、電流センスアンプ１２が用いる基準セルは１つのみであってもよい。
読み出しワード線ＲＷＬは、選択されたセル１０の選択トランジスタＸ１のゲートに結合されている。読み出しワード線ＲＷＬが活性化されると、メモリアレイ１６内のその列内にある全ての選択トランジスタＸ１がオンにされる。列セレクタ１４の列選択トランジスタＸ２は、正確なビット線ＢＬ（例えば、選択されたメモリセル１０の列）を選択するために用いられる。列セレクタ１４は、選択されたセルのビット線ＢＬをセンスアンプ１２の方向へスイッチする。電流センスアンプ１２は、電流を測定することによって、選択されたセル１０の抵抗状態を読み出す。電流センスアンプ１２は、電流比較器１８を有している。電流比較器１８は、トランジスタＸ３と、基準セルＲＣ１およびＲＣ２用の基準経路のトランジスタＸ３Ｒ１と、トランジスタＸ３Ｒ２とに結合されている。電流センスアンプ１２は、読み出し動作中に、信号「ＢＬクランプ電圧」に結合されたソースフォロワクランプトランジスタＸ３、Ｘ３Ｒ１、およびＸ３Ｒ２を用いて定ビット線電圧を維持する。電流比較器１８は、選択されたセル１０のトランジスタＸ３を流れる電流と、基準セルのＸ３Ｒ１およびＸ３Ｒ２を流れる電流の平均とを比較して、選択されたセル１０の抵抗状態を判別する。選択されたセル１０の抵抗状態に関する情報は、デジタルまたは論理「１」または「０」として、電流センスアンプ１２のノード２０に出力される（「ＯＵＴ」と示されている）。
図４ａに示されている電流感知構造１１は非対称であるため、特に低レベル信号に対して不利である。電流センスアンプ１２の比較器１８の右側（反転入力部）には、わずか２つの基準セルＲＣ１およびＲＣ２、ならびに列選択スイッチＸ２Ｒ１およびＸ２Ｒ２のためのビット線が２つ接続されており、また比較器１８の左側（非反転入力部）には、わずか１つのビット線および多数の列セレクタスイッチＸ２が接続されている。例えば、メモリセル１０の６４のビット線のうちの１つは、電流比較器１８の非反転入力部に結合されていてよく、また基準セル用の２つのビット線は、電流比較器１８の反転入力部に結合されていてよい。構造が非対称であるため、電流比較器１８の非反転入力部における感知経路の容量性負荷は、電流比較器１８の反転入力部における基準経路の容量性負荷とは大幅に異なる。上記容量性負荷は、スイッチングトランジスタＸ３、Ｘ３Ｒ１、Ｘ３Ｒ２の容量、およびメモリセルによって容量性が負荷された金属線（例えばビット線ＢＬ）の容量を含んでいる。これによって、例えば、感知中に、回路内に結合されたノイズ源（例えば電源ノイズやスイッチングノイズの内部非対称結合）に対して上記回路が敏感になると共に、感知時間が増加する。これは特に、選択されたメモリセルおよび基準セル用の感知経路のＲＣ時定数が異なるからである。ＭＲＡＭメモリデバイスの感知経路における回路特性の不一致は、特に低レベル信号に対して、アレイ読み出しアクセス時間の主な性能リミッター（performance limiter）となる傾向がある。
次に図４ｂを参照すると、本発明の一実施形態によるメモリセルＭＴＪ１１．．．ＭＴＪｎｍのアレイが示されている。図４ａに示されている部品と同一の部品に関する説明は、簡潔にするため省略する。電流比較器１８は、非反転入力部、反転入力部、および選択されたメモリセルの論理状態を示す出力ノード２０を有している。ソースフォロワＸ３、Ｘ３Ｒ１、およびＸ３Ｒ２は、選択されたメモリセルの電圧、および２つの基準セルＲＣ１およびＲＣ２の電圧をクランプする。
感知されるメモリセルは、外部ソース（図示せず）から供給されたメモリセルアドレスによって判別される。このメモリセルアドレスは、列選択信号ＣＳ１、．．．、ＣＳｎの１つ、および読み出しワード線信号ＲＷＬ１、．．．、ＲＷＬｍの１つを有効にするために復号される。スイッチＲＷＬｒｅｆは、基準セルＲＣ１およびＲＣ２のための回路に対称性を与えるために備えられている。別の構成として、ワード線信号ＲＷＬ１、．．．、ＲＷＬｍと同数の基準スイッチＲＷＬｒｅｆ、．．．、ＲＷＬｒｅｆｍが備えられていてよく、またこれらの基準スイッチは、対応するワード線信号ＲＷＬ１、．．．、ＲＷＬｍに直接接続されていてよい。有効にされた列選択信号は、ビット線ＢＬ１、．．．、ＢＬnの１つを選択する。メモリセルの一辺に平行して隣接するように、複数のワード線を物理的に配置させてもよい。メモリセルの他辺に平行して隣接するように、複数のビット線を物理的に配置させてもよい。同様に、ワード線のトランジスタＸ２１、．．．、Ｘ２nの１つ、および全てのトランジスタＸ１１１、．．．、Ｘ１n１が有効にされて選択を行い、これによって感知される特定のメモリセルが選択される。当技術分野では、特定の列選択信号および特定の読み出しワード線信号へメモリセルアドレスを変換する論理回路は公知であるため、これ以上の説明は省略する。
図４ａを参照しながら上述し、かつ図６、図７、図８、および図９を以下に参照しながら後述するように、電流比較器１８を有する電流センスアンプと、スイッチＣＳ１、．．．、ＣＳnおよびスイッチＣＳｒｅｆを有する列セレクタと、ソースフォロワＸ３、Ｘ３Ｒ１、およびＸ３Ｒ２を有するクランプ回路とが、感知回路を形成している。従って図４ｂは、メモリセルアレイ内の選択されたメモリセルを感知し、基準セルＲＣ１およびＲＣ２の電流の平均化を用いて２つの基準セルの状態を比較し、電流比較器１８の反転入力部に基準電流を生成する構成を示している。
図５は、ＭＲＡＭ ＦＥＴメモリデバイス用の従来技術による対称型感知構造または回路２４を示している。この回路２４は、図４ａに示されている非対称型感知構造１１の問題の一部を回避することができる。図示されているような対称型感知回路２４では、比較器１９および２２の入力部は、実効性がほぼ同等な容量性負荷を有している。いずれのビット線が読み出されるのかに関わらず、感知経路の配線および実効容量性負荷（effective capacitive load）は各入力部においてほぼ同等であり、これによってエラー電圧およびノイズが低減される。基準経路は、感知経路の２倍の負荷を有しているが、２つのセンスアンプの入力部（比較器１９および２２の反転入力部）に接続されている。このため、両方のセンスアンプ経路におけるＲＣ定数がほぼ同等であり、従って有効容量性負荷がほぼ同等である。メモリアレイ１６は、図５には示されていないが、図４ａに示されているように列セレクタ１４に結合されている。
電流センスアンプ１２は、出力２０を有する第１の電圧比較器１９と、出力２６を有する第２の電圧比較器２２を有している。負荷デバイスＸＬ１、ＸＬ２、ＸＬ３、およびＸＬ４は、電流源として構成されたトランジスタを有していることが好ましく、またこれらの負荷デバイスは同一タイプの（同一の負荷特性を有する）デバイスであることが好ましい。ビット線ＢＬ＜３１＞〜ＢＬ＜１６＞およびｒｅｆＢＬ＜１＞に沿っている、選択トランジスタの半数Ｘ２３１、Ｘ２３０・・・Ｘ２１６、Ｘ２Ｒ１（および、アレイ１６内の対応するメモリセル１０）は、第１の電圧比較器１９に結合されている。選択トランジスタの残りの半分Ｘ２Ｒ２、Ｘ２１５・・・Ｘ２１、Ｘ２０は、第２の電圧比較器２２に結合されている。上記構造２４では、各電圧比較器１９および２２の両辺は、ほぼ同一の過渡動作を有している。なぜなら、第１の電圧比較器１９および第２の電圧比較器２２における実効容量性負荷および抵抗負荷が等しいからである。図５の各辺には１６のビット線が示されているが、これ以上のビット線が備えられていてよい（例えば３２または６４）。
比較器１９では、奇数のビット線ＢＬ＜３１＞〜ＢＬ＜１７＞は、対応する列選択トランジスタＸ２３１〜Ｘ２１７によってマスター線ＭＬ３に結合されていて、偶数のビット線ＢＬ＜３０＞〜ＢＬ＜１６＞は、対応する列選択トランジスタＸ２３０〜Ｘ２１６によってマスター線ＭＬ２に結合されている。同様に比較器２２では、奇数のビット線ＢＬ＜１５＞〜ＢＬ＜１＞は、対応する列選択トランジスタＸ２１５〜Ｘ２１によってマスター線ＭＬ１に結合されていて、偶数のビット線ＢＬ＜１４＞〜ＢＬ＜０＞は、対応する列選択トランジスタＸ２１４〜Ｘ２０によってマスター線ＭＬ０に結合されている。従って、ビット線の容量性負荷の半分は下部のマスター線ＭＬ３およびＭＬ１に分配され、残り半分は上部のマスター線ＭＬ０およびＭＬ２に分配される。例えば奇数のビット線が選択されると、容量性負荷は下部のマスター線ＭＬ３またはＭＬ１に分配される。例えば、基準ビット線ｒｅｆＢＬ＜１＞およびｒｅｆＢＬ＜２＞はそれぞれ、スイッチＳ５およびＳ６を用いて、マスター線ＭＬ３またはＭＬ２、あるいはＭＬ１またはＭＬ０のいずれか（いずれかは、選択されたセルによって用いられない）に結合される。
次に、ビット線ＢＬ＜３１＞におけるメモリセルの選択について説明する。列選択トランジスタＸ２３１がオンにされ、これによってビット線ＢＬ＜３１＞が下部のマスター線ＭＬ３に接続される。基準セルに対する列選択トランジスタＸ２Ｒ１およびＸ２Ｒ２がオンにされ、そしてスイッチＳ５内の接続部２８およびスイッチＳ６内の接続部３０が、上部のマスター線ＭＬ２およびＭＬ０に接続される。上部のマスター線ＭＬ２とＭＬ０との間にあるスイッチＳ２は、基準セル電流を平均化するために閉じられる。下部の２つのマスター線ＭＬ３とＭＬ１との間にあるスイッチＳ１は開いたままにされる。
奇数のビット線と偶数のビット線とが２つの別々のマスター線に接続された対称型の感知回路２４構成では、電圧比較器１９および２２の入力部において見られる実効容量性負荷はほぼ等しい。特に、マスター線ＭＬ１またはＭＬ３を含む感知経路のＲＣ時定数は、短縮されたマスター線ＭＬ２／ＭＬ０に接続された２つの感知経路のＲＣ時定数とほぼ等しい。読み出し動作中は、下部のマスター線ＭＬ１およびＭＬ３は、８つのトランジスタＸ２３１、Ｘ２２９〜Ｘ２１７およびＸ２１５、Ｘ２１３〜Ｘ２１を有していて、これらのトランジスタは、選択されたセルまたは基準セルにそれぞれ関連した１つのビット線に接続されている。また、上部のマスター線ＭＬ２およびＭＬ０は、８つのトランジスタＸ２３０、Ｘ２２８〜Ｘ２１６およびＸ２１４、Ｘ２１２〜Ｘ２０を有していて、これらのトランジスタは、選択されたセルまたは基準セルにそれぞれ関連した１つのビット線に接続されている。上部のマスター線ＭＬ２およびＭＬ０には、基準トランジスタＸ２Ｒ１およびＸ２Ｒ２がさらに接続されている。これは、容量において大幅な相違ではない。従って、上記対称型構造によって、電圧比較器１９および２２の入力部において、極めて対称的な実効容量性負荷が生成される。なお、下部のマスター線に接続されたビット線が選択された場合は、基準セルは上部のマスター線に接続されなければならない。同様に、上部のマスター線に接続されたビット線が選択された場合は、基準セルは下部のマスター線に接続されなければならない。基準セルは、上部マスター線ＭＬ２／ＭＬ０または下部のマスター線ＭＬ１／ＭＬ３へ、スイッチＳ５およびＳ６によって接続される。
次に、図５に示されている対称型感知回路２４の電流センスアンプ１２部分を参照しながら、２つの基準セル電流の平均化について説明する。説明のため、基準ビット線は下部のマスター線ＭＬ１／ＭＬ３に接続されており、選択されたセルビット線は上部のマスター線ＭＬ２／ＭＬ０に接続されているものと仮定する。下部のマスター線のスイッチＳ１は、２つの基準ビット線ｒｅｆＢＬ＜１＞とｒｅｆＢＬ＜２＞とを共に接続する。基準ビット線ｒｅｆＢＬ＜１＞およびｒｅｆＢＬ＜２＞における電圧は、ＢＬクランプ（例えばソースフォロワ）トランジスタＸ３２およびＸ３３によって一定に保持される。基準ビット線ｒｅｆＢＬ＜１＞およびｒｅｆＢＬ＜２＞の基準電流は、下部のマスター線のスイッチＳ１の接続部によって印加される。基準ビット線ｒｅｆＢＬ＜１＞およびｒｅｆＢＬ＜２＞電流は、ビット線クランプデバイスＸ３２およびＸ３３、ならびに負荷デバイスＸＬ２およびＸＬ３をそれぞれ通って流れる。負荷デバイスＸＬ１、ＸＬ２、ＸＬ３、およびＸＬ４は、電流センスアンプに高利得を供給するトランジスタ電流源であることが好ましい。基準ビット線ｒｅｆＢＬ＜１＞およびｒｅｆＢＬ＜２＞電流が印加されると、この電流はバイアス電圧源ＶＤＤから、２つの並列抵抗ＸＬ２およびＸＬ３を通って流れる。選択されたセルは、上部のマスター線ＭＬ２に結合される。選択されたセル（例えばＸ２２８）からの電流は、ＢＬクランプデバイスＸ３１、およびバイアス電圧源ＶＤＤに結合された負荷デバイスＸＬ１を通って流れる。上記セル電流によって、負荷デバイスＸＬ１において電圧シフトが発生し、そして負荷デバイスＸＬ１におけるこの電圧変化を電圧比較器１９が検出する。負荷デバイスＸＬ１は、この負荷デバイスのインピーダンス特性に従ってセル電流を電圧へ変換する。
選択されたセルＸ２２８を読み出すためには、負荷デバイスＸＬ１を流れるセル電流が電圧に変換され、この電圧が電圧比較器１９の非反転入力部によって認められる。反転入力部では、スイッチＳ４が閉じているため、２つの負荷デバイスＸＬ２およびＸＬ３は並列接続されている。このため、負荷デバイスＸＬ２およびＸＬ３の定格電流は、負荷デバイスＸＬ１の定格電流の２倍である。１基準ビット線の電流と０基準ビット線の電流との合計は、通常のメモリセルの平均化された０ビットまたは１ビット電流の２倍であることが好ましい。上記電流は、２つの負荷デバイスＸＬ２およびＸＬ３に並列供給され、この結果、通常の負荷デバイスの定格電流の２倍になる。従って、負荷デバイスＸＬ２およびＸＬ３の並列接続において生成された電圧は、１基準セルと０基準セルとの間で平均化された電圧である。
対称型感知構造では、感知経路として上部のマスター線ＭＬ２が用いられる場合があり（偶数ビット線の読み出し時）、それ以外の時間では下部のマスター線ＭＬ３が感知経路として用いられる（奇数ビット線の読み出し時）という問題がある。感知経路として下部のマスター線ＭＬ３が用いられるときは、上部マスター線ＭＬ２が基準セルのために用いられる。この場合、負荷デバイスＸＬ１およびＸＬ４を並列接続するためにスイッチＳ３が閉じられ、この負荷デバイスＸＬ１およびＸＬ４の並列連結によって電流平均化が行われる。この対称型感知構造は、場合によっては下部のマスター線、そして場合によっては上部のマスター線を用いて平均化を行う必要があるため、単一のセンスアンプを使用できないという不都合点がある。従って上記構造は、２つの電圧比較器１９および２２を必要とする。２つの電圧比較器１９および２２は共に機能し、感知構造２４が対称的に動作するように、上部のマスター線ＭＬ０およびＭＬ２に対して負荷デバイスＸＬ１およびＸＬ４を用いるか、あるいは下部のマスター線ＭＬ１およびＭＬ３に対して負荷デバイスＸＬ２およびＸＬ３を用いることによって平均化を行う。
メモリ回路には、例えば電源および出力バッファからのノイズ、またはメモリデバイス自身の内部スイッチングノイズなど、多くのノイズ源が存在する。これらノイズ源の影響を可能な限り低減し、また回路によって引き起こされる過渡電圧を低減するためには、選択されたビット線からセンスアンプ１２の入力部までの感知経路に対して同一のＲＣ時定数を達成するか、あるいは不平衡な容量を充電または放電しても過渡電流が発生しない、一定の測定電圧を有する回路を構成する必要がある。電圧障害が引き起こされ、そしてＲＣネットワークが存在している場合、これによってＲＣネットワーク内にいくらかの過渡電圧または電流が発生する。しかし、電圧比較器の入力部における２つのＲＣネットワークが同一である場合は、これらのＲＣネットワークの過渡応答はほぼ同じであるため、電圧比較器の入力部におけるノイズが低減される。そして電圧比較器１９および２２は、非反転入力部と反転入力部との両方において、同一の寄生電流に誘発された応答（parasitic-induced response）を検出し、電圧比較器１９および２２がノイズから受ける影響が大幅に低減する。なぜなら、大量のノイズが消去されるためである。
従って、図５の実施例に示されているような対称型感知構造２４に対しては、潜在的なノイズを消去または低減し、かつ読み出し時間を早くするために、対称型感知構造を有したセンスアンプが当技術分野において必要とされている。センスアンプ内にノイズが発生すると、データの読み出し時間が長くなる。なぜなら、データが有効となるように不要なＲＣ時定数効果が消失するまで、時間がかかるためである。ノイズへの感度を低減することによってより高速な読み出し動作を可能にする、対称型感知構造が必要とされている。
本発明の実施形態は、非対称型の電流感知回路構造と、不平衡なＲＣ時間が、感知動作を遅延させる過渡電流を発生させ得る回路構造と、図５に示されているような対称型センスアンプ回路と、に対して用いられるセンスアンプを含んでいる。本発明の好ましい一実施形態は、電流感知構造またはその他の信号感知構造に対して用いられるように構成可能な電流センスアンプ７０（図７参照）である。この電流センスアンプ７０は、ＭＲＡＭメモリ感知信号が小さい場合であっても、ＭＲＡＭメモリデバイスにおいて高性能を得られるため有利である。
次に図６を参照すると、本発明の一実施形態に従って電圧比較器３４を備えた電流センスアンプ３２が示されている。トランジスタを有していることが好ましいビット線クランプデバイス（ビット線クランプ装置）Ｔ１およびＴ２のドレインは、電圧比較器３４の非反転入力部および反転入力部にそれぞれ結合されている。トランジスタＴ１およびＴ２のソースは、図示されているように、第１の入力信号ノード入力部Ａおよび第２の入力信号ノード入力部Ｂにそれぞれ接続されている。入力部Ｂは、列選択信号（図５の信号ＣＳ）によって、選択されたメモリセルに接続されている。入力部Ａは、論理メモリ状態「０」および「１」の平均中電流（average mid-current）の読み出しを行う基準セルに接続されている。基準セル電流は、例えば入力部Ａに入力され、トランジスタＴ５へ流れ、そしてトランジスタＴ５にドレイン−ソース電圧を生成する。あるいは、入力部Ａは、選択されたセルとは反対の論理状態を記憶するメモリセルに接続されてもよい。図６に示されているクランプトランジスタＴ１およびＴ２はＮチャネルソースフォロワであるが、他の回路構造および他のタイプのトランジスタを用いてメモリセル電圧をクランプしてもよい。トランジスタＴ１およびＴ２のゲートは、基準電圧Ｖａｎａｌｏｇ１に接続されている。基準電圧Ｖａｎａｌｏｇ１は、図４ａを参照しながら上述したように、ビット線クランプ電圧を供給するように構成されていることが好ましい。（図４ａの「ＢＬクランプ電圧」に対応する）基準電圧Ｖａｎａｌｏｇ１は、ＦＥＴ閾値電圧を考慮して、電圧レベルが約０．７ボルトであり、例えば約２００〜３００ｍＶのメモリセル電圧を生成する。しかし基準電圧Ｖａｎａｌｏｇ１の電圧レベルは上記以外であってもよい。
電流センスアンプ３２は、電圧等化装置として機能する任意のトランジスタスイッチＴ３およびＴ４を備えていてよい。例えば、トランジスタＴ３のソースは信号入力部Ｂに結合されていてよく、トランジスタＴ３のドレインは信号入力部Ａに結合されていてよく、トランジスタＴ４のソースは電圧比較器３４の反転入力部に結合されていてよく、トランジスタＴ４のドレインは電圧比較器３４の非反転入力部に結合されていてよい。トランジスタＴ３およびＴ４のゲートは、等化信号ＥＱに結合されている。入力信号ノード、入力部Ａ、および入力部Ｂが同一電位にある（等化される）ように、また比較器３４の入力部が同一電位に等化されるように、トランジスタＴ３およびＴ４が読み出し動作開始前にアクティブにされる。トランジスタＴ３およびＴ４は、ビット線が接続されてメモリセルの読み出し準備が整った後の短い遅延後にオフにされる。ビット線を従来通りに接続することによって、回路内にいくらかの過渡電流障害が生じる。
電流センスアンプ３２は、電流ミラー３６を備えているため有利である。電流ミラー３６は、電圧比較器３４の入力部にドレインが結合されたＰチャネルトランジスタから形成されていることが好ましい。上記電流ミラーは、バイアス電圧源ＶＤＤとクランプデバイスＴ１との間に結合された第１のトランジスタＴ５と、バイアス電圧源ＶＤＤとクランプデバイスＴ２との間に結合された第２のトランジスタＴ６とを有している。バイアス電圧源ＶＤＤに対する典型的な電圧は１．８ボルトであるが、次世代または別の設計では１．８ボルト未満（または１．８ボルト以上）の電圧を用いてもよい。トランジスタＴ５およびＴ３のゲートは、共に結合されていると同時にトランジスタＴ５のドレインに結合されている。トランジスタＴ５は、トランジスタダイオードとして構成されている。従ってトランジスタＴ６は、トランジスタ電流源として構成されている。
トランジスタダイオード構成では、トランジスタ（例えばトランジスタＴ５）のゲートがドレインに接続され、そして電流がドレインに印加されると、ドレイン−ソース間に電圧が生じ、上記トランジスタはダイオード様の動作を示す。入力部Ａに印加された電流は、トランジスタＴ５のゲートに接続されたトランジスタＴ５のドレインを通って流れ、トランジスタＴ５のドレイン−ソース間に電圧を生成する。抵抗のような線形負荷ではなく、動作は幾分ダイオードに類似し、非線形電圧電流特性を示す。
辺６２では、入力部Ａ、従ってトランジスタＴ５を流れる電流によってトランジスタＴ１のドレイン−ソース間電圧が判別される。辺６４では、トランジスタＴ５によって決定されるゲート電圧によって飽和状態で動作するトランジスタＴ６のドレイン−ソース間電圧は、最初の過渡状態後のドレイン−ソース間電流に大きく依存している。このドレイン−ソース間電流は、入力部Ｂの電流とほぼ等化である必要がある。従って、トランジスタＴ６の定常状態にあるドレイン−ソース間電流は、入力部Ｂにおける入力電流によって実質的に判別される。なぜなら、ＭＴＪ測定時間中、トランジスタＴ３およびトランジスタＴ４がオフにされるからである。従って、入力部Ａおよび入力部Ｂからの不平衡なセル電流は、特にトランジスタＴ６のドレイン−ソース間電圧によって、比較器３４の入力部に結合された顕著な電圧差に変換される。電圧比較器３４は、入力部Ａおよび入力部Ｂからのわずかな電流差によって生じる顕著な電圧差を感知する。
従って、入力部Ｂの電流が入力部Ａの電流よりわずかに高い場合は、電圧比較器３６の反転入力部において顕著な電圧シフトが発生する。なぜなら、電圧比較器３４の入力端子に実質的に電流が流れないからである。飽和電流状態でトランジスタのドレインに電流がさらに印加されると、この電流のわずかなシフトによってドレイン−ソース間電圧に大規模なシフトが生じ、結果として顕著な電圧増幅が起こる。増幅された電圧は、電圧比較器３４の反転入力部によって感知される。このように、入力部Ａ−入力部Ｂ間の電流差が微小な場合でも、電圧比較器３４の反転入力部と非反転入力部との間に大規模な電圧差が発生するため有利である。
トランジスタＴ５およびＴ６は、寸法および形状ともに同一であり、同方向を向き、さらに同タイプのトランジスタを有していることが好ましい。さらに当技術分野では周知であるように、また特定の回路設計において求められているように、各トランジスタ領域をスケールして、スケールされた電流ミラーレッグ電流（current mirror leg current）を生成することによって、電流ミラーの電流がスケールされる。理想的（またはスケールされた）電流ミラー性能を得るために、トランジスタＴ５およびＴ６双方の動作条件が相似している（またはスケールされている）ことが好ましい。
従ってトランジスタＴ５およびＴ６は、電圧比較器３４の第１および第２の入力部である入力部Ａおよび入力部Ｂにおいて電圧差を増幅し、選択されたメモリセルの論理状態を示すノード「ＯＵＴ」において莫大な出力電圧を生成する。このため、メモリセルの状態に依存したメモリセル抵抗の微小な変化によって、電流センスアンプの辺６２および６４においてわずかな電流差が検出可能となる。トランジスタＴ５およびトランジスタＴ６は、ＰＭＯＳトランジスタを備えていることが好ましいが、代わりに例えばＮＭＯＳトランジスタを備えていてもよい。電流センスアンプ内に任意の等化スイッチＴ３およびＴ４を備えて、入力部Ａおよび入力部Ｂ、ならびにセンスアンプ３２の比較器段３４の非反転入力部および反転入力部に直接配置してもよい。
図６に示されている電流感知回路は、クランプトランジスタを用いてメモリセルに平衡電圧を印加することによって不明な寄生容量の電荷変化を回避し、かつソースフォロワクランプのドレインに結合された電流ミラーを用いて、感知されたメモリセルの抵抗の微小な変化に対して高感度を与えるように構成されている。
図６に示されている電流ミラー３６の精度は、トランジスタＴ６を備えた追加的かつ任意のカスケードデバイスを直列に積層することによって改善可能である。本明細書において既に参照および援用した、同時係属中の特許出願番号１０／３２６、３６７（’３６７出願）は、電流ミラーを有するカスケードデバイスを備えるための回路技術について記載している。電流ミラートランジスタの両辺における動作条件を相似させるために、回路内にカスケードデバイスを備えてもよい。これによって、回路の精度および容量動作（capacitive behavior）が改善される。このように、センスアンプにカスケードデバイスを備えることによって、電流感知速度に優位性がもたらされる。
電流センスアンプ３２内の容量性負荷の非対称性について、図６をさらに参照しながら説明する。トランジスタダイオードとして構成されたトランジスタＴ５と、Ｔ６とからなる電流ミラー内では、Ｔ５のドレイン（ノードＮ１）における容量性負荷は、Ｔ５のドレイン、トランジスタＴ５のゲート、およびトランジスタＴ６のゲート負荷による負荷を有している。Ｔ６のドレイン（ノードＮ２）における容量性負荷は、Ｔ６のドレインによる負荷のみを有している。従って、電流入力部である入力部Ａおよび入力部Ｂにおける電圧クランプによって、容量の非対称性により、上記回路の感度が低下しているが、電流ミラー３６内の電圧変動回路における容量の非対称性は残存している。
比較器３４の入力ノード（例えば非反転入力部および反転入力部、ノードＮ１およびＮ２）は、感知周期中に最終値へと移動していく。これら２つのノードの容量が異なっている場合は、負荷の軽い方の辺が他方の入力部よりも早く移動して、不要な異なる信号を生成する。これによって真の信号の読み出しに要する遅延が長くなり、結果としてアクセス時間が遅くなる。電流ミラー負荷の負荷は、一方の辺が両方のデバイスのゲートキャパシタンスを有し、他方の辺がゲートキャパシタンスを有さないように、不一致するように設計されている。特にこれら２つのデバイス間の不一致を低減するためにデバイス寸法を拡大する場合には、上記効果は極めて顕著となる。
比較器の入力部における容量の不平衡という問題に対する解決策の１つは、同時係属中の’３６７出願において、図１２を参照しながら説明されている。同出願では、電圧比較器３４の入力部における容量性負荷は、ゲートキャパシタンスを持たない、あるいはゲートキャパシタンスが少ない比較器の辺にダミーの容量性デバイスを少なくとも１つ備えることによって一致している。この少なくとも１つのダミーの容量性デバイスは、２つのダミーゲートを有している。これら２つのダミーゲートは、本発明の図６に示した電流ミラーデバイスＴ５およびＴ６と容量が同じであることが好ましい。追加された上記容量性デバイスは、ドレインおよびソースを有していると共に回路の低インピーダンスポイントに結合されているトランジスタを少なくとも１つ、あるいは、キャパシタを少なくとも１つ有していてよい。追加された上記容量性デバイスは、電流ミラーのトランジスタＴ６のドレインおよびソース全体に結合されて、電流ミラーの容量性負荷を平衡させている。この解決策は、電流感知回路の過渡応答を顕著に改善させる一方、容量性負荷の平衡精度がさらに改善されたことによる利点を有している。なぜなら、製造プロセスおよび部品の多様性、および追加されたトランジスタの動作点の非類似性ゆえに、最良の過渡性能を得るために追加の回路素子を調整または補正する必要があり、これによって追加的なコストがかかるためである。
次に図７を参照すると、能動的（actively）に平衡された容量性負荷７５を有する、本発明の原理に従って構成された電流センスアンプ７０の回路図が示されている。図６に示されている部品と同一の部品については、簡潔にするため説明を省略する。能動的に平衡された追加の容量性負荷７５は、回路の比較器３４の両辺における容量を一致させるために備えられている。能動的に平衡された容量性負荷７５は、トランジスタＴ７およびＴ８を有している。トランジスタＴ７およびＴ８は、寸法、形状、タイプ、および配置がトランジスタＴ５およびＴ６と同一であることが好ましい。これらのトランジスタは、同一のダイに近接して配置されていることが好ましい。トランジスタＴ７およびＴ８のソースは電圧源ＶＤＤに結合されていて、ゲートはトランジスタＴ６のドレインに結合されている。トランジスタＴ７およびＴ８、ならびにトランジスタＴ５およびＴ６の動作条件を類似させるために、トランジスタＴ７およびＴ８のドレインは、トランジスタＴ５およびＴ６のドレインの平均電位とほぼ一致する電位に結合されている。これは、トランジスタダイオード構成内に配置されたトランジスタＴ１１を、スイッチ１３と直列に備えることによって達成される。スイッチ１３は、信号「ｅｎ」によって導通するように有効にされる。信号「ｅｎ」は、ＭＴＪメモリセルの感知段階よりも十分に早い段階においてアクティブにされて、関連する回路の波形に過渡状態が存在していない測定プロセス中に、トランジスタダイオードデバイスＴ１１に電流が流れることを可能にする。
当技術分野では周知であるように、半導体デバイスに関連した寄生容量は、そのデバイス内の電圧差に依存している。例えばバックバイアスを印加された半導体接合は、ドーパント濃度に応じて、接合容量の電圧依存のほぼ平方根を示す。ＦＥＴの内部構造は、バックバイアスを印加された半導体接合を有している。従ってＦＥＴスイッチ（例えばドレイン端子）が示す容量は、電圧依存性の部品を有しているものと考えられる。ＦＥＴが示す容量は、ロット毎に様々に異なる製造プロセス、およびデバイスの動作温度に依存している。スイッチ１３がアクティブにされて、信号「ｅｎ」によって導通される際に、（信号「ｅｎ」は、スイッチを導通させるために、ＶＤＤと等しくなるように設定可能である。）ノードＮ３の電圧は、例えばバイアス電圧源１．８Ｖの半分である約９００ｍＶであることが好ましく、またトランジスタＴ５およびＴ６の平均ドレインを表している。理想的には、ノードＮ３の電圧は、容量性負荷が等価となるように、トランジスタＴ５およびＴ６の平均動作条件を一致させるように構成されている必要がある。しかし、トランジスタＴ５およびＴ６の平均動作条件を一致させる際の精度は、回路での許容できる正確な容量マッチングを必要としない。これによって、製造および温度に応じた容量の変動が実質的に除去される。過渡電流は、図７に示されている構造によってほぼ一致させることができる。図７では、トランジスタＴ７およびＴ８は、トランジスタＴ５およびＴ６のドレインのほぼ平均電位にある電圧に結合されている。トランジスタＴ１１およびＴ１３を備えた動作点生成回路は、トランジスタＴ７およびＴ８に適切な動作条件を確立するために、近似した動作電圧をノードＮ３に生成する任意の回路に置き換えることができる。これによって、追加された適切な寄生容量が備えられて、電圧比較器の容量入力部を調整なしに平衡させることができる。製造プロセスおよび温度に応じた変動に対して感度が低く、かつ同様の動作条件によって生成された、ほぼ同様の容量を有する、ほぼ同様の部品を備えることによって、電圧比較器の入力部における容量性負荷がほぼ一致する回路について説明してきた。
次に図８を参照すると、能動的に平衡された容量性負荷７５に電圧比較器８５が組み合わされた、本発明の原理に従って構成された電流センスアンプ８０の回路図が示されている。図６および図７に示されている部品と同一の部品については、簡潔にするためにここでの説明も省略する。図８に示されている回路では、能動的に平衡された容量性負荷７５の機能と電圧比較器８５の機能とが組み合わされている。図８では、図６を参照しながら説明した電圧比較器３４が、電圧比較器８５と置き換えられている。容量平衡トランジスタＴ７およびＴ８のゲートならびに電圧感知トランジスタＴ９のゲートはノードＮ２に接続されていて、容量平衡機能を実現している。トランジスタＴ７およびＴ８のドレインは、トランジスタＴ９のドレインに接続されている。図８に示されているように、トランジスタＴ７、Ｔ８およびＴ９は並列結合されている。トランジスタＴ７、Ｔ８およびＴ９は、回路との容量平衡効果が同一となるように、適切にスケールされた領域において、１つ、２つ、あるいはそれ以上のトランジスタに統合可能である。またトランジスタＴ７、Ｔ８およびＴ９の識別は、これら３つが並列結合されている点において特異ではない。これらのトランジスタは、回路に関する説明を分かりやすくするため別々に識別されている。トランジスタＴ１、Ｔ２、Ｔ５およびＴ６は、ＭＴＪセルの論理状態感知プロセス中に、ノードＮ１−Ｎ２間に電圧差を発生させる。ノードＮ１−Ｎ２間の電圧差は、入力部Ａおよび入力部Ｂへの入力電流の差によって表されるＭＴＪのメモリ状態を表す。この電圧差は、トランジスタＴ７と、ノードＮ２のトランジスタＴ８およびＴ９と、ノードＮ１のトランジスタＴ１０に結合される。トランジスタＴ７、Ｔ８およびＴ９を通って流れ、そしてノードＮ３に組み合わされるドレイン−ソース間電流は、トランジスタＴ１１およびＴ１２によって形成された電流ミラーによってトランジスタＴ１０へ流れる。トランジスタＴ１０のドレイン電圧は、そのゲート電圧の微小な変化に対して感度が高いため、出力ノード「ＯＵＴ」において大規模な電圧変化が生じる。これは、感知されて入力部Ａおよび入力部Ｂへ供給された電流のわずかな差によって生じる。
トランジスタＴ１１は、ノードＮ１およびＮ２における動作点電圧にノードＮ３における電圧が近似するような寸法に設計される。この寸法設計は、例えばＨＩＳＰＩＣＥ（登録商標）などの回路およびデバイスシミュレーションプログラムを用いて実施可能である。ノードＮ３における典型的な電圧は、１．８Ｖのバイアスソース電圧ＶＤＤに対して約９００ｍＶである。従ってトランジスタＴ７、Ｔ８およびＴ９の寸法、形状、および動作点は、例えば回路の製造プロセスおよび動作温度の変動とは無関係に、かつ調整の必要なく、ノードＮ２における容量がノードＮ１における容量と正確に平衡するように構成できる。トランジスタＴ７、Ｔ８およびＴ９は、電圧感知トランジスタＴ９およびＴ１０ならびに電流ミラートランジスタＴ１１およびＴ１２を有する差動電圧比較器へ電流をまとめて注入する。このため、トランジスタＴ１１およびＴ１２の寸法は、トランジスタＴ１０からの電流と、並列トランジスタＴ７、Ｔ８およびＴ９からの電流とを比較できるように設計されている必要がある。当技術分野では周知であるように、電流ミラーからの制御された電流は、各トランジスタの領域の比率に応じてスケール可能である。図７を参照しながら前述したように信号［ｅｎ」に結合されるトランジスタＴ１３は、電圧比較器８５の動作を有効にする。ここまで、能動的な容量平衡機能と、電圧比較機能とが組み合わされることによって、集積回路の配置が簡略化できる可能性を提供すると共に、ほぼ一致した過渡特性を維持できる回路について説明してきた。
次に図９を参照すると、能動的に平衡された容量性負荷９５に電圧比較器８５が組み合わされた、本発明の原理に従って構成された電流センスアンプ９０の回路図が示されている。図６および図７に示されている部品と同一の部品については、簡潔にするためにここでの説明も省略する。図９に示されている回路は、図８を参照しながら説明した、電圧比較器８５を利用した電圧比較機能を有している。並列結合されたトランジスタＴ７およびＴ８のドレインは、Ｎ３などの能動ノードではなくてノードＶＤＤに接続されていて、能動的な容量平衡機能を達成する。トランジスタＴ７およびＴ８は、トランジスタＴ５およびＴ６の動作条件とは一致しないが、トランジスタＴ７およびＴ８の寸法および配置を固定させることは可能である。この結果、例えば製造プロセスまたは回路動作温度における変化にも関わらず、回路内の容量が大幅に平衡される。このような変化に対する感度を最小にするトランジスタＴ７およびＴ８の最適寸法および配置は、例えばＨＩＳＰＩＣＥ（登録商標）などの回路およびデバイスプログラムを用いた回路およびデバイスシミュレーションを用いて決定することができる。ここまで、能動的な容量平衡機能と、電圧比較機能とが組み合わされることによって、集積回路の配置が簡略化できる可能性を提供すると共に、ほぼ一致した過渡特性を維持できる回路について説明してきた。
本発明の実施形態およびその利点について詳細に説明してきた。しかし、特許請求の範囲によって規定された本発明の精神および範囲から逸脱することなく、様々な変更、置き換え、および変化を加えることができることについて理解されたい。
ＭＴＪスタックの斜視図である。 選択ＦＥＴを有するＭＲＡＭメモリデバイスの断面図である。 図２に示されているメモリデバイスの回路図である。 ２つの基準セルの電流を平均化する非対称型感知回路の回路図である。 メモリセルアレイ、および電流感知回路に結合された２つの基準セルの回路図である。 ２つの差動アンプを有する、従来技術による対称型感知回路の回路図である。 電圧比較器、ビット線クランプ装置、および容量性負荷が不平衡な電流ミラーを有する電流センスアンプを示す図である。 容量性負荷が能動的に平衡された電流ミラー、ビット線クランプ装置、およびトランジスタダイオード回路を有する、本発明の一実施形態に従った電流センスアンプを示す図である。 容量性負荷が能動的に平衡された電流ミラー、ビット線クランプ装置、および電圧感知トランジスタと出力駆動電流ミラーとを有した集積電圧比較器を備えた、本発明の一実施形態に従った電流センスアンプを示す図である。 容量性負荷が能動的に平衡された電流ミラーに、電圧感知トランジスタと出力駆動電流ミラーとを有した集積電圧比較器を組み合わせた、本発明の一実施形態を示す図である。

Claims (12)

  1. 第１入力部、第２入力部、および出力部を有する電圧比較器と、
    上記電圧比較器の第１入力部と第１入力信号ノードとに結合されると共に、基準電圧が結合される第１クランプ装置と、
    上記電圧比較器の第２入力部と第２入力信号ノードとに結合されると共に、上記基準電圧が結合される第２クランプ装置と、
    電圧源と上記第１クランプ装置とに結合された、ソース、ゲート、およびドレインを有する第１トランジスタを含む第１側と、上記電圧源と上記第２クランプ装置とに結合された、ソース、ゲート、およびドレインを有する第２トランジスタを含む第２側とを有する電流ミラーと、
    上記第２トランジスタのソースおよびドレインに結合された平衡容量を有する感知機構とを備え、
    上記第１トランジスタおよび上記第２トランジスタの各ゲートが、互いに結合されると共に、上記第１トランジスタのゲートおよびドレインが互いに結合されており、
    上記第２トランジスタのソースおよびドレインに結合された平衡容量は、ソース、ゲート、およびドレインを有する第３トランジスタを有し、
    上記第３トランジスタのソースは、上記第２トランジスタのソースに結合され、上記第３トランジスタのゲートは、上記第２トランジスタのドレインに結合され、上記第３トランジスタのドレインは、上記電流ミラーの平衡容量性負荷のドレインノードに結合されており、
    上記ドレインノードは、上記電流ミラーの容量性負荷を平衡とするために、上記第３トランジスタのソース端子の電圧とは異なる電圧を生じる電圧源に結合されることを特徴とする電流センスアンプ。
  2. 上記電圧比較器の第１入力部および第２入力部に結合される等化トランジスタをさらに備えることを特徴とする請求項１に記載の電流センスアンプ。
  3. 上記第１入力信号ノードおよび上記第２入力信号ノードに結合される等化トランジスタをさらに備えることを特徴とする請求項１に記載の電流センスアンプ。
  4. 上記ドレインノードは、トランジスタダイオードとして構成される第４トランジスタに結合されることを特徴とする請求項１に記載の電流センスアンプ。
  5. 電流感知段階前に導通するスイッチにより、上記第４トランジスタを介して電流が流れることを特徴とする請求項４に記載の電流センスアンプ。
  6. 上記第１入力信号ノードまたは上記第２入力信号ノードのいずれか１つには、少なくとも１つの基準セルの基準電流が導かれ、上記基準電流が導かれていない入力信号ノードには、読み出される選択されたメモリセルから電流が導かれ、
    上記電圧比較器は、上記選択されたメモリセルの論理状態に関連した論理状態を出力することを特徴とする請求項１に記載の電流センスアンプ。
  7. 上記第１入力信号ノードまたは上記第２入力信号ノードに導かれる基準電流は、少なくとも２つの基準セルの平均電流を含んでいることを特徴とする請求項６に記載の電流センスアンプ。
  8. 上記第１入力信号ノードは、選択されたメモリセルからの電流、または上記選択されたメモリセルとは逆の論理状態を記憶するように構成されたメモリセルからの電流が導かれ、
    上記第２入力信号ノードは、上記選択されたメモリセルからの電流、または上記選択されたメモリセルとは逆の論理状態を記憶するように構成されたメモリセルからの電流が導かれることを特徴とする請求項１に記載の電流センスアンプ。
  9. 第１側および第２側を有し、少なくとも２つのメモリセルが基準セルであるメモリセルアレイと、
    第１方向に延び、上記メモリセルの第１側に結合される複数の並列なワード線と、
    上記メモリセルの第２側に結合される複数の並列なビット線と、
    少なくとも１つの列セレクタと、少なくとも１つの電流センスアンプとを有する感知回路とを備え、
    上記少なくとも１つの列セレクタは、上記メモリアレイに結合されると共に、上記メモリセルアレイの各ビット線に結合される少なくとも１つの列セレクタトランジスタを有し、
    上記少なくとも１つの電流センスアンプは、
    第１入力信号ノードに結合される第１入力部、第２入力信号ノードに結合される第２入力部、および出力部を有する電圧比較器と、
    第１クランプ装置と、
    第２クランプ装置と、
    電圧源と上記第１クランプ装置とに結合された第１トランジスタを有する第１側と、上記電圧源と上記第２クランプ装置とに結合された第２トランジスタを有する第２側とを有する電流ミラーと、
    上記電流ミラーの上記第２トランジスタのソースに自身のソースが結合され、上記第２トランジスタのドレインに自身のゲインが結合され、上記電流ミラーの平衡容量性負荷のドレインノードに自身のドレインが結合される第３トランジスタを有する容量平衡回路とを備え、
    上記第１入力信号ノードおよび上記第２入力信号ノードには、少なくとも１つの基準セルの基準電流、または選択されたメモリセルから電流のいずれかが導かれ、
    上記電圧比較器は、上記選択されたメモリセルの論理状態に関連した論理状態を出力し、
    上記第１トランジスタおよび上記第２トランジスタの各ゲートが、互いに結合されると共に、上記第１トランジスタのゲートおよびドレインが互いに結合されており、
    上記ドレインノードは、上記電流ミラーの容量性負荷を平衡とするために、上記第３トランジスタのソース端子の電圧とは異なる電圧を生じる電圧源に結合されることを特徴とするメモリ装置。
  10. 上記第１クランプ装置は、上記電圧比較器の第１入力部と第１入力信号ノードとに結合されると共に、基準電圧が結合され、
    上記第２クランプ装置は、上記電圧比較器の第２入力部と第２入力信号ノードとに結合されると共に、上記基準電圧が結合され、
    上記電流ミラーは、上記電圧比較器の第１入力部および第２入力部に結合されることを特徴とする請求項９に記載のメモリ装置。
  11. 上記電流センスアンプは、上記電圧比較器の第１入力部および第２入力部に結合される第１等化トランジスタと、上記第１入力信号ノードおよび上記第２入力信号ノードに結合される第２等化トランジスタとをさらに備えることを特徴とする請求項９に記載のメモリ装置。
  12. 上記メモリセルは、磁気トンネル接合を有し、
    上記メモリ装置は、磁気ランダムアクセスメモリ装置を有することを特徴とする請求項９に記載のメモリ装置。
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