CN101208754B - 半导体器件及其控制方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其控制方法，该半导体具备：第一电流电压转换电路(16)，连接于非易失性存储器单元阵列(10)内设置的核心单元(12)；第二电流电压转换电路(26)，通过参考单元数据线(24)连接参考单元(22)；感测放大器(18)，感测第一电流电压转换电路的输出与第二电流电压转换电路的输出；比较电路(28)，比较参考单元数据线的电压值与既定电压值；以及充电电路(30)，在参考单元数据线的预充电时，当参考单元数据线的电压值比既定电压值还低时，对参考单元数据线进行充电。依据本发明，能够缩短参考单元数据线的预充电时间，而能够缩短数据读取时间。

Description

半导体器件及其控制方法 
技术领域
本发明涉及一种半导体器件及其控制方法，尤其涉及一种具有非易失性存储器单元阵列的半导体器件及其控制方法。 
背景技术
近年来，作为可重新写入数据的半导体器件的非易失性存储器已被广泛利用。例如在具有代表性的非易失性存储器的快闪存储器中，构成存储器单元的晶体管具有称为电荷蓄积层的浮动栅(floating gate)或绝缘膜。并且，通过使电荷蓄积于电荷蓄积层来存储数据。当电荷蓄积至捕获层(trap layer)时，晶体管的临界电压便会变化。数据的读取便是通过读取该晶体管的临界电压作为漏极电流值而进行。 
为了达到高存储容量化，有一种使电荷蓄积于由氮化硅层所构成的捕获层的SONOS(Silicon Oxide Nitride Oxide Silicon；硅氧氮氧硅)型快闪存储器。另外，为了达到高存储容量化的目的，已开发有于1个晶体管具有2个以上的电荷蓄积区域的快闪存储器。例如，于专利文献1揭示有于栅极电极与半导体衬底间具有2个电荷蓄积区域的晶体管。该晶体管为使源极与漏极交互对称性地动作。如此，具有不将源极区域与漏极区域作区别的虚拟接地型构造。 
图1为说明习知技术的数据读取的示意图。于非易失性存储器单元阵列10内配置有作为非易失性存储器单元的核心单元(core cell)12。虽然此处仅记载1个，但实际上配置有多个。核心单元12的晶体管的源极连接至接地，漏极连接至核心单元数据线14。于核心单元数据线14连接有第一电流电压转换电路16(串叠电路；cascode circuit)。核心单元数据线14及第一电流电压转换电路16亦配置有多条(个)，但此处仅记载1条(个)。 
参考单元(reference cell)22亦同样地，通过参考单元数据线24连接第二电流电压转换电路26(串叠电路)。第一电流电压转换电路16及第 二电流电压转换电路26的输出是输入至感测放大器(sense amp)18，进行感测并输出。感测放大器18亦配置有多个，但此处仅记载1个。 
自核心单元12读取数据为如下述进行。首先，第一电流电压转换电路16对核心单元数据线14进行预充电(pre-charge)，使核心单元数据线14的电压值成为既定的电压值。如此一来，对应写入至核心单元12的数据，电流流通核心单元12。第一电流电压转换电路16将该电流值转换成电压值，输出至感测放大器18。 
参考单元22的晶体管的临界电压为用来判断核心单元12的数据为“1”或“0”的基准临界电压。与核心单元侧相同地，第二电流电压转换电路26对参考单元数据线24进行预充电，将参考单元22的电流值转换成电压值并输出至感测放大器18。感测放大器18将第一电流电压转换电路16及第二电流电压转换电路26的输出进行比较，对应写入核心单元12的数据是“1”或“0”，进行感测放大器输出。 
于专利文献2揭示有一具有用于核心单元与参考单元的电流电压转换电路且将参考单元用电流电压转换电路的输出输入至核心单元用电流电压转换电路的电路。于专利文献3揭示有具有用以使电流电压转换电路加快预充电的晶体管的电路。 
专利文献1：日本特表2000-514946号公报 
专利文献2：日本特开2001-250391号公报 
专利文献3：美国专利第6259633号说明书 
发明内容
(发明所欲解决的课题) 
依非易失性存储器的种类，有在数据读取时，同时自连接于相同字线(word line)的多个核心单元12读取数据的情形。例如，NOR(反或)型或者具有虚拟接地型存储器单元阵列且具有与NAND(反及)型快闪存储器相同介面的存储器器件，自连接于相同字线的核心单元，同时读取例如512位的数据。连续例如32次进行该读取动作，使各读取出的数据(合计2kByte)存储于暂存器，再自该暂存器以每次16位连续输出至晶片外部。第一电流电压转换电路16及感测放大器18按每一核心单元数据线14配置。因此，当同时自核心单元12读取数据时， 第二电流电压转换电路26的输出会输入至各个感测放大器18。例如当同时读取512位数据时，连接512个感测放大器18。 
另一方面，第二电流电压转换电路26的输出连接至512个感测放大器18。如上所述，由于第二电流电压转换电路26连接多个负载，所以第二电流电压转换电路26的输出线的预充电需要花上时间。因此，造成数据读取时间变长的问题。 
本发明乃有鉴于上述问题而研创者，其目的在于提供能够缩短参考单元数据线的预充电时间，而缩短数据读取时间的半导体器件及其控制方法。 
(解决课题的手段) 
本发明的半导体器件具备：第一电流电压转换电路，连接于非易失性存储器单元阵列内设置的核心单元；第二电流电压转换电路，以参考单元数据线连接参考单元；感测放大器，感测所述第一电流电压转换电路的输出与所述第二电流电压转换电路的输出；比较电路，比较所述参考单元数据线的电压值与既定电压值；以及充电电路，在所述参考单元数据线的预充电时，当所述参考单元数据线的电压值比所述既定电压值还低时，对所述参考单元数据线进行充电。依据本发明，在对参考单元数据线进行预充电时，除了利用第二电流电压转换电路，还利用充电电路对参考单元数据线进行充电，而能够高速地对参考单元数据线进行预充电。因此，能够提供能够缩短数据读取时间的半导体器件。 
本发明的半导体器件能构成为，所述充电电路含有栅极连接所述比较电路的输出且源极与漏极分别连接电源及所述参考单元数据线的FET。依据本发明，能够简单地构成充电电路。 
本发明的半导体器件能构成为，所述第二电流电压转换电路具有输入有所述参考单元数据线的电压值与所述既定电压值的第一差动电路；所述比较电路具有栅极连接所述第一差动电路的输出且源极与漏极分别连接电源及输出节点的FET、以及栅极连接所述第一差动电路的电流源FET的栅极且源极与漏极分别连接所述输出节点及接地的FET；所述比较电路的输出端子连接至所述输出节点。依据本发明，通过使用第二电流电压转换电路的差动电路的输出，能够简单地构成比 较电路。 
本发明的半导体器件能构成为，所述既定电压值比对所述参考单元数据线进行预充电时的目标电压值低。依据本发明，能够在参考单元数据线的电压值比目标电压值低且需要充电电路进行充电时，适当地使充电电路动作。 
本发明的半导体器件能构成为，所述第二电流电压转换电路具有将多个参考单元的输出予以平均的平均电路，且所述第二电流电压转换电路会输出所述平均电路的输出。依据本发明，具有多个参考单元，将其输出予以平均并作为第二电流电压转换电路的输出，藉此，能够更正确地判断核心单元的数据。 
本发明的半导体器件能构成为，所述第二电流电压转换电路会输出至所述第一电流电压转换电路及所述感测放大器；所述第一电流电压转换电路将所述核心单元的输出与所述第二电流电压转换电路的输出进行差动放大，并输出至所述感测放大器。依据本发明，由于能够在感测放大器进行最后的放大动作前，将核心单元侧的数据与参考单元侧的数据的差进行放大，所以能够更确实地进行核心单元的数据读取。 
本发明的半导体器件能构成为，所述平均电路具有用于输出至所述第一电流电压转换电路的第一平均电路、以及用于输出至所述感测放大器的第二平均电路。依据本发明，能够防止各自的平均电路的输出杂讯对另一方产生影响。 
本发明的半导体器件能构成为，具备在对所述参考单元数据线的预充电结束后，使所述感测放大器开始进行感测的感测控制电路。依据本发明，能够在所述参考单元数据线的预充电结束后，再进行感测放大器的感测。因此，能够实现正确且高速的感测。 
本发明的半导体器件能构成为，所述感测控制电路通过将所述第一电流电压转换电路的输出予以导通(ON)而使所述感测放大器开始进行感测。依据本发明，在所述参考单元数据线的预充电结束后，将第一电流电压转换电路的输出予以导通，藉此，能够使用稳定状态的参考单元侧的电压来进行感测放大器的感测。因此，能够实现更正确且高速的感测。 
本发明的半导体器件能构成为，所述感测控制电路包含有连接于所述第一电流电压转换电路的输出与电源间的FET。依据本发明，能够简单地构成感测控制电路。 
本发明的半导体器件能构成为，所述非易失性存储器单元阵列具有SONOS型单元。依据本发明，能够缩短SONOS型快闪存储器的数据读取时间。 
此外，本发明的半导体器件能构成为，所述核心单元为能够存储多个位的单元。依据本发明，能够缩短具有能够存储多个位的单元的快闪存储器的数据读取时间。 
本发明的半导体器件的控制方法，其半导体器件具备：第一电流电压转换电路，连接于非易失性存储器单元阵列内设置的核心单元；第二电流电压转换电路，以参考单元数据线连接参考单元；以及感测放大器，感测所述第一电流电压转换电路的输出与所述第二电流电压转换电路的输出；其特征为半导体器件的控制方法具有：比较所述参考单元数据线的电压值与既定电压值的步骤；以及在所述参考单元数据线的预充电时，当所述参考单元数据线的电压值比所述既定电压值还低时，对所述参考单元数据线进行充电的步骤。依据本发明，在对参考单元数据线进行预充电时，除了利用第二电流电压转换电路，还利用充电电路对参考单元数据线进行充电，而能够高速地对参考单元数据线进行预充电。因此，能够提供能够缩短数据读取时间的半导体器件的控制方法。 
本发明的半导体器件的控制方法能构成为，在所述参考单元数据线的预充电结束后，具有将多个参考单元的输出予以平均的步骤，且所述第二电流电压转换电路的输出为已平均后的输出。依据本发明，将多个参考单元的输出予以平均并作为第二电流电压转换电路的输出，藉此，能够更正确地判断核心单元的数据。 
本发明的半导体器件的控制方法能构成为，在所述参考单元数据线的预充电结束后，具有在所述参考单元数据线的电压值稳定后，再开始进行感测的步骤。依据本发明，能够在参考单元数据线的预充电结束后，再进行感测放大器的感测。因此，能够实现正确且高速的感测。 
(发明的效果) 
依据本发明，能够提供能够缩短参考单元数据线的预充电时间，而缩短数据读取时间的半导体器件及其控制方法。 
附图说明
图1显示习知技术的快闪存储器的存储器单元阵列及电流电压转换电路的周边的构成图。 
图2显示实施例1的快闪存储器的存储器单元阵列及电流电压转换电路的周边的构成图。 
图3显示实施例2的快闪存储器的存储器单元阵列及电流电压转换电路的周边的构成图。 
图4显示自实施例2的快闪存储器的核心单元读取数据时的时序图。 
图5为实施例2的快闪存储器的第二电流电压转换电路的电路图。 
图6为实施例2的快闪存储器的平均电路的电路图。 
图7为实施例2的快闪存储器的第一电流电压转换电路的电路图。 
图8为实施例2的快闪存储器的感测放大器的电路图。 
图9为显示自实施例2的快闪存储器的核心单元读取数据时的各信号与时间的关系。 
具体实施方式
以下，使用图式针对本发明的实施例进行说明。 
实施例1 
图2为实施例1的非易失性存储器的存储器单元及感测放大器的周边的构成图。于非易失性存储器单元阵列10内配置有作为非易失性存储器单元的核心单元12。核心单元12的晶体管的源极连接于接地，漏极连接于核心单元数据线14。第一电流电压转换电路16(串叠电路)通过核心单元数据线14连接于核心单元12。 
同样地，第二电流电压转换电路26(串叠电路)通过参考单元数据线24连接于参考单元22。感测放大器18连接有第一电流电压转换电 路16及第二电流电压转换电路26的输出，并进行感测。核心单元12、核心单元数据线14、第一电流电压转换电路16、及感测放大器18配置有多个(条)，但此处仅记载1个(条)。第二电流电压转换电路26输出至多个感测放大器18。 
另外，设有用以比较参考单元数据线24的电压值与既定电压值(Vref)的比较电路28，并设有利用比较电路28的输出来对参考单元数据线24进行充电的充电电路30。 
核心单元12的数据读取的进行除了对参考单元数据线24进行预充电时外，其余皆与习知技术相同。在对参考单元数据线24进行预充电时，比较电路28会比较参考单元数据线24的电压值与既定电压值(Vref)，当参考单元数据线24的电压值比Vref还低时，便输出充电信号。当输入充电信号时，充电电路30会将电源(Vcc)连接至参考单元数据线24，而对参考单元数据线24进行充电。藉此，除了第二电流电压转换电路26外，亦能够通过充电电路30对参考单元数据线24进行预充电。 
如上所述，在对参考单元数据线24进行预充电时，除了连接有多个感测放大器18的负载较大的第二电流电压转换电路26外，充电电路30亦对参考单元数据线24进行充电，藉此，能够高速地对参考单元数据线24进行预充电。因此，能够缩短数据读取时间。 
将Vref设定为在预充电时的参考单元数据线24的目标电压值以下，藉此，当参考单元数据线24的电压值比目标电压值低且需要充电电路28进行充电时，能适当地使充电电路28动作。 
实施例2 
实施例2的存储器单元阵列为记载于专利文献1的SONOS型非易失性存储器单元阵列，且采用虚拟接地型的阵列方式。此外，由于作为具有与NAND型的快闪存储器相同介面的存储器器件来使用，故数据读取与连接于相同字线的核心单元的多个位(实施例2为512位)同时进行。 
在实施例2中，能够于1个核心单元存储2个位，使存储容量密度提升。但为了避免说明变得复杂，以下的说明将针对于核心单元仅存储1位，且自核心单元读取1位时的情形进行说明。而于核心单元 存储2位且读取其中1位的方法能够使用不同的两个参考单元作为基准，并进行以下所说明的读取方式来实现。 
图3显示实施例2的非易失性存储器的存储器单元及感测放大器周边的构成图。非易失性存储器单元阵列40具有核心单元区域50及参考单元区域60，而核心单元52是矩阵状配置于核心单元区域50。构成核心单元52的晶体管的栅极连接于字线42，源极与漏极连接于核心单元数据线54。 
当漏极选择线46(YSD)为高电平(high level)时，漏极选择FET 56导通，核心单元数据线54会连接至第一电流电压转换电路70，当源极选择线48(YSS)为高电平时，核心单元数据线54会连接至接地(Vss)。当自核心单元52读取数据时，通过漏极选择线46(YSD)、源极选择线48(YSS)而适时选择核心单元数据线54。例如，当自核心单元52读取数据时，施加电压至连接于核心单元52的字线42，且核心单元数据线54连接于第一电流电压转换电路70，而连接于核心单元52的另一条核心单元数据线则连接至Vss。     
第一电流电压转换电路70会将核心单元数据线54预充电至例如1.4V。接着，将流通核心单元52的电流值转换成电压值并输出(SAI)至感测放大器160。第一电流电压转换电路70及感测放大器160配置有用以同时进行数据读取的核心单元52的个数的512个。 
配置于参考单元区域60的参考单元62为与核心单元52相同，连接于字线42。此外，参考单元62连接至参考单元数据线64，并通过漏极选择FET 66、源极选择FET 68适时选择漏极与源极。例如，当自参考单元62读取数据时，施加电压至连接于参考单元62的字线42，且参考单元数据线64连接至第二电流电压转换电路A100a，而连接于核心单元52的另一条核心单元数据线则连接至Vss。 
在SONOS型非易失性存储器单元中，由于会因为写入消除次数使电荷漏失(charge loss)增加，所以较宜于非易失性存储器单元阵列40配置参考单元62，且使其经历与核心单元52相同的写入消除次数。因此，参考单元62较宜配置于非易失性存储器单元阵列40且连接至相同的字线42。 
于参考单元区域60具有对应“1”与“0”的2个参考单元62，使 用这些参考单元的临界电压的平均值来判断核心单元52的临界电压，以判断核心单元52的数据为“1”或“0”。第二电流电压转换电路100具有连接于对应“1”的参考单元的第二电流电压转换电路A100a、连接于对应“0”的参考单元的第二电流电压转换电路B100b、以及用以将对应有“1”与“0”的2个参考单元的输出予以平均的平均电路130。 
第二电流电压转换电路A100a及第二电流电压转换电路B100b会将个者的参考单元数据线64预充电至1.4V。第二电流电压转换电路A100a及第二电流电压转换电路B100b具有未显示于图3的比较电路与充电电路，其构成与动作留待后述。 
第二电流电压转换电路A100a及第二电流电压转换电路B100b会将各者所对应的参考单元62的电流值转换成电压值，将REFA与REFB输出至平均电路130。平均电路130会将第二电流电压转换电路A100a及第二电流电压转换电路B100b的输出值(REFA、REFB)予以平均。并且，作为第二电流电压转换电路100的输出，会将REFBIAS及SAREF分别输出至第一电流电压转换电路70及感测放大器160。 
如上所述，具有“1”与“0”的参考单元，且将其输出予以平均并作为第二电流电压转换电路100的输出，藉此，即使在因为电荷漏失造成临界电压分布发生变化时，仍能够更正确地判断核心单元52的数据。亦能够如实施例2不使用多个参考单元，而使用1个例如具有“1”与“0”间的临界电压的参考单元。在此情况下，能够不使用平均电路130，而将第二电流电压转换电路A100a的输出作为第二电流电压转换电路100的输出。另外，亦可使用具有3个以上的参考单元，且平均电路130将这3个以上的参考单元予以平均的构成。 
图4为数据读取时的时序图。图中显示有字线信号(WL)、第一电流电压转换电路70及第二电流电压转换电路100的开关(switch)信号(PDCAS)、参考单元数据线64的电压值(BL)、比较电路的输出信号(CCNTL)、以及感测控制电路的输入信号(SAI_SET)。 
图5为第二电流电压转换电路A100a的电路图。第二电流电压转换电路B100b为相同的电路，故省略说明。参考单元数据线64的信号为DATABREF，连接至端子123而变为CASFB。差动电路129是由P-FET 101、102、N-FET 106、107、108所构成，并设置于电源Vcc 与地间。并且，为参考电压值(CASREF)输入至FET106的栅极(端子125)且参考单元数据线64的电压值(CASFB)输入至FET 107的栅极(端子126)的电流镜(current mirror)型差动电路。FET 108为用以调整差动电路129的电流的电流源，于栅极输入既定的基准电压CASBIAS，源极与漏极分别连接至接地与FET 106及FET 107。FET 109连接于FET 108与接地间，并于栅极输入开关信号(PDCASB：PDCAS的互补信号)而将差动电路予以导通/关断(ON/OFF)。 
差动电路129的输出信号(REFA)会输出至端子124。差动电路129的输出信号(REFA)连接至P-FET 104的栅极。P-FET 104的源极通过栅极接地的P-FET 103而连接至电源Vcc，漏极连接至参考单元数据线64。P-FET 105连接于电源Vcc与端子124间，且于栅极输入开关信号(PDCASB)而将此电路予以导通/关断。 
通过以上的电路，当开关信号(PDCASB)变为高电平时，若参考单元数据线64的电压值(CASFB)比参考电压值(CASREF)还低，则FET104的电流会增加，参考单元数据线64会被充电。若参考单元数据线64的电压值(CASFB)比参考电压值(CASREF)还高，FET 104的电流会减小。如此，参考单元数据线64会被预充电至参考电压值(CASREF)。此处，参考电压值设为1.4V。 
然而，由于REFBIAS 136a、SAREF 136b(图6)分别连接于512个的第一电流电压转换电路70、感测放大器160，所以在感测开始后到REFBIAS 136a及SAREF 136b的电压稳定前需要花上时间。 
在实施例2中，还具有比较电路110及充电电路120。比较电路110具有P-FET 111、112及N-FET 113、114。FET 111为栅极连接于差动电路129的输出，源极与漏极分别连接电源Vcc与输出节点128。FET 113为栅极连接于差动电路129的电流源FET 108的栅极输入(CASBIAS)，源极与漏极分别连接于接地与输出节点128。输出节点128经过反相器115，将信号反转并输出(CCNTL)至比较电路110的输出端子116。 
比较电路110的输出时序是由FET 111与FET 113的W(栅极宽度)的比与FET 102与FET 108的W(栅极宽度)的比的差异而决定。当设定成这两个比的值大致相同时，当参考单元数据线64的电压值(CASFB) 比参考电压值(CASREF)的1.4V还低时，输出信号(CCNTL会)变为低电平，当比参考电压值(CASREF)的1.4V还高时，输出信号(CCNTL)会变为高电平。在实施例2中，将FET 113的W稍微设大，并以比参考电压值(CASREF)稍微低的1.3V来进行输出信号(CCNTL)的切换。 
比较电路110进行切换(switching)的电压值较宜为比参考电压值(CASREF)稍低。在进行感测时，当充电电路120维持导通时，负载会改变，而变得难以正确地进行感测。因此，该电压值为由预充电时间、与进行感测时充电电路120位导通的时序来决定。 
如上所述，比较电路110通过预先选择FET 111与FET 113的W(栅极宽度)的比、与FET 102与FET 108的W的比，而能够决定进行切换的电压值(既定电压值)。并且，比较参考单元数据线64的电压值(CASFB)与既定电压值，当参考单元数据线64的电压值(CASFB)比既定电压值低时会输出低电平，当比较高时会输出高电平。 
充电电路105(Tr1)具有P-FET 121。P-FET 121的栅极端子122连接有比较电路110的输出(CCNTL)，源极连接至电源Vcc，漏极通过    FET 104连接至参考单元数据线64。当比较电路110的输出为低电平时，电源Vcc会连接于FET 104，参考单元数据线64会被充电。 
参考图4，当字线(WL)变为高电平，且开关信号(PDACAS)变为导通(低电平)时，第二电流电压转换电路100a对参考单元数据线(BL)的充电便开始。在一开始，由于参考单元数据线(BL)为参考电压值(CASREF)-0.1V的既定电压值以下，所以比较电路110的输出信号(CCNTL)为低电平。因此，充电电路120导通，进行预充电。当参考单元数据线(BL)变为CASREF-0.1V时，比较电路110的输出信号(CCNTL)会变为高电平，充电电路110被关断。当参考单元数据线(BL)稳定时，由第一电流电压转换电路70对核心单元数据线54进行预充电。 
如上所述，实施例2的非易失性存储器具有比较电路110与充电电路120。当参考单元数据线64的电压值(CASFB)比既定电压值(1.3V)还低时，比较电路110会输出低电平至充电电路，充电电路120会导通，参考单元数据线64会被充电。如此，即使是在第二电流电压转换电路100的输出连接有512个感测放大器18的情形下，仍能够快速进 行参考单元数据线64的预充电。因此，能够缩短数据读取的时间。 
此外，以FET构成充电电路120，藉此能够更简单地构成充电电路。另外，比较电路110为使用第二电流电压转换电路A100a的差动电路的输出，藉此能够简单地构成比较电路。 
流通参考单元62的电流值会作为相当于流通FET 104的电流值的栅极的电压值(REFA)而自第二电流电压转换电路A100a输出。同样地，自第二电流电压转换电路B100b输出REFB。 
图6为平均电路130的电路图。平均电路130a与130b仅差异在输出分别为REFBIAS、SAREF，其余电路构成皆相同。平均电路130a具有P-FET 131a、132b、133a、134a及N-FET 135a。FET 131a、133a为栅极接地的电流源。于FET138a、139a的栅极分别输入REFA、REFB，于源极分别连接FET 131a、132a，漏极连接至输出端子136a。FET 135a的栅极与漏极连接至输出端子136a，源极接地。因此，作用如二极管。如此，将流通输入有REFA及REFB的FET 133a及FET 134a的电流进行积分并输出。如此，作为平均电路1.30的输出的第二电流电压转换电路A100a的输出(REFA)与第二电流电压转换电路B100b的输出(REFB)的平均会作为第二电流电压转换电路100的输出而输出。 
平均电路130b与平均电路130a相同，故省略说明。平均电路130a(第一平均电路)的输出信号(REFBIAS)会输出至第一电流电压转换电路70，平均电路130b(第二平均电路)的输出信号(SAREF)会输出至感测放大器160。并且，虽然亦能够采用1个平均电路，再将输出分成REFBIAS与SAREF，但通过设置2个平均电路，能够防止REFBIAS或SAREF的杂讯对另外一方造成影响。 
图7第一电流电压转换电路70的电路图。核心单元数据线54连接于端子83，其电压值(DATAB)变为CASFB。设置有具有P-FET 71、72及N-FET 76、77、78的电流镜型差动电路99，参考电压值(CASREF)与核心单元数据线54的电压值(CASFB)分别输入至输入76、77，CASCTL输出至端子84。FET 78、79分别与图5的FET 108、109为相同功能。另外，第一电流电压转换电路70具有P-FET 73、74、75、80及N-FET 81。P-FET 73、74、75分别与图5的FET 103、104、105为相同功能。亦即，当核心单元数据线54的电压值比参考电压值 (CASREF)低时，有较多电流流通FET 74，并将核心单元数据线54的电压值作为参考电压值(CASREF)。此处，参考电压值(CASREF)为1.4V。此处，P-FET 73为了在核心单元数据线54的充电中，抑制峰值电流(peak current)而设。如此，当同时读取512位等的多个核心单元时，能够将总充电电流抑制于既定值以下。 
P-FET 80的栅极连接于端子84，源极通过感测控制电路90连接至电源Vcc，漏极连接第一电流电压转换电路70的输出端子82。N-FET81的栅极连接第二电流电压转换电路100的输出(REFBIAS)，源极接地，漏极连接端子82。 
此处，具有FET 80、81的电路98与具有图6的FET 133a、134a、135a的电路137a会形成差动电路。如此，端子84的电平(CASCTL)与REFA及REFB的平均值会被差动放大。接着，第一电流电压转换电路70的输出信号(SAI)会输入至感测放大器160。亦即，第一电流电压转换电路70会将核心单元52的输出与第二电流电压转换电路100的输出进行差动放大，并输出至感测放大器160。如此，由于能够于在感测放大器160进行最后的放大动作前，将核心单元侧的数据与参考单元侧的数据的差进行放大，故能够更确实地进行核心单元54的数据读取。 
为了使电路面积缩小，第二电流电压转换电路100的输出亦可仅输出至感测放大器160，而在感测放大器160中通过第一电流电压转换电路70与第二电流电压转换电路100的输出来读取核心单元52的数据。 
第一电流电压转换电路70还具有感测控制电路90。感测控制电路90具有P-FET 91。FET 91的栅极连接有输入信号(SAI_SET)，源极连接电源Vcc，漏极连接FET80(亦即第一电流电压转换电路70的输出端82)。当输入信号(SAI_SET)变成低电平时，感测控制电路91会导通，而将输出信号(SAI)输出至感测放大器160。亦即，在参考单元数据线64的预充电结束后(例如参考单元数据线64的电压稳定后)，当输入信号(SAI_SET)为低电平时，感测控制电路120会将第一电流电压转换电路70的输出予以导通，使感测放大器160开始进行感测。 
在参考单元数据线64的预充电结束后，将第一电流电压转换电路 70导通的理由如下所述。假若在参考单元数据线64的预充电开始时，第一电流电压转换电路70亦导通时，SAI的电压有因为不稳定而上升到比较高的电压的疑虑。此时，FET 81流通电流至接地以使SAI下降至其稳定电位区域。但由于其栅极端子87连接于已连接成为二极管的FET 135a的栅极端子136a，所以端子87不会有太高的电压，故FET 81的电流供给能力低。因此，不但将已上升至高电压SAI的电压降低需要时间，而且感测动作的时间也变长。所以，在参考单元数据线64的预充电结束后，将第一电流电压转换电路70导通，藉此，能够使用稳定状态的参考侧的电压(REFBIAS及SAREF)来进行感测放大器160的感测。因此，能够实现正确且高速的感测。 
参考图4，当感测控制电路120的输入信号(SAI_SET)变为高电平时，感测控制电路120会导通而输出输出信号(SAI)，感测放大器160会进行感测。感测结束后，感测控制电路120的输入信号(SAI_SET)变为高电平。选择下一个核心单元，进行相同的感测。 
图8为感测放大器160的电路图。具有：具有P-FET 161、162及N-FET 166、167、168的电流镜型差动电路175、具有P-FET 163及N-FET 169的放大电路176、以及具有P-FET 165、N-FET 171的反相器177。FET 164、170、172为根据开关信号PDCASB及INVSW来将感测放大器予以导通/关断的开关。 
第一电流电压转换电路70的输出(SAI)与第二电流电压转换电路100的输出(SAREF)分别输入至差动电路175的输入174与173。当第一电流电压转换电路70的输出信号(SAI)比第二电流电压转换电路100的输出信号(SAREF)还低时，放大电路176会输出低电平，反相器177会输出高电平。若SAI比SAREF还高时，放大电路176会输出高电平，反相器177会输出低电平。 
如上所述，通过将第一电流电压转换电路70的输出信号(SAI)与第二电流电压转换电路100的输出信号(SAREF)进行比较，藉此将流通核心单元52的电流值与流通参考单元62的电流值进行比较，而判断核心单元52为“1”或“0”。 
图9为测定实施例2中的第二电流电压转换电路100的输出信号(REFBIAS及SAREF)、以及第一电流电压转换电路70的输出信号(SAI) 的电压与时间的关系所得结果的图式。横轴为时间，纵轴为电压。实线为实施例2的结果，虚线为未具有比较电路110及充电电路120时的结果。 
第二电流电压转换电路100的输出信号(REFBIAS及SAREF)稳定的时间实施例比习知例快了tr1(约25ns)。因此，亦能将SAI_SET设为低电平的时序提早tr1。如此，能够将感测时间缩短tr1。 
实施例2的快闪存储器为能够于核心单元存储多个位，并为具有虚拟接地型的阵列方式的SONOS型快闪存储器。并且，具有与作为NOR型来使用的存储器单元阵列相同的存储器单元阵列。由于使用作为NOR型来使用的存储器单元阵列，且具有NAND型快闪存储器的介面(NAND I/F)，故第二电流电压转换电路100的输出的负载会变大。因此，通过应用本发明，能够达到非常大的效果。 
以上，已针对本发明的较佳实施例进行详细说明，但本发明并未限定于特定的实施例，在权利要求所记载的本发明的主旨的范围内，可做各种的变化、变更。例如，亦能够应用于SONOS型以外的具有浮动栅的快闪存储器。 

Claims (15)

1.一种半导体器件，其特征在于，包括：
第一电流电压转换电路，连接于非易失性存储器单元阵列内设置的核心单元；
第二电流电压转换电路，以参考单元数据线连接参考单元；
感测放大器，感测所述第一电流电压转换电路的输出与所述第二电流电压转换电路的输出；
比较电路，比较所述参考单元数据线的电压值与既定电压值；以及
充电电路，在所述参考单元数据线的预充电时，当所述参考单元数据线的电压值比所述既定电压值还低时，对所述参考单元数据线进行充电。
2.如权利要求1所述的半导体器件，其特征在于，所述充电电路包含有：栅极连接至所述比较电路的输出且源极及漏极分别连接至电源及所述参考单元数据线的FET。
3.如权利要求1或2所述的半导体器件，其特征在于，所述第二电流电压转换电路具有输入有所述参考单元数据线的电压值与所述既定电压值的差动电路；
所述比较电路具有：栅极连接至所述差动电路的输出且源极及漏极分别连接至电源及输出节点的FET、以及栅极连接至所述差动电路的电流源FET栅极输入且源极及漏极分别连接至所述输出节点及接地的FET；
所述比较电路的输出端子连接至所述输出节点。
4.如权利要求1或2所述的半导体器件，其特征在于，所述既定电压值比对所述参考单元数据线进行预充电时的目标电压值还低。
5.如权利要求1或2所述的半导体器件，其特征在于，所述第二电流电压转换电路具有将多个参考单元的输出予以平均的平均电路，且所述第二电流电压转换电路将所述平均电路的输出予以输出。
6.如权利要求1或2所述的半导体器件，其特征在于，所述第二电流电压转换电路输出至所述第一电流电压转换电路及所述感测放大器；
所述第一电流电压转换电路将所述核心单元的输出与所述第二电流电压转换电路的输出进行差动放大，并输出至所述感测放大器。
7.如权利要求5所述的半导体器件，其特征在于，所述平均电路具有用以输出至所述第一电流电压转换电路的第一平均电路、以及用以输出至所述感测放大器的第二平均电路。
8.如权利要求1或2所述的半导体器件，其特征在于，具备在所述参考单元数据线的预充电结束后，使所述感测放大器开始进行感测的感测控制电路。
9.如权利要求8所述的半导体器件，其特征在于，所述感测控制电路通过将所述第一电流电压转换电路的输出予以导通而使所述感测放大器开始进行感测。
10.如权利要求9所述的半导体器件，其特征在于，所述感测控制电路包含有：连接于所述第一电流电压转换电路的输出与电源间的FET。
11.如权利要求1或2所述的半导体器件，其特征在于，所述非易失性存储器单元阵列具有SONOS型单元。
12.如权利要求1或2所述的半导体器件，其特征在于，所述核心单元为能够存储多个位的单元。
13.一种半导体器件的控制方法，所述半导体器件具备有：
第一电流电压转换电路，连接于非易失性存储器单元阵列内设置的核心单元；
第二电流电压转换电路，以参考单元数据线连接参考单元；以及
感测放大器，感测所述第一电流电压转换电路的输出与所述第二电流电压转换电路的输出；
半导体器件的控制方法特征在于，具有：
比较所述参考单元数据线的电压值与既定电压值的步骤；以及
在所述参考单元数据线的预充电时，当所述参考单元数据线的电压值比所述既定电压值还低时，对所述参考单元数据线进行充电的步骤。
14.如权利要求13所述的半导体器件的控制方法，其特征在于，在所述参考单元数据线的预充电结束后，具有将多个参考单元的输出予以平均的步骤，且所述第二电流电压转换电路的输出为已平均后的输出。
15.如权利要求13所述的半导体器件的控制方法，其特征在于，在所述参考单元数据线的预充电结束后，具有在所述参考单元数据线的电压值稳定后，再开始进行感测的步骤。
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