KR20080021712A - 반도체 장치 및 그의 제어 방법 - Google Patents

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Abstract

본 발명은, 비휘발성 메모리 셀 어레이(10) 내에 형성된 코어 셀(12)에 접속된 제1 전류 전압 변환 회로(16)와, 레퍼런스 셀(22)에 레퍼런스 셀 데이터 라인(24)을 통하여 접속된 제2 전류 전압 변환 회로(26)와, 제1 전류 전압 변환 회로의 출력과 제2 전류 전압 변환 회로의 출력을 센싱하는 센스 증폭기(18)와, 레퍼런스 셀 데이터 라인의 전압값과 소정의 전압값을 비교하는 비교 회로(28)와, 레퍼런스 셀 데이터 라인의 프리차지시에 레퍼런스 셀 데이터 라인의 전압값이 소정의 전압값보다 낮으면 레퍼런스 셀 데이터 라인을 차지하는 차지 회로(30)를 구비한 반도체 장치 및 그의 제어 방법이다. 본 발명에 의하면, 레퍼런스 셀 데이터 라인의 프리차지 시간을 단축하여 데이터의 독출 시간을 단축할 수 있다.

Description

반도체 장치 및 그의 제어 방법{SEMICONDUCTOR DEVICE AND CONTROL METHOD THEREOF}
본 발명은 반도체 장치 및 그의 제어 방법에 관한 것으로, 특히 비휘발성 메모리 셀 어레이를 갖는 반도체 장치 및 그의 제어 방법에 관한 것이다.
근래, 데이터의 재기입이 가능한 반도체 장치인 비휘발성 메모리가 널리 이용되고 있다. 예를 들면, 대표적인 비휘발성 메모리인 플래쉬 메모리에 있어서는, 메모리 셀을 구성하는 트랜지스터가 전하 축적층이라고 불리는 플로팅 게이트 또는 절연막을 갖는다. 또한, 전하 축적층에 전하를 축적시킴으로써 데이터를 기억한다. 트랩층에 전하가 축적되면 트랜지스터의 문턱값 전압이 변화한다. 이 트랜지스터의 문턱값 전압을 드레인 전류값으로서 읽어들임으로써 데이터를 독출한다.
고기억 용량화를 위하여 질화실리콘층으로 이루어지는 트랩층에 전하를 축적시키는 SONOS(Silicon Oxide Nitride Oxide Silicon)형 플래쉬 메모리가 있다. 또한, 그 중에 고기억 용량화를 목적으로, 하나의 트랜지스터에 2개 이상의 전하 축적 영역을 갖는 플래쉬 메모리가 개발되어 있다. 예를 들면, 특허 문헌 1에는 게이트 전극과 반도체 기판 사이에 2개의 전하 축적 영역을 갖는 트랜지스터가 개시되어 있다. 이 트랜지스터는 소스와 드레인을 바꾸어 대칭적으로 동작시킨다. 이에 따라, 소스 영역과 드레인 영역을 구별하지 않는 가상 접지형 구조를 갖는다.
도 1은 종래 기술에 있어서의 데이터의 독출을 설명하기 위한 모식도이다. 비휘발성 메모리 셀 어레이(10) 내에는 비휘발성 메모리 셀인 코어 셀(12)이 배치되어 있다. 실제로는 다수 배치되어 있지만, 여기서는 1개만 기재한다. 코어 셀(12)의 트랜지스터의 소스는 그라운드에 접속되고, 드레인이 코어 셀 데이터 라인(14)에 접속되어 있다. 코어 셀 데이터 라인(14)에는 제1 전류 전압 변환 회로(16)(캐스코드 회로)가 접속되어 있다. 코어 셀 데이터 라인(14) 및 제1 전류 전압 변환 회로(16)도 복수 배치되어 있지만, 여기서는 1개만 기재한다.
레퍼런스 셀(22)도 마찬가지로 레퍼런스 셀 데이터 라인(24)을 통하여 제2 전류 전압 변환 회로(26)(캐스코드 회로)에 접속되어 있다. 제1 전류 전압 변환 회로(16) 및 제2 전류 전압 변환 회로(26)의 출력은 센스 증폭기(18)에 입력되고 센싱되어 출력된다. 센스 증폭기(18)도 복수 배치되어 있지만, 여기서는 1개만 기재한다.
코어 셀(12)로부터 데이터를 독출하는 것은 다음과 같다. 우선, 제1 전류 전압 변환 회로(16)가 코어 셀 데이터 라인(14)을 프리차지하고 코어 셀 데이터 라인(14)의 전압값을 소정의의 전압값으로 한다. 그러면, 코어 셀(12)에는 코어 셀(12)에 기입된 데이터에 따라 전류가 흐른다. 제1 전류 전압 변환 회로(16)는 이 전류값을 전압값으로 변환하고 센스 증폭기(18)에 출력한다.
레퍼런스 셀(22)의 트랜지스터의 문턱값 전압은 코어 셀(12)의 데이터가 “1”인지 “0”인지를 판정하기 위한 기준의 문턱값 전압으로 되어 있다. 코어 셀측 과 마찬가지로, 제2 전류 전압 변환 회로(26)가 레퍼런스 셀 데이터 라인(24)을 프리차지하고, 레퍼런스 셀(22)의 전류값을 전압값으로 변환하여 센스 증폭기(18)에 출력한다. 센스 증폭기(18)는 제1 전류 전압 변환 회로(16) 및 제2 전류 전압 변환 회로(26)의 출력을 비교하여 코어 셀(12)에 기입된 데이터가 “1”인지 “0”인지에 따라 센스 증폭기 출력을 한다.
특허 문헌 2에는 코어 셀과 레퍼런스 셀을 위한 전류 전압 변환 회로를 가지고, 레퍼런스 셀용 전류 전압 변환 회로의 출력을 코어 셀용 전류 전압 변환 회로에 입력하는 회로가 개시되어 있다. 특허 문헌 3에는 전류 전압 변환 회로가 프리차지를 빠르게 하기 위한 트랜지스터를 갖는 회로가 개시되어 있다.
특허 문헌 1: 일본 특표2000-514946호 공보
특허 문헌 2: 일본 특개2001-250391호 공보
특허 문헌 3: 미국 특허 제6259633호 명세서
비휘발성 메모리의 종류에 따라서는, 데이터 독출시에, 동일 워드 라인에 접속된 많은 코어 셀(12)로부터 동시에 데이터를 독출하는 경우가 있다. 예를 들면, NOR형 또는 가상 접지형 메모리 셀 어레이를 가지며 NAND형 플래쉬 메모리와 동일한 인터페이스를 갖는 메모리 장치에서는, 동일 워드 라인에 접속된 코어 셀로부터, 예를 들면 512bit의 데이터를 동시에 독출한다. 이 독출 동작을, 예를 들면 32회 연속하여 실시하고 각각의 독출 데이터(합계 2kByte)를 레지스터에 기억시키고, 그 레지스터로부터 칩 외부에 16비트씩 연속하여 출력한다. 제1 전류 전압 변환 회로(16) 및 센스 증폭기(18)는 코어 셀 데이터 라인(14)마다 배치되어 있다. 따라 서, 코어 셀(12)로부터 동시에 데이터를 독출하는 경우, 제2 전류 전압 변환 회로(26)에서의 출력은 개개의 센스 증폭기(18)에 입력된다. 예를 들면, 512bit의 데이터를 동시에 독출하는 경우, 512개의 센스 증폭기(18)에 접속된다.
한편, 제2 전류 전압 변환 회로(26)의 출력은 512개의 센스 증폭기(18)에 접속된다. 이와 같이, 제2 전류 전압 변환 회로(26)는 많은 부하가 접속되기 때문에, 제2 전류 전압 변환 회로(26)의 출력선의 프리차지에 시간이 걸린다. 이에 따라, 데이터의 독출 시간이 길어진다는 과제가 있다.
본 발명은, 상기 과제를 감안하여, 레퍼런스 셀 데이터 라인의 프리차지 시간을 단축하여 데이터의 독출 시간을 단축할 수 있는 반도체 장치 및 그의 제어 방법을 제공하는 것을 목적으로 한다.
본 발명은 비휘발성 메모리 셀 어레이 내에 형성된 코어 셀에 접속된 제1 전류 전압 변환 회로와, 레퍼런스 셀에 레퍼런스 셀 데이터 라인으로 접속된 제2 전류 전압 변환 회로와, 상기 제1 전류 전압 변환 회로의 출력과 상기 제2 전류 전압 변환 회로의 출력을 센싱하는 센스 증폭기와, 상기 레퍼런스 셀 데이터 라인의 전압값과 소정의의 전압값을 비교하는 비교 회로와, 상기 레퍼런스 셀 데이터 라인의 프리차지시에 상기 레퍼런스 셀 데이터 라인의 전압값이 상기 소정의의 전압값보다 낮으면 상기 레퍼런스 셀 데이터 라인을 차지하는 차지 회로를 구비한 반도체 장치이다. 본 발명에 의하면, 레퍼런스 셀 데이터 라인의 프리차지시에 제2 전류 변환 회로에 추가하여 차지 회로가 레퍼런스 셀 데이터 라인을 차지함으로써 고속으로 레퍼런스 셀 데이터 라인을 프리차지할 수 있다. 따라서, 데이터의 독출 시간을 단축할 수 있는 반도체 장치를 제공할 수 있다.
본 발명은, 상기 차지 회로는 상기 비교 회로의 출력에 접속된 게이트와, 전원 및 상기 레퍼런스 셀 데이터 라인이 접속된 소스 및 드레인을 갖는 FET를 포함한 반도체 장치일 수 있다. 본 발명에 의하면, 차지 회로를 간단하게 구성할 수 있다.
본 발명은, 상기 제2 전류 전압 변환 회로는 상기 레퍼런스 셀 데이터 라인의 전압값과 상기 소정의 전압값이 입력되는 제1 차동 회로를 가지며, 상기 비교 회로는, 상기 제1 차동 회로의 출력이 접속된 게이트와, 전원 및 출력 노드가 접속된 소스 및 드레인을 갖는 FET와, 상기 제1 차동 회로의 전류원 FET의 게이트 입력이 접속된 게이트와, 상기 출력 노드 및 그라운드가 접속된 소스 및 드레인을 갖는 FET를 가지고, 상기 비교 회로의 출력 단자는 상기 출력 노드에 접속된 반도체 장치일 수 있다. 본 발명에 의하면, 제2 전류 전압 변환 회로의 차동 회로의 출력을 이용함으로써 간단하게 비교 회로를 구성할 수 있다.
본 발명은, 상기 소정의 전압값은 상기 레퍼런스 셀 데이터 라인을 프리차지할 때의 목표 전압값보다 낮은 반도체 장치일 수 있다. 본 발명에 의하면, 레퍼런스 셀 데이터 라인의 전압값이 목표 전압값보다 낮고, 차지 회로에 의한 차지가 필요한 때에 적절하게 차지 회로를 동작시킬 수 있다.
본 발명은, 상기 제2 전류 전압 변환 회로는 복수의 레퍼런스 셀의 출력을 평균하는 평균 회로를 가지며, 상기 제2 전류 전압 변환 회로는 상기 평균 회로의 출력을 출력하는 반도체 장치로 할 수 있다. 본 발명에 의하면, 복수의 레퍼런스 셀을 가지며, 그의 출력을 평균하여 제2 전류 전압 변환 회로의 출력으로 함으로써, 더 정확하게 코어 셀의 데이터를 판정할 수 있다.
본 발명은, 상기 제2 전류 전압 변환 회로는 상기 제1 전류 전압 변환 회로 및 상기 센스 증폭기에 출력하고, 상기 제1 전류 전압 변환 회로는 상기 코어 셀의 출력과 상기 제2 전류 전압 변환 회로의 출력을 차동 증폭하여 상기 센스 증폭기에 출력하는 반도체 장치일 수 있다. 본 발명에 의하면, 센스 증폭기에서 최종적인 증폭 동작을 하기 전에 코어 셀측의 데이터와 레퍼런스 셀측의 데이터의 차이를 증폭할 수 있기 때문에 더 확실하게 코어 셀의 데이터의 독출을 할 수 있다.
본 발명은, 상기 평균 회로는, 상기 제1 전류 전압 변환 회로에 출력하기 위한 제1 평균 회로와, 상기 센스 증폭기에 출력하기 위한 제2 평균 회로를 갖는 반도체 장치로 할 수 있다. 본 발명에 의하면, 각각의 평균 회로의 출력의 노이즈가 한쪽에 영향을 주는 것을 방지할 /수 있다.
본 발명은, 상기 레퍼런스 셀 데이터 라인의 프리차지 종료 후에 상기 센스 증폭기의 센싱을 개시시키는 센스 컨트롤 회로를 구비한 반도체 장치로 할 수 있다. 본 발명에 의하면, 레퍼런스 셀 데이터 라인의 프리차지가 종료된 후에 센스 증폭기의 센싱을 할 수 있다. 따라서, 정확하고 고속으로 센싱을 실현할 수 있다.
본 발명은, 상기 센스 컨트롤 회로는 상기 제1 전류 전압 변환 회로의 출력을 ON함으로써 상기 센스 증폭기의 센싱을 개시시키는 반도체 장치로 할 수 있다. 본 발명에 의하면, 레퍼런스 셀 데이터 라인의 프리차지가 종료된 후에 제1 전류 전압 변환 회로의 출력을 ON함으로써, 안정된 상태의 레퍼런스측의 전압을 사용하여 센스 증폭기의 센싱을 실시할 수 있다. 따라서, 더 정확하고 빠른 센싱을 실현할 수 있다.
본 발명은, 상기 센스 컨트롤 회로는 상기 제1 전류 전압 변환 회로의 출력과 전원간에 접속된 FET를 포함한 반도체 장치일 수 있다. 본 발명에 의하면, 센스 컨트롤 회로를 간단하게 구성할 수 있다.
본 발명은, 상기 비휘발성 메모리 셀 어레이는 SONOS형 셀을 갖는 반도체 장치일 수 있다. 본 발명에 의하면, SONOS형 플래쉬 메모리에 있어서, 데이터의 독출 시간을 단축할 수 있다.
또한, 본 발명은, 상기 코어 셀은 복수의 비트를 기억할 수 있는 셀인 반도체 장치일 수 있다. 본 발명에 의하면, 복수의 비트를 기억할 수 있는 셀을 갖는 플래쉬 메모리에 있어서, 데이터의 독출 시간을 단축할 수 있다.
본 발명은, 비휘발성 메모리 셀 어레이 내에 형성된 코어 셀에 접속된 제1 전류 전압 변환 회로와, 레퍼런스 셀에 레퍼런스 셀 데이터 라인으로 접속된 제2 전류 전압 변환 회로와, 제1 전류 전압 변환 회로의 출력과 제2 전류 전압 변환 회로의 출력을 센싱하는 센스 증폭기를 구비한 반도체 장치의 제어 방법에 있어서, 레퍼런스 셀 데이터 라인의 전압값과 소정의 전압값을 비교하는 단계와, 상기 레퍼런스 셀 데이터 라인의 프리차지시에 상기 레퍼런스 셀 데이터 라인의 전압값이 소정의 전압값보다 낮으면 상기 레퍼런스 셀 데이터 라인을 차지하는 단계를 갖는 반도체 장치의 제어 방법이다. 본 발명에 의하면, 레퍼런스 셀 데이터 라인의 프리차지시에 제2 전류 변환 회로에 추가하여 차지 회로가 레퍼런스 셀 데이터 라인을 차지함으로써 고속으로 레퍼런스 셀 데이터 라인을 프리차지할 수 있다. 따라서, 데이터의 독출 시간을 단축할 수 있는 반도체 장치의 제어 방법을 제공할 수 있다.
본 발명은, 복수의 레퍼런스 셀의 출력을 평균하는 단계를 가지며, 상기 제2 전류 전압 변환 회로의 출력은 상기 평균한 출력인 반도체 장치의 제어 방법으로 할 수 있다. 본 발명에 의하면, 복수의 레퍼런스 셀의 출력을 평균하여 제2 전류 전압 변환 회로의 출력으로 함으로써 보다 정확하게 코어 셀의 데이터를 판정할 수 있다.
본 발명은, 상기 레퍼런스 셀 데이터 라인의 전압값이 안정된 후에 센싱을 개시하는 단계를 갖는 반도체 장치의 제어 방법으로 할 수 있다. 본 발명에 의하면, 레퍼런스 셀 데이터 라인의 프리차지가 종료된 후에 센스 증폭기의 센싱을 할 수 있다. 따라서, 정확하고 빠른 센싱을 실현할 수 있다.
발명의 효과
본 발명에 의하면, 레퍼런스 셀 데이터 라인의 프리차지 시간을 단축하여 데이터의 독출 시간을 단축할 수 있는 반도체 장치 및 그의 제어 방법을 제공할 수 있다.
도 1은 종래 기술에 따른 플래쉬 메모리의 메모리 셀 어레이 및 전류 전압 변환 회로 주변의 구성을 나타낸 도면이다.
도 2는 실시예 1에 따른 플래쉬 메모리의 메모리 셀 어레이 및 전류 전압 변 환 회로 주변의 구성을 나타낸 도면이다.
도 3은 실시예 2에 따른 플래쉬 메모리의 메모리 셀 어레이 및 전류 전압 변환 회로 주변의 구성을 나타낸 도면이다.
도 4는 실시예 2에 따른 플래쉬 메모리의 코어 셀에서 데이터를 독출할 때의 타이밍 차트이다.
도 5는 실시예 2에 따른 플래쉬 메모리의 제2 전류 전압 변환 회로의 회로도이다.
도 6은 실시예 2에 따른 플래쉬 메모리의 평균 회로의 회로도이다.
도 7은 실시예 2에 따른 플래쉬 메모리의 제1 전류 전압 변환 회로의 회로도이다.
도 8은 실시예 2에 따른 플래쉬 메모리의 센스 증폭기의 회로도이다.
도 9는 실시예 2에 따른 플래쉬 메모리의 코어 셀에서 데이터를 독출할 때의 각 신호의 시간 의존을 나타낸 도면이다.
도면을 참조하여 본 발명에 따른 실시예에 대하여 설명한다.
실시예 1
도 2는 실시예 1에 따른 비휘발성 메모리의 메모리 셀 및 센스 증폭기 주변의 구성도이다. 비휘발성 메모리 셀 어레이(10) 내에 비휘발성 메모리 셀인 코어 셀(12)이 배치되어 있다. 코어 셀(12)의 트랜지스터의 소스는 그라운드에 접속되고, 드레인이 코어 셀 데이터 라인(14)에 접속되어 있다. 제1 전류 전압 변환 회 로(16)(캐스코드 회로)는 코어 셀 데이터 라인(14)을 통하여 코어 셀(12)에 접속되어 있다.
마찬가지로, 제2 전류 전압 변환 회로(26)(캐스코드 회로)는 레퍼런스 셀 데이터 라인(24)을 통하여 레퍼런스 셀(22)에 접속되어 있다. 센스 증폭기(18)는 제1 전류 전압 변환 회로(16) 및 제2 전류 전압 변환 회로(26)의 출력이 접속되어 센싱된다. 코어 셀(12), 코어 셀 데이터 라인(14), 제1 전류 전압 변환 회로(16) 및 센스 증폭기(18)는 복수 배치되어 있지만, 여기서는 1개만 기재한다. 제2 전류 전압 변환 회로(26)는 많은 센스 증폭기(18)에 출력하고 있다.
또한, 레퍼런스 셀 데이터 라인(24)의 전압값과 소정의 전압값(Vref)을 비교하는 비교 회로(28)가 설치되어 있고, 비교 회로(28)의 출력에 의하여 레퍼런스 셀 데이터 라인(24)을 차지하는 차지 회로(30)가 설치되어 있다.
코어 셀(12)의 데이터 독출은 레퍼런스 셀 데이터 라인(24)을 프리차지하는 경우를 제외하고는 종래 기술과 같다. 레퍼런스 셀 데이터 라인(24)을 프리차지할 때에, 비교 회로(28)는 레퍼런스 셀 데이터 라인의 전압값과 소정의 전압값(Vref)을 비교하여 레퍼런스 셀 데이터 라인(24)의 전압값이 Vref보다 낮으면 차지 신호를 출력한다. 차지 회로(30)는, 차지 신호를 입력하면, 전원(Vcc)을 레퍼런스 셀 데이터 라인(24)에 접속하고 레퍼런스 셀 데이터 라인(24)을 차지한다. 이에 따라, 제2 전류 전압 변환 회로(26)에 더하여 차지 회로(30)로 레퍼런스 셀 데이터 라인(24)을 프리차지할 수 있다.
이와 같이, 레퍼런스 셀 데이터 라인(24)을 프리차지할 때, 많은 센스 증폭 기(18)에 접속되는, 부하가 큰 제2 전류 전압 변환 회로(26)에 추가하여 차지 회로(30)가 레퍼런스 셀 데이터 라인(24)을 차지함으로써, 고속으로 레퍼런스 셀 데이터 라인(24)을 프리차지할 수 있다. 따라서, 데이터의 독출 시간을 단축할 수 있다.
Vref를 프리차지시의 레퍼런스 셀 데이터 라인(24)의 목표 전압값 이하로 함으로써, 레퍼런스 셀 데이터 라인(24)의 전압값이 목표 전압값보다 낮고, 차지 회로(30)에 의한 차지가 필요한 때에 적절하게 차지 회로(30)를 동작시킬 수 있게 된다.
실시예 2
실시예 2의 메모리 셀 어레이는, 특허 문헌 1에 기재되어 있는 SONOS형 비휘발성 메모리 셀 어레이이며, 가상 접지형 어레이 방식을 채용한다. 또한, NAND형 플래쉬 메모리와 동일한 인터페이스를 갖는 메모리 장치로서 사용하기 때문에, 데이터의 독출은 동일한 워드 라인에 접속된 코어 셀의 다수 비트(실시예 2에서는 512bit)에서 동시에 이루어진다.
실시예 2에서는 하나의 코어 셀에 2개의 비트를 기억할 수 있고, 기억 용량 밀도를 향상시키고 있다. 그러나, 설명이 복잡하기 때문에, 이하의 설명에서는 코어 셀에는 1 비트만 기억되고, 코어 셀로부터 1 비트를 독출하는 경우에 대하여 설명한다. 코어 셀에 2비트가 기억되고 그 중 1 비트를 독출하는 방법은, 서로 다른 2개의 레퍼런스 셀로 이루어지는 기준을 사용하여, 이하에서 설명하는 바와 같이 독출함으로써 실현될 수 있다.
도 3은 실시예 2에 따른 비휘발성 메모리의 메모리 셀 및 센스 증폭기 주변의 구성도이다. 비휘발성 메모리 셀 어레이(40)는 코어 셀 영역(50) 및 레퍼런스 셀 영역(60)을 가지며, 코어 셀(52)은 코어 셀 영역(50)에 매트릭스 형태로 배치되어 있다. 코어 셀(52)을 구성하는 트랜지스터의 게이트는 워드 라인(42)에 접속되고, 소스, 드레인은 코어 셀 데이터 라인(54)에 접속된다.
코어 셀 데이터 라인(54)은 드레인 선택 라인(46)(YSD)이 하이 레벨일 때는 드레인 선택 FET(56)가 ON되어 제1 전류 전압 변환 회로(70)에 접속되고, 소스 선택 라인(48)(YSS)이 하이 레벨일 때는 그라운드(Vss)에 접속된다. 코어 셀(52)에서 데이터를 독출할 때에는 드레인 선택 라인(46)(YSD), 소스 선택 라인(48)(YSS)에 의하여 코어 셀 데이터 라인(54)이 적절히 선택된다. 예를 들면, 코어 셀(52)에서 데이터를 독출할 때는, 코어 셀(52)에 접속된 워드 라인(42)에 전압이 인가되고, 코어 셀 데이터 라인(54)이 제1 전류 전압 변환 회로(70)에 접속되며, 코어 셀(52)에 접속된 또 하나의 코어 셀 데이터 라인은 Vss에 접속된다.
제1 전류 전압 변환 회로(70)는 코어 셀 데이터 라인(54)을, 예를 들면 1.4V로 프리차지한다. 그리고, 코어 셀(52)을 흐르는 전류값을 전압값으로 변환하여 센스 증폭기(160)에 출력(SAI)한다. 제1 전류 전압 변환 회로(70) 및 센스 증폭기(160)는 동시에 데이터를 독출하는 코어 셀(52)의 개수인 512개 배치되어 있다.
레퍼런스 셀 영역(60)에 배치된 레퍼런스 셀(62)은 코어 셀(52)과 동일한 워드 라인(42)에 접속되어 있다. 또한, 레퍼런스 셀(62)은 레퍼런스 셀 데이터 라인(64)에 접속되어 있고, 드레인 선택 FET(66), 소스 선택 FET(68)에 의하여 적시 에 드레인, 소스가 선택된다. 예를 들면, 레퍼런스 셀(62)에서 데이터를 독출할 때는, 레퍼런스 셀(62)에 접속된 워드 라인(42)에 전압이 인가되고, 레퍼런스 셀 데이터 라인(64)이 제2 전류 전압 변환 회로A(100a)에 접속되며, 코어 셀(52)에 접속된 또 하나의 코어 셀 데이터 라인은 Vss에 접속된다.
SONOS형 비휘발성 메모리 셀에서는, 기입 소거 횟수에 따라 차지 손실이 증가하기 때문에, 레퍼런스 셀(62)을 비휘발성 메모리 셀 어레이(40)에 배치하고, 코어 셀(52)과 동일한 기입 소거 횟수를 경험시키는 것이 좋다. 따라서, 레퍼런스 셀(62)은 비휘발성 메모리 셀 어레이(40)에 배치되어 동일한 워드 라인(42)에 접속되는 것이 좋다.
레퍼런스 셀 영역(60)에는 “1”과 “0”에 대응하는 2개의 레퍼런스 셀(62)을 가지며, 이러한 레퍼런스 셀의 문턱값 전압의 평균값을 이용하여 코어 셀(52)의 문턱값 전압을 판정하고, 코어 셀(52)의 데이터가 “1”인지 “0”인지를 판정한다. 여기서, 제2 전류 전압 변환 회로(100)는, “1”에 대응하는 레퍼런스 셀에 접속된 제2 전류 전압 변환 회로A(100a)와, “0”에 대응하는 레퍼런스 셀에 접속된 제2 전류 전압 변환 회로B(100b)와, “1”, “0”에 대응하는 2개의 레퍼런스 셀의 출력을 평균하는 평균 회로(130)를 가지고 있다.
제2 전류 전압 변환 회로A(100a) 및 제2 전류 전압 변환 회로B(100b)는 각각의 레퍼런스 셀 데이터 라인(64)을 1.4V로 프리차지한다. 제2 전류 전압 변환 회로A(100a) 및 제2 전류 전압 변환 회로B(100b)는 도 3에 도시되지 않은 비교 회로와 차지 회로를 가지며, 이들의 구성 및 동작은 후술한다.
제2 전류 전압 변환 회로A(100a) 및 제2 전류 전압 변환 회로B(100b)는, 각각 대응하는 레퍼런스 셀(62)의 전류값을 전압값으로 변환하여 평균 회로(130)에 REFA, REFB를 출력한다. 평균 회로(130)는 제2 전류 전압 변환 회로A(100a) 및 제2 전류 전압 변환 회로B(100b)의 출력값(REFA, REFB)을 평균한다. 또한, 제2 전류 전압 변환 회로(100)의 출력으로서 제1 전류 전압 변환 회로(70) 및 센스 증폭기(160)에 각각 REFBIAS 및 SAREF를 출력한다.
이와 같이, “1”, “0”의 레퍼런스 셀을 가지며, 그의 출력을 평균하여 제2 전류 전압 변환 회로(100)의 출력으로 함으로써, 차지 손실에 의하여 문턱값 전압 분포가 변화한 경우에도 더 정확하게 코어 셀(52)의 데이터를 판정할 수 있다. 실시예 2와 같이 복수의 레퍼런스 셀을 사용하지 않고, 예를 들면 “1”, “0” 사이의 문턱값 전압을 갖는 레퍼런스 셀 1개를 사용할 수도 있다. 이러한 경우, 평균 회로(130)를 사용하지 않고, 제2 전류 전압 변환 회로A(100a)의 출력을 제2 전류 전압 변환 회로(100)의 출력으로 할 수도 있다. 또한, 3개 이상의 레퍼런스 셀을 가지며, 평균 회로(130)는 그들을 평균하는 구성으로 하여도 좋다.
도 4는 데이터 독출시의 타이밍 차트이다. 워드 라인 신호(WL), 제1 전류 전압 변환 회로(70) 및 제2 전류 전압 변환 회로(100)의 스위치 신호(PDCAS), 레퍼런스 셀 데이터 라인(64)의 전압값(BL), 비교 회로의 출력 신호(CCNTL), 센스 컨트롤 회로의 입력 신호(SAI_SET)를 나타낸다.
도 5는 제2 전류 전압 변환 회로A(100a)의 회로도이다. 제2 전류 전압 변환 회로B(10Ob)도 동일한 회로이므로 설명은 생략한다. 레퍼런스 셀 데이터 라인(64) 의 신호는 DATABREF이며, 단자(123)에 접속하여 CASFB가 된다. 차동 회로(129)는, P-FET(101, 102), N-FET(106, 107, 108)로 이루어지고, 전원(Vcc)과 그라운드간에 설치되어 있다. 그리고, FET(106)의 게이트(단자(125))에 참조 전압값(CASREF)이 입력되고, FET(107)의 게이트(단자(126))에 레퍼런스 셀 데이터 라인(64)의 전압값(CASFB)이 입력되는 커런트 미러형 차동 회로이다. FET(108)는 차동 회로(129)의 전류를 조정하는 전류원이며, 게이트에 소정의 기준 전압 CASBIAS가 입력되고, 소스 및 드레인은 그라운드와 FET(106) 및 FET(107)에 접속되어 있다. FET(109)는 FET(108)와 그라운드간에 접속되어 있고, 게이트에 스위치 신호(PDCASB: PDCAS의 보조선)가 입력되어 차동 회로를 ON/OFF한다.
단자(124)에는 차동 회로(129)의 출력 신호(REFA)가 출력된다. 차동 회로(129)의 출력 신호(REFA)는 P-FET(104)의 게이트에 접속된다. P-FET(104)의 소스와 드레인은, 게이트가 접지된 P-FET(103)를 통한 전원(Vcc)과 레퍼런스 셀 데이터 라인(64)에 접속되어 있다. P-FET(105)는 전원(Vcc)과 단자(124) 사이에 접속되고, 게이트에 스위치 신호(PDCASB)가 입력되어 이 회로를 ON/OFF한다.
이상의 회로에 의하여, 스위치 신호(PDCASB)가 하이 레벨이 되면, 레퍼런스 셀 데이터 라인(64)의 전압값(CASFB)이 참조 전압값(CASREF)보다 낮으면, FET(104)의 전류가 증가하고 레퍼런스 셀 데이터 라인(64)은 차지된다. 또한, 레퍼런스 셀 데이터 라인(64)의 전압값(CASFB)이 참조 전압값(CASREF)보다 높으면 FET(104)의 전류는 감소한다. 이와 같이 하여, 레퍼런스 셀 데이터 라인(64)은 참조 전압값(CASREF)으로 프리차지된다. 여기서, 참조 전압값은 1.4V이다.
그러나, REFBIAS(136a), SAREF(136b)는 각각 512개의 제1 전류 전압 변환 회로(70), 센스 증폭기(160)에 접속되어 있기 때문에, 센싱 개시 후 REFBIAS(136a) 및 SAREF(136b)의 전압이 안정될 때까지 시간이 걸린다.
실시예 2에 있어서는 추가적으로 비교 회로(110) 및 차지 회로(12O)를 가지고 있다. 비교 회로(110)는 P-FET(111, 112) 및 N-FET(113, 114)를 갖는다. FET(111)는, 게이트가 차동 회로(129)의 출력에 접속되고, 소스 및 드레인이 전원(Vcc)과 출력 노드(128)에 접속되어 있다. FET(113)는, 게이트에 차동 회로(129)의 전류원 FET(108)의 게이트 입력(CASBIAS)이 접속되고, 소스 및 드레인이 그라운드(Vcc)와 출력 노드(128)에 접속되어 있다. 출력 노드(128)는 인버터(115)를 통하여 신호를 반전시켜서 비교 회로(110)의 출력 단자(116)에 출력(CCNTL)한다.
비교 회로(110)는 FET(111)와 FET(113)의 W(게이트 폭)의 비와, FET(102)와 FET(108)의 W(게이트 폭)의 비의 차이에 따라 출력하는 타이밍이 정해진다. 이들 2개의 비의 값을 거의 동일하게 하면, 출력 신호(CCNTL)는 레퍼런스 셀 데이터 라인(64)의 전압값(CASFB)이 참조 전압값(CASREF)인 1.4V보다 낮으면 로우 레벨이 되고, 높으면 하이 레벨이 된다. 실시예 2에서는 FET(113)의 W를 약간 크게 하고 참조 전압값(CASREF)보다 약간 낮은 1.3V에서 출력 신호(CCNTL)가 전환되도록 설정하고 있다.
비교 회로(110)가 스위칭하는 전압값은 참조 전압값(CASREF)보다 약간 낮은 것이 바람직하다. 센싱을 실시할 때에 차지 회로(120)가 ON되어 있으면 부하가 변화되어 정확한 센싱이 어려워지기 때문이다. 따라서, 이 전압값은 프리차지할 시간 과 센싱시에 차지 회로(120)가 ON되지 않는 타이밍에 의하여 결정된다.
이와 같이, 비교 회로(110)는 미리 FET(111)와 FET(113)의 W(게이트 폭)의 비와 FET(102)와 FET(108)의 W의 비를 선택함으로써, 스위칭하는 전압값(소정의 전압값)을 정할 수 있다. 그리고, 레퍼런스 셀 데이터 라인(64)의 전압값(CASFB)과 소정의 전압값을 비교하여, 레퍼런스 셀 데이터 라인(64)의 전압값(CASFB)이 소정의 전압값보다 낮으면 로우 레벨을 출력하고, 높으면 하이 레벨을 출력한다.
차지 회로(105)(Trl)는 P-FET(121)를 갖는다. FET(121)는, 게이트 단자(122)에 비교 회로(110)의 출력(CCNTL)이 접속되고, 소스 및 드레인에 전원(Vcc)과, FET(104)를 통하여 레퍼런스 셀 데이터 라인(64)이 접속되어 있다. 비교 회로(110)의 출력이 로우 레벨일 때, 전원(Vcc)이 FET(104)에 접속되고, 레퍼런스 셀 데이터 라인(64)이 차지된다.
도 4를 참조하면, 워드 라인(WL)이 하이 레벨이 되고 스위치 신호(PDACAS)가 ON(로우 레벨)이 되면, 제2 전류 전압 변환 회로(100a)에 의한 레퍼런스 셀 데이터 라인(BL)의 프리차지가 개시된다. 당초에는 레퍼런스 셀 데이터 라인(BL)은 참조 전압값(CASREF)-0.1V로 정한 소정의 전압값 이하이기 때문에, 비교 회로(110)의 출력 신호(CCNTL)는 로우 레벨이다. 따라서, 차지 회로(120)는 ON되어 프리차지를 실시한다. 레퍼런스 셀 데이터 라인(BL)이 CASREF -0.1V가 되면, 비교 회로(110)의 출력 신호(CCNTL)는 하이 레벨이 되고, 차지 회로(120)는 OFF된다. 레퍼런스 셀 데이터 라인(BL)이 안정된 때에, 제1 전류 전압 변환 회로(70)에 의하여 코어 셀 데이터 라인(54)이 프리차지된다.
이상과 같이, 실시예 2에 따른 비휘발성 메모리는 비교 회로(110)와 차지 회로(120)를 갖는다. 비교 회로(110)는 레퍼런스 셀 데이터 라인(64)의 전압값(CASFB)이 소정의 전압값(1.3V)보다 낮으면 차지 회로에 로우 레벨을 출력하고, 차지 회로(120)는 ON되어 레퍼런스 셀 데이터 라인(64)이 차지된다. 이와 같이, 제2 전류 전압 출력 회로(100)의 출력에 512개의 센스 증폭기(18)가 접속된 경우에도 레퍼런스 셀 데이터 라인(64)을 빠르게 프리차지할 수 있다. 따라서, 데이터 독출 시간을 단축할 수 있다.
또한, 차지 회로(120)를 FET로 구성함으로써 간단하게 차지 회로를 구성할 수 있다. 또한, 비교 회로(110)는 제2 전류 전압 변환 회로A(100a)의 차동 회로의 출력을 사용함으로써 간단하게 비교 회로를 구성할 수 있다.
레퍼런스 셀(62)을 흐르는 전류값은, FET(104)를 흐르는 전류값에 상당하는 게이트의 전압값(REFA)으로서 제2 전류 전압 변환 회로 A(100a)로부터 출력된다. 마찬가지로, 제2 전류 전압 변환 회로 B(100b)로부터 REFB가 출력된다.
도 6은 평균 회로(130)의 회로도이다. 평균 회로(130a, 130b)는 출력이 각각 REFBIAS, SAREF로 다를 뿐, 그 외는 동일한 회로이다. 평균 회로(130a)는 P-FET(131a, 132a, 133a, 134a) 및 N-FET(135a)를 갖는다. FET(131a, 132a)는 게이트가 접지된 전류원이다. FET(138a, 139a)의 게이트에는 각각 REFA, REFB가 입력되고, 소스에 각각 FET(131a, 132a)가 접속되고, 드레인은 출력 단자(136a)에 접속된다. FET(135a)는, 게이트와 드레인이 출력 단자(136a)에 접속되고, 소스가 접지된다. 따라서, 다이오드로서 기능한다. 이상에 의하여, REFA 및 REFB가 입력된 FET(133a) 및 FET(134a)를 흐르는 전류는 적산되어 출력된다. 이와 같이, 평균 회로(130)의 출력인 제2 전류 전압 변환 회로A(100a)의 출력(REFA)과 제2 전류 전압 변환 회로B(100b)의 출력(REFB)의 평균이 제2 전류 전압 변환 회로(100)의 출력으로서 출력된다.
평균 회로(130b)도 평균 회로(130a)와 동일하기 때문에 설명을 생략한다. 평균 회로(130a)(제1 평균 회로)의 출력 신호(REFBIAS)는 제1 전류 전압 변환 회로(70)에 출력되고, 평균 회로(130b)(제2 평균 회로)의 출력 신호(SAREF)는 센스 증폭기(160)에 출력된다. 또한, 평균 회로를 1개로 하고 출력을 REFBIAS와 SAREF로 나눌 수 도 있지만, 평균 회로를 2개 설치함으로써 REFBIAS 또는 SAREF의 노이즈가 다른 한쪽에 영향을 주는 것을 방지할 수 있다.
도 7은 제1 전류 전압 변환 회로(70)의 회로도이다. 코어 셀 데이터 라인(54)은 단자(83)에 접속되고 그 전압값(DATAB)은 CASFB가 된다. P-FET(71, 72) 및 N-FET(76, 86, 78)을 갖는 커런트 미러형 차동 회로(99)가 설치되고, 참조 전압값(CASREF)과 코어 셀 데이터 라인(54)의 전압값(CASFB)이 각각 입력(76, 77)에 입력되어 CASCTL이 단자(84)에 출력된다. FET(78, 79)는 도 5의 각각 FET(108, 109)와 동일한 기능이다. 또한, 제1 전류 전압 변환 회로(70)는 P-FET(73, 74, 75, 80) 및 N-FET(81)를 갖는다. P-FET(73, 74, 75)는 도 5의 각각 FET(103, 104, 105)와 동일한 기능이다. 즉, 코어 셀 데이터 라인(54)의 전압값이 참조 전압값(CASREF)보다 낮으면, FET(74)는 많은 전류를 흘려보내고 코어 셀 데이터 라인(54)의 전압값을 참조 전압값(CASREF)으로 한다. 여기서 참조 전압값(CASREF)은 1.4V이다. 여기 서, P-FET(73)는 코어 셀 데이터 라인(54)의 차지 중에 피크 전류를 억제하기 위하여 설치되어 있다. 이에 따라, 512 비트 등의 다수의 코어 셀을 동시에 독출할 때, 그 전체 차지 전류를 소정의 값 이하로 억제할 수 있다.
P-FET(80)는, 게이트가 단자(84)에 접속되고, 소스와 드레인이 센스 컨트롤 회로(90)를 통하여 전원(Vcc)과 제1 전류 전압 변환 회로(70)의 출력 단자(82)에 접속되어 있다. N-FET(81)는, 게이트가 제2 전류 전압 변환 회로(100)의 출력(REFBIAS)에 접속되고, 소스와 드레인은 그라운드와 단자(82)에 접속된다.
여기서, FET(80, 81)를 갖는 회로(98)와 도 6의 FET(133a, 134a, 135a)를 갖는 회로(137b)는 차동 회로를 형성한다. 이에 따라, 단자(84)의 레벨(CASCTL)과 REFA, REFB의 평균값이 차동 증폭된다. 또한, 제1 전류 전압 변환 회로(70)의 출력 신호(SAI)가 센스 증폭기(160)에 입력된다. 즉, 제1 전류 전압 변환 회로(70)는 코어 셀(52)의 출력과 제2 전류 전압 변환 회로(100)의 출력을 차동 증폭하여 센스 증폭기(160)에 출력한다. 이에 따라, 센스 증폭기(160)에서 최종적인 증폭 동작을 하기 전에 코어 셀측의 데이터와 레퍼런스 셀측의 데이터의 차를 증폭할 수 있기 때문에, 더 확실하게 코어 셀(54)의 데이터를 독출할 수 있다.
회로의 면적을 축소시키기 위하여, 제2 전류 전압 변환 회로(100)의 출력은 센스 증폭기(160)에만 출력하고, 센스 증폭기(160)에서는 제1 전류 전압 변환 회로(70)와 제2 전류 전압 변환 회로(100)의 출력에 의하여 코어 셀(52)의 데이터를 독출하도록 할 수도 있다.
제1 전류 전압 변환 회로(70)는 센스 컨트롤 회로(90)를 더 가지고 있다. 센 스 컨트롤 회로(90)는 P-FET(91)를 가지고 있다. FET(91)는, 게이트에 입력 신호(SAI_SET)가 접속되고, 소스와 드레인에 전원(Vcc)과 FET(80)(즉, 제1 전류 전압 변환 회로(70)의 출력 단자(82))가 접속되어 있다. 입력 신호(SAI_SET)가 로우 레벨이 입력되면, 센스 컨트롤 회로(91)는 ON되어 출력 신호(SAI)가 센스 증폭기(160)에 출력된다. 즉, 레퍼런스 셀 데이터 라인(64)의 프리차지가 종료된 후(예를 들면, 레퍼런스 셀 데이터 라인(64)의 전압이 안정된 후), 입력 신호(SAI_SET)가 로우 레벨이 입력되면, 센스 컨트롤 회로(120)는 제1 전류 전압 변환 회로(70)의 출력을 ON하고 센스 증폭기(160)의 센싱을 개시시킨다.
레퍼런스 셀 데이터 라인(64)의 프리차지가 종료된 후, 제1 전류 전압 변환 회로(70)를 ON하는 이유는 다음과 같다. 만일, 레퍼런스 셀 데이터 라인(64)의 프리차지 개시시에 제1 전류 전압 변환 회로(70)도 ON되어 있으면, SAI의 전압은 불안정하기 때문에 비교적 높은 전압으로 높아지는 경우가 있다. 이 때, SAI를 그 안정 전위 영역까지 감소시키도록, FET(81)가 그라운드로 전류가 흐르게 한다. 그러나, 그 게이트 단자(87)는 다이오드 접속되어 있는 FET(135a)의 게이트 단자(136a)에 접속되어 있기 때문에, 단자(87)는 그다지 높은 전압이 되지 않게되어 FET(81)의 전류 공급 능력은 낮다. 따라서, 높은 전압으로 증가한 SAI의 전압을 감소시키는 데 시간이 필요하고, 나아가 센스 동작의 시간이 길어진다. 따라서, 레퍼런스 셀 데이터 라인(64)의 프리차지가 종료된 후, 제1 전류 전압 변환 회로(70)를 ON함으로써, 안정된 상태의 레퍼런스측의 전압(REFBIAS 및 SAREF)을 이용하여 센스 증폭기(160)의 센싱을 행할 수 있다. 따라서, 정확하고 빠른 센싱을 실현할 수 있다.
도 4를 참조하면, 센스 컨트롤 회로(120)의 입력 신호(SAI_SET)가 로우 레벨이 되면, 센스 컨트롤 회로(120)가 ON되고, 출력 신호(SAI)가 출력되며, 센스 증폭기(160)에서 센싱이 이루어지게 된다. 센싱이 종료되면 센스 컨트롤 회로(120)의 입력 신호(SAI_SET)가 하이 레벨이 된다. 다음의 코어 셀이 선택되고 같은 방식으로 센싱을 실시하게 된다.
도 8은 센스 증폭기(160)의 회로도이다. P-FET(161, 162) 및 N-FET(166, 167, 168)를 갖는 커런트 미러형 차동 회로(175)와, P-FET(163) 및 N-FET(169)를 갖는 증폭 회로(176)와, P-FET(165) 및 N-FET(171)를 갖는 인버터(177)를 갖는다. FET(164, 170, 172)는 스위치 신호(PDCASB, INVSW)에 의하여 센스 증폭기를 ON하는 스위치이다.
제1 전류 전압 변환 회로(70)의 출력(SAI)과 제2 전류 전압 변환 회로(100)의 출력(SAREF)이 각각 차동 회로(175)의 입력(174와 173)에 입력된다. 제1 전류 전압 변환 회로(70)의 출력 신호(SAI)가 제2 전류 전압 변환 회로(100)의 출력 신호(SAREF)보다 낮으면, 증폭 회로(176)는 로우 레벨을 출력하고 인버터(177)는 하이 레벨을 출력한다. SAI가 SAREF보다 높으면, 증폭 회로(176)는 하이 레벨을 출력하고 인버터(177)는 로우 레벨을 출력한다.
이와 같이, 제1 전류 전압 변환 회로(70)의 출력 신호(SAI)와 제2 전류 전압 변환 회로(100)의 출력 신호(SAREF)를 비교함으로써, 코어 셀(52)을 흐르는 전류값과 레퍼런스 셀(62)을 흐르는 전류값을 비교하여 코어 셀(52)이 “1”인지 “0”인지를 판정한다.
도 9는 실시예 2에 따른 제2 전류 전압 변환 회로(100)의 출력 신호(REFBIAS 및 SAREF) 및 제1 전류 전압 변환 회로(70)의 출력 신호(SAI)의 전압의 시간 의존을 측정한 결과를 나타낸 도면이다. 횡축은 시간, 종축은 전압이다. 실선은 실시예 2의 결과, 점선은 비교 회로(110) 및 차지 회로(120)를 갖지 않는 경우의 결과이다.
제2 전류 전압 변환 회로(100)의 출력 신호(REFBIAS 및 SAREF)가 안정될 시간은, 실시예는 종래예에 비하여 tr1(약 25ns) 빠르게 되었다. 따라서, SAI_SET를 로우 레벨로 하는 타이밍도 tr1 빠르게 할 수 있다. 이에 따라, 센싱 시간을 tr1 단축할 수 있다.
실시예 2에 따른 플래쉬 메모리는, 코어 셀에 복수의 비트를 기억할 수 있고 가상 접지형 어레이 방식을 갖는 SONOS형 플래쉬 메모리이다. 그리고, NOR형으로서 사용되는 메모리 셀 어레이와 같은 메모리 셀 어레이를 갖는다. 이와 같이 NOR형으로서 사용되는 메모리 셀 어레이를 사용하여 NAND형 플래쉬 메모리의 인터페이스(NAND I/F)를 갖기 때문에, 특히 제2 전류 전압 변환 회로(100)의 출력의 부하가 커진다. 따라서, 본 발명을 적용함으로써 큰 효과를 제공할 수 있다.
이상, 본 발명의 바람직한 실시예에 대하여 상술하였지만, 본 발명은 이러한 특정의 실시예에 한정되지 않고, 청구의 범위에 기재된 본 발명의 요지의 범위 내에서 다양한 변형 및 변경이 가능하다. 예를 들면, SONOS형 이외의 플로팅 게이트를 갖는 플래쉬 메모리에도 적용 가능하다.

Claims (15)

  1. 비휘발성 메모리 셀 어레이 내에 형성된 코어 셀에 접속된 제1 전류 전압 변환 회로와,
    레퍼런스 셀에 레퍼런스 셀 데이터 라인으로 접속된 제2 전류 전압 변환 회로와,
    상기 제1 전류 전압 변환 회로의 출력과 상기 제2 전류 전압 변환 회로의 출력을 센싱하는 센스 증폭기와,
    상기 레퍼런스 셀 데이터 라인의 전압값과 소정의 전압값을 비교하는 비교 회로와,
    상기 레퍼런스 셀 데이터 라인의 프리차지시에 상기 레퍼런스 셀 데이터 라인의 전압값이 상기 소정의 전압값보다 낮으면 상기 레퍼런스 셀 데이터 라인을 차지하는 차지 회로를 구비한 반도체 장치.
  2. 제1항에 있어서, 상기 차지 회로는 상기 비교 회로의 출력에 접속된 게이트와, 전원 및 상기 레퍼런스 셀 데이터 라인이 접속된 소스 및 드레인을 갖는 FET를 포함한 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제2 전류 전압 변환 회로는 상기 레퍼런스 셀 데이터 라인의 전압값과 상기 소정의 전압값이 입력되는 차동 회로를 가지며,
    상기 비교 회로는,
    상기 차동 회로의 출력이 접속된 게이트와, 전원 및 출력 노드가 접속된 소스 및 드레인을 갖는 FET와,
    상기 차동 회로의 전류원 FET의 게이트 입력이 접속된 게이트와, 상기 출력 노드 및 그라운드가 접속된 소스 및 드레인을 갖는 FET를 가지며,
    상기 비교 회로의 출력 단자는 상기 출력 노드에 접속된 반도체 장치.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 소정의 전압값은 상기 레퍼런스 셀 데이터 라인을 프리차지할 때의 목표 전압값보다 낮은 반도체 장치.
  5. 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 제2 전류 전압 변환 회로는 복수의 레퍼런스 셀의 출력을 평균하는 평균 회로를 가지며, 상기 제2 전류 전압 변환 회로는 상기 평균 회로의 출력을 출력하는 반도체 장치.
  6. 제1항 내지 제5항 중 어느 하나의 항에 있어서, 상기 제2 전류 전압 변환 회로는 상기 제1 전류 전압 변환 회로 및 상기 센스 증폭기에 출력하고,
    상기 제1 전류 전압 변환 회로는 상기 코어 셀의 출력과 상기 제2 전류 전압 변환 회로의 출력을 차동 증폭하여 상기 센스 증폭기에 출력하는 반도체 장치.
  7. 제5항에 있어서, 상기 평균 회로는 상기 제1 전류 전압 변환 회로에 출력하 기 위한 제1 평균 회로와, 상기 센스 증폭기에 출력하기 위한 제2 평균 회로를 갖는 반도체 장치.
  8. 제1항 내지 제7항 중 어느 하나의 항에 있어서, 상기 레퍼런스 셀 데이터 라인의 프리차지 종료 후에 상기 센스 증폭기의 센싱을 개시시키는 센스 컨트롤 회로를 구비하는 반도체 장치.
  9. 제8항에 있어서, 상기 센스 컨트롤 회로는 상기 제1 전류 전압 변환 회로의 출력을 ON함으로써 상기 센스 증폭기의 센싱을 개시시키는 반도체 장치.
  10. 제9항에 있어서, 상기 센스 컨트롤 회로는 상기 제1 전류 전압 변환 회로의 출력과 전원 간에 접속된 FET를 포함한 반도체 장치.
  11. 제1항 내지 제10항 중 어느 하나의 항에 있어서, 상기 비휘발성 메모리 셀 어레이는 SONOS형 셀을 갖는 반도체 장치.
  12. 제1항 내지 제11항 중 어느 하나의 항에 있어서,
    상기 코어 셀은 복수의 비트를 기억할 수 있는 셀인 반도체 장치.
  13. 비휘발성 메모리 셀 어레이 내에 형성된 코어 셀에 접속된 제1 전류 전압 변 환 회로와, 레퍼런스 셀에 레퍼런스 셀 데이터 라인으로 접속된 제2 전류 전압 변환 회로와, 상기 제1 전류 전압 변환 회로의 출력과, 상기 제2 전류 전압 변환 회로의 출력을 센싱하는 센스 증폭기를 구비한 반도체 장치의 제어 방법에 있어서,
    상기 레퍼런스 셀 데이터 라인의 전압값과 소정의 전압값을 비교하는 단계와,
    상기 레퍼런스 셀 데이터 라인의 프리차지시에 상기 레퍼런스 셀 데이터 라인의 전압값이 상기 소정의 전압값보다 낮으면 상기 레퍼런스 셀 데이터 라인을 차지하는 단계를 갖는 반도체 장치의 제어 방법.
  14. 제13항에 있어서, 복수의 레퍼런스 셀의 출력을 평균하는 단계를 가지며, 상기 제2 전류 전압 변환 회로의 출력은 상기 평균한 출력인 반도체 장치의 제어 방법.
  15. 제13항에 있어서, 상기 레퍼런스 셀 데이터 라인의 전압값이 안정된 후에 센싱을 개시하는 단계를 갖는 반도체 장치의 제어 방법.
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