JP5651627B2

JP5651627B2 - Ｄａ変換器および無線通信装置

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Publication number: JP5651627B2
Application number: JP2012065167A
Authority: JP
Inventors: 口淳出; 西昌平香; 原洋介萩; 木正道鈴; 下敦寛木; 亀孝生丸
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-03-22
Filing date: 2012-03-22
Publication date: 2015-01-14
Anticipated expiration: 2032-03-22
Also published as: JP2013198042A; US20130252559A1; US8849219B2

Description

本発明の実施形態は、ＤＡ変換器および無線通信装置に関する。

無線通信装置等では、信号を外部に送信するために、デジタル信号をアナログ信号に変換するＤＡ（Digital to Analog）変換器が用いられる。しかしながら、製造プロセス等に起因してＤＡ変換器内のトランジスタの閾値電圧がばらつくと、変換の精度が劣化するという問題がある。

特開平１１−１２２１０９号公報

John Hyde, Todd Humes, Chris Diorio, Mike Thomas, and Miguel Figueroa, "A 300-MS/s 14-bit Digital-to-Analog Converter in Logic CMOS", IEEE JOURNAL OF SOLID-STATE CIRCUITS, MAY 2003, VOL. 38, NO. 5, p.734-740

精度よくデジタル信号をアナログ信号に変換できるＤＡ変換器およびこれを用いた無線通信装置を提供する。

実施形態によれば、ｎ（ｎは２以上の整数）ビットのデジタル信号をアナログ電流に変換して、出力端子から出力するＤＡ変換器であって、前記デジタル信号の各ビットに対応して設けられ、そのビットの値に応じて電流を生成するｎ個の電圧電流変換部を備えるＤＡ変換器が提供される。ｋ（ｋは０〜ｎ−１の整数）番目の電圧電流変換部は、縦続接続される第１のスイッチ、閾値電圧を調整可能な第１のトランジスタ、および、第２のスイッチを有する。前記第１のスイッチは、前記デジタル信号のｋビット目の値、または、前記第１のトランジスタの閾値電圧を調整するための第１の制御信号により制御され、前記第２のスイッチは、前記第１のトランジスタの閾値電圧を調整するための第２の制御信号により制御される。前記第１のトランジスタは、基準電圧または前記第１のトランジスタの閾値電圧を調整するためのプログラム電圧が供給される半導体基板と、前記半導体基板中に互いに離間して形成され、前記第１のスイッチおよび前記第２のスイッチとそれぞれ接続される第１の拡散領域および第２の拡散領域と、前記第１の拡散領域と前記第２の拡散領域との間の前記半導体基板上に設けられる絶縁膜と、前記絶縁膜上に設けられ、電荷を蓄積可能な電荷蓄積層と、前記電荷蓄積層上に設けられ、前記プログラム電圧、または、所定のバイアスが供給されるゲートと、を有する。

ＤＡ変換器１００の回路図。トランジスタＱ７（ｋ）の概略断面図。消去を行う場合の、トランジスタＱ７（ｋ）の断面図。書き込みを行う場合の、トランジスタＱ７（ｋ）の断面図。消去を行う場合（閾値初期化モード）のＤＡ変換器１００の回路図。書き込みを行う場合（閾値調整モード）のＤＡ変換器１００の回路図。ＤＡ変換を行う場合（ＤＡ変換モード）のＤＡ変換器１００の回路図。図１の変形例であるＤＡ変換器１００ａの回路図。送信装置３０の概略ブロック図。

以下、実施形態について、図面を参照しながら具体的に説明する。

図１は、ＤＡ変換器１００の回路図である。ＤＡ変換器１００は、入力されるｎ（ｎは２以上の整数）ビットのデジタル電圧信号ＤＩＮをアナログ電流信号ＡＯＵＴに変換する、電流加算型のＤＡ変換器である。

ＤＡ変換器１００は、カレントミラー部１と、プログラム部２と、ｎ個の電圧電流変換部３（ｎ−１）〜３（０）と、制御部４とを備えている。

カレントミラー部１は電圧電流変換部３（ｎ−１）〜３（０）に所定のバイアス電圧を供給する。カレントミラー部１は、例えば３．３Ｖの電源電圧ＶＤＤを供給する電源端子と、０Ｖの接地電圧を供給する接地端子との間に縦続接続される電流源Ｉ０、ｎＭＯＳトランジスタＱ１，Ｑ２と、トランジスタＱ１のゲートとノードＶＮとの間に接続されるｎＭＯＳトランジスタＱ３とを有する。電流源Ｉ０は、例えば所定の電圧がゲートに印加されるｐＭＯＳトランジスタである。トランジスタＱ１のゲートとドレインは接続されている。トランジスタＱ２は、ゲートに入力される制御信号ＣＮＴ０によりオン・オフ制御されるスイッチである。制御信号ＣＮＴ０がハイであればトランジスタＱ２はオンし、電源端子と接地端子との間に電流が流れる。トランジスタＱ３は、ゲートに入力される制御信号ＣＮＴ１によりオン・オフ制御されるスイッチである。制御信号ＣＮＴ１がハイであればトランジスタＱ３はオンし、トランジスタＱ１のゲート電圧がノードＶＮに出力される。

プログラム部２は、後述する電圧電流変換部３（ｎ−１）〜３（０）内のトランジスタＱ７（ｎ−１）〜Ｑ（０）の閾値電圧を調整する。プログラム部２は、縦続接続されるスイッチＳＷ１およびｎＭＯＳトランジスタＱ４，Ｑ５と、スイッチＳＷ２とを有する。スイッチＳＷ１には、０Ｖと、電源電圧ＶＤＤより高い、例えば１０Ｖのプログラム電圧Ｖｐｒｇとが入力される。そして、制御信号ＣＮＴ２に応じて、これらのうちの一方が出力される。トランジスタＱ４は、ゲートに入力される制御信号ＣＮＴ３によりオン・オフ制御されるスイッチである。制御信号ＣＮＴ３がハイであればトランジスタＱ４はオンし、スイッチＳＷ１から出力されるいずれかの電圧がノードＶＮに供給される。トランジスタＱ５は、ゲートに入力される制御信号ＣＮＴ４によりオン・オフ制御されるスイッチである。制御信号ＣＮＴ４がハイであればトランジスタＱ５はオンし、接地電圧がノードＶＮに供給される。スイッチＳＷ２には、０Ｖおよびプログラム電圧Ｖｐｒｇが入力され、制御信号ＣＮＴ５に応じて、これらのうちの一方が電圧電流変換部３（ｎ−１）〜３（０）に出力される。

電圧電流変換部３（ｎ−１）〜３（０）はいずれも同様の構成であるため、代表して電圧電流変換部３（ｋ）として説明する（ｋ＝０〜ｎ−１の整数）。電圧電流変換部３（ｋ）は、入力デジタル信号ＤＩＮのｋビット目の値ＤＩＮ［ｋ］がハイである場合に所定の電流を生成するものである。電圧電流変換部３（ｋ）は、出力電流ＡＯＵＴが生成される出力端子と接地端子との間に縦続接続されるｎＭＯＳトランジスタＱ６（ｋ），Ｑ７（ｋ），Ｑ８（ｋ）と、スイッチＳＷ３（ｋ）とを有する。スイッチＳＷ３（ｋ）には、値ＤＩＮ［ｋ］および０Ｖが入力され、制御信号ＣＮＴ６（第１の制御信号）に応じて、これらのうちの一方がトランジスタＱ６（ｋ）のゲートに出力される。トランジスタＱ６（ｋ）は、ゲートに入力される信号に応じてオン・オフ制御されるスイッチである。

トランジスタＱ７（ｋ）のゲートはノードＶＮに接続され、基板（Body）はスイッチＳＷ２から出力される電圧が供給される。後述するように、トランジスタＱ７（ｋ）は閾値電圧が調整可能なトランジスタであるのが本実施形態の特徴の１つであり、各電圧電流変換部３（ｎ−１）〜３（０）内のトランジスタＱ７（ｎ−１）〜Ｑ７（０）の閾値電圧を一定に揃えることができる。

トランジスタＱ８（ｋ）は、ゲートに入力される制御信号ＣＮＴ７（ｋ）（第２の制御信号）に応じてオン・オフ制御されるスイッチである。

制御部４は、各スイッチ（スイッチの機能を果たすトランジスタを含む）を制御するための制御信号ＣＮＴ０〜ＣＮＴ７を生成するものである。なお、なお、制御信号ＣＮＴ０〜ＣＮＴ６は１ビットのデジタル信号であるが、制御信号ＣＮＴ７は入力デジタル信号ＤＩＮと同じくｎビットのデジタル信号である。

なお、図１の回路で、特に明示していないｐＭＯＳトランジスタの基板は電源端子に、ｎＭＯＳトランジスタの基板は接地端子に、それぞれ接続される。

次に、閾値電圧が調整可能なトランジスタＱ７（ｋ）について、詳しく説明する。

図２は、トランジスタＱ７（ｋ）の概略断面図である。トランジスタＱ７（ｋ）は、ｐ型シリコン基板１１と、シリコン基板１１に形成されたｎ型拡散領域１１ａ，１１ｂと、ｎ型拡散領域１１ａ，１１ｂの間に形成されるチャネル領域上に積層される、トンネル酸化膜１２、シリコン窒化膜１３、シリコン酸化膜１４およびポリシリコン層１５とを有する、いわゆるＳＯＮＯＳ（Silicon/silicon Oxide/silicon Nitride/silicon Oxide/poly Silicon）構造のトランジスタである。ｎ型拡散領域１１ａ，１１ｂの一方がドレイン、他方がソースに対応し、ポリシリコン層１５がゲートに対応する。

トンネル酸化膜１２は、例えば第１のシリコン酸化膜と、クーロンブロッケイド条件を満たす微結晶シリコングレインで形成されたシリコン層と、第２のシリコン酸化膜とが積層された構造である。第１のシリコン酸化膜、シリコン層および第２のシリコン酸化膜の厚さは、例えば、それぞれ１ｎｍ，２ｎｍ，１ｎｍ程度である。

シリコン窒化膜１３は、電荷を蓄積可能なフローティングゲートであり、例えば、その厚さは２０ｎｍ程度である。シリコン窒化膜１３のシリコンと窒素の組成比を、化学量論性を満たす３：４（Ｓｉ_３Ｎ_４）よりシリコンの組成が多い９：１０（Ｓｉ_９Ｎ_１０）とすることで、シリコン窒化膜１３中のシリコンダングリングボンドによる電子トラップが増え、ゲート長を短くしても電子トラップ密度を確保できる。

シリコン酸化膜１４およびポリシリコン層１５の厚さは、例えば、それぞれ８ｎｍおよび２００ｎｍ程度である。

トランジスタＱ７（ｋ）は、例えば以下のようにして製造される。まず、シリコン基板１１の表面を熱酸化して、第１のシリコン酸化膜となるシリコン酸化膜を形成する。その上に、ＣＶＤ（Chemical Vapor Deposition）法によりアモルファスシリコン膜を堆積する。さらに、アモルファスシリコン膜の表面を熱酸化して、第２のシリコン酸化膜となるシリコン酸化膜を形成する。その後、窒素雰囲気中で９００度の高温アニールを行うことで、アモルファスシリコン膜がシリコン層に変化する。以上により、トンネル酸化膜１２となるシリコン酸化膜が形成される。

続いて、トンネル酸化膜１２となるシリコン酸化膜上に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によりシリコン窒化膜１３となるシリコン窒化膜を形成する。このとき、シリコンの組成を多くするために、窒素原料ガスに対するシリコン原料ガスの比率を通常よりも高くする。次に、シリコン窒化膜１３上に、ＬＶＣＶＤ法によりシリコン酸化膜１４となるシリコン酸化膜を形成する。さらに、シリコン酸化膜１４上に、ＣＶＤ法によりポリシリコン層１５となるｎ型のポリシリコン層を堆積する。

そして、形成された各層（膜）をパターニングして、ポリシリコン層１５、シリコン酸化膜１４、シリコン窒化膜１３およびトンネル酸化膜１２を形成する。その後、シリコン基板１１にリンイオンを注入し、アニールすることにより、ｎ型拡散領域１１ａ，１１ｂが形成される。

トランジスタＱ７（ｋ）は、シリコン窒化膜１３に蓄積される電荷量に応じて、閾値電圧を調整できる。シリコン窒化膜１３に電子が蓄積されると、ゲートすなわちポリシリコン層１５に正の電圧が印加されても、蓄積された電子により電圧が打ち消され、チャネルが形成されにくくなる。結果として、トランジスタＱ７（ｋ）の閾値電圧が高くなる。より多くの電子を注入することにより、閾値電圧を高くすることができる。以下、シリコン窒化膜１３への電子注入（以下、書き込みという）、および、蓄積された電子の引き抜き（以下、消去または初期化という）について説明する。

図３は、消去を行う場合の、トランジスタＱ７（ｋ）の断面図である。図示のように、ソースおよびドレインをフローティングとし、シリコン基板１１にプログラム電圧Ｖｐｒｇ、ゲートに０Ｖを印加する。上述したように、プログラム電圧Ｖｐｒｇは回路の電源電圧ＶＤＤより高く、例えば１０Ｖである。これにより、シリコン窒化膜１３中の蓄積された電子はトンネル酸化膜１２をトンネルして、シリコン基板１１へ引き抜かれる。ソースおよびドレインをフローティングとする理由は、ソース−ドレイン間、ソース−シリコン基板１１間およびドレイン−シリコン基板１１間でリーク電流が生じるのを抑えるためである。

図４は、書き込みを行う場合の、トランジスタＱ７（ｋ）の断面図である。図示のように、ソースおよびドレインに０Ｖ、シリコン基板１１に０Ｖ、ゲートにプログラム電圧Ｖｐｒｇをそれぞれ印加する。このとき、ソースおよびドレイン間に形成された反転チャネル層から、電子がトンネル酸化膜１２をトンネルし、シリコン窒化膜１３に注入される。プログラム電圧Ｖｐｒｇが高いほど、また、プログラム電圧Ｖｐｒｇを印加している時間が長いほど、注入される電子の量が多くなり、結果として、閾値電圧が高くなる。注入される電子の量に応じて、例えば数ｍＶ単位で閾値電圧を細かく調整できる。

なお、図４において、仮にソースおよびドレインがフローティングであれば、これらの間にチャネルが形成されないため、書き込みは行われない。

続いて、図１のＤＡ変換器１００において、トランジスタＱ７（ｋ）の閾値電圧を調整する手法を説明する。なお、以下の説明から分かるように、トランジスタＱ７（ｋ）だけでなく、トランジスタＱ１，Ｑ３，Ｑ４，Ｑ５にも電源電圧ＶＤＤより高いプログラム電圧Ｖｐｒｇが印加されるため、これらも通常のトランジスタではなくＳＯＮＯＳ構造のトランジスタであるのが望ましい。

図５は、消去を行う場合（閾値初期化モード）のＤＡ変換器１００の回路図である。書き込みを行う前に、まずすべてのトランジスタＱ７（ｎ−１）〜Ｑ７（０）のシリコン窒化膜１３に注入された電子を、一括して引き抜く。

制御部４は制御信号ＣＮＴ０をロウ（０Ｖ）に設定する。これにより、カレントミラー部１内のトランジスタＱ２はオフし、カレントミラー部１に電流はほとんど流れなくなる。さらに、制御部４は制御信号ＣＮＴ１をロウに設定する。これにより、トランジスタＱ３はオフし、カレントミラー部１はノードＶＮから電気的に分離される。

また、制御部４は、スイッチＳＷ１が０Ｖを選択するよう、制御信号ＣＮＴ２を設定する。さらに、制御部４は制御信号ＣＮＴ３をロウに設定する。これにより、トランジスタＱ４はオフする。加えて、制御部４は制御信号ＣＮＴ４をハイ（ＶＤＤ）に設定する。これにより、トランジスタＱ５はオンする。以上の結果として、ノードＶＮ、すなわち、トランジスタＱ７（ｎ−１）〜Ｑ７（０）のゲート電圧は０Ｖに設定される。

また、制御部４は、スイッチＳＷ２がプログラム電圧Ｖｐｒｇを選択するよう、制御信号ＣＮＴ５を設定する。これにより、電圧電流変換部３（ｎ−１）〜３（０）内の各トランジスタＱ７（ｎ−１）〜Ｑ７（０）の基板の電圧はプログラム電圧Ｖｐｒｇに設定される。

なお、プログラム電圧Ｖｐｒｇは外部から供給してもよいし、ＤＡ変換器１００内にチャージポンプ回路（不図示）を設けて、電源電圧ＶＤＤを昇圧してプログラム電圧Ｖｐｒｇを生成してもよい。

また、制御部４は、スイッチＳＷ３（ｎ−１）〜ＳＷ３（０）が０Ｖを選択するよう、制御信号ＣＮＴ６を設定する。これにより、電圧電流変換部３（ｎ−１）〜３（０）内の各トランジスタＱ６（ｎ−１）〜Ｑ６（０）はオフし、トランジスタＱ７（ｎ−１）〜Ｑ７（０）のドレインはフローティング（ハイインピーダンスＺ）となる。さらに、制御部４は、ｎビットの制御信号ＣＮＴ７のすべてのビット（ＣＮＴ７［ｎ−１］〜ＣＮＴ７［０］）をロウに設定する。これにより、トランジスタＱ８（ｎ−１）〜Ｑ８（０）はオフし、トランジスタＱ７（ｎ−１）〜Ｑ７（０）のソースもフローティングとなる。

したがって、トランジスタＱ７（ｎ−１）〜Ｑ７（０）は図３の状態となり、消去が行われる。消去を行うのに十分な時間、各信号が図５に示す電圧に設定される。

続いて、トランジスタＱ７（ｎ−１）〜Ｑ７（０）のシリコン窒化膜１３に電子を注入して書き込みを行う。

図６は、書き込みを行う場合（閾値調整モード）のＤＡ変換器１００の回路図である。予めトランジスタＱ７（ｎ−１）〜Ｑ７（０）のそれぞれの閾値電圧を調べておき、各トランジスタＱ７（ｋ）の閾値電圧を１つずつ所定の値に設定する。

制御信号ＣＮＴ０，ＣＮＴ１の設定は消去時と同様である。

制御部４は、スイッチＳＷ１がプログラム電圧Ｖｐｒｇを選択するよう、制御信号ＣＮＴ２を設定する。さらに、制御部４は、制御信号ＣＮＴ３を、トランジスタＱ４をオンさせるための電圧Ｖｏｎに設定する。電源電圧ＶＤＤより高いプログラム電圧ＶｐｒｇをトランジスタＱ４を介してノードＶＮに供給するため、電圧Ｖｏｎは電源電圧ＶＤＤより高い、例えば１２Ｖとする。加えて、制御部４は制御信号ＣＮＴ４をロウに設定する。これにより、トランジスタＱ５はオフする。以上の結果として、ノードＶＮ、すなわち、トランジスタＱ７（ｎ−１）〜Ｑ７（０）のゲート電圧はプログラム電圧Ｖｐｒｇに設定される。

また、制御部４は、スイッチＳＷ２が０Ｖを選択するよう、制御信号ＣＮＴ５を設定する。これにより、電圧電流変換部３（ｎ−１）〜３（０）内の各トランジスタＱ７（ｎ−１）〜Ｑ７（０）の基板の電圧は０Ｖに設定される。

また、制御部４は、スイッチＳＷ３（ｎ−１）〜ＳＷ３（０）が０Ｖを選択するよう、制御信号ＣＮＴ６を設定する。これにより、電圧電流変換部３（ｎ−１）〜３（０）内の各トランジスタＱ６（ｎ−１）〜Ｑ６（０）はオフする。

また、制御部４は、制御信号ＣＮＴ７のうち、書き込み対象の１つのトランジスタＱ７（ｋ）に入力されるビットをハイに、他のビットをロウに設定する。図６は、電圧電流変換部３（１）内のトランジスタＱ７（１）を書き込み対象とする例を示しており、ＣＮＴ７［１］のみハイに設定される。

これにより、トランジスタＱ８（１）はオンし、トランジスタＱ８（１）のドレインすなわちトランジスタＱ７（１）のソースは０Ｖに設定される。また、トランジスタＱ７（１）は、ゲートにプログラム電圧Ｖｐｒｇが印加されているため、オンしており、そのドレインも０Ｖに設定される。したがって、トランジスタＱ７（１）は図４の状態となり、書き込みが行われる。トランジスタＱ７（１）の閾値電圧をより高くする必要がある場合は、書き込み時間を長く設定するか、プログラム電圧Ｖｐｒｇを高く設定する。

一方、他のトランジスタＱ７（ｋ）（ｋ≠１）では、トランジスタＱ６（ｋ），Ｑ８（ｋ）ともオフであるため、そのソースおよびドレインはフローティング（ハイインピーダンスＺ）となる。したがって、書き込みは行われない。

以上の書き込み動作を、トランジスタＱ７（ｎ−１）〜Ｑ７（０）のそれぞれについて実行し、これらの閾値電圧を揃えることができる。

図７は、ＤＡ変換を行う場合（ＤＡ変換モード）のＤＡ変換器１００の回路図である。同図の設定により、ＤＡ変換器１００は電流加算型のＤＡ変換器として動作する。

制御部４は制御信号ＣＮＴ０をハイに設定する。これにより、電流源Ｉ０が生成する電流が電源端子と接地端子との間に流れ、トランジスタＱ１のドレインおよびゲートに所定の電圧が生成される。さらに、制御部４は制御信号ＣＮＴ１をハイに、制御信号ＣＮＴ３，ＣＮＴ４をロウに設定する。これにより、トランジスタＱ４，Ｑ５はオフするのに対しトランジスタＱ３がオンするため、カレントミラー部１により生成された電圧がノードＶＮ、すなわち、トランジスタＱ７（ｎ−１）〜Ｑ７（０）のゲートに供給される。

また、制御部４は、スイッチＳＷ２が０Ｖを選択するよう、制御信号ＣＮＴ５を生成する。これにより、トランジスタＱ７（ｎ−１）〜Ｑ７（０）の基板には０Ｖが供給される。

また、制御部４は、スイッチＳＷ３（ｎ−１）〜ＳＷ３（０）が値ＤＩＮ［ｎ−１］〜ＤＩＮ［０］をそれぞれ選択するよう、制御信号ＣＮＴ６を生成する。さらに、制御部４は制御信号ＣＮＴ７［ｎ−１］〜ＣＮＴ７［０］をハイに設定する。これにより、トランジスタＱ８（ｎ−１）〜Ｑ８（０）はオンする。

よって、電圧電流変換部３（ｋ）に接続される値ＤＩＮ［ｋ］がハイであれば、トランジスタＱ６（ｋ）がオンして、電圧電流変換部３（ｋ）に電流が流れる。そして、電流電圧変換部３（ｎ−１）〜３（０）に流れる電流を加算したものが出力電流ＡＯＵＴとなる。

入力デジタル信号ＤＩＮがバイナリコードである場合、トランジスタＱ７（０）の電流駆動力をβとすると、トランジスタＱ７（ｋ）の電流駆動力が２^ｋ＊βになるよう設計する。電流駆動力はトランジスタＱ７（ｋ）のゲート幅およびゲート長等により調整できる。このとき、トランジスタＱ７（０）のオン電流をＩとすると、トランジスタＱ７（ｋ）のオン電流は２^ｋ＊Ｉとなる。上述したようにトランジスタＱ７（ｎ−１）〜Ｑ７（０）の閾値電圧を予め調整して揃えておくことにより、オン電流の誤差を極めて小さくできる。

したがって、電圧電流変換部３（ｎ−１）〜３（０）のうち、対応する入力デジタル信号ＤＩＮのｋビット目の値ＤＩＮ［ｋ］がハイである電圧電流変換部のトランジスタＱ６（ｋ）がオンして電流２^ｋ＊Ｉが流れる。そして、出力端子には生成された電流の総和であり、入力デジタル信号ＤＩＮの値に高精度に比例する出力電流ＡＯＵＴが得られる。

一方、入力デジタル信号ＤＩＮがサーモメータコードであり、入力デジタル信号ＤＩＮにおけるハイの数がその値を示す場合、トランジスタＱ７（ｎ−１）〜Ｑ７（０）の電流駆動力を等しく設計する。この場合、値ＤＩＮ［ｋ］がハイであれば、いずれのトランジスタＱ７（ｎ−１）〜Ｑ７（０）も電流Ｉを生成する。そして、出力端子には生成された電流の総和であり、入力デジタル信号ＤＩＮの値に高精度に比例する出力電流ＡＯＵＴが得られる。

このように、本実施形態では、閾値電圧を調整可能なＳＯＮＯＳ構造のトランジスタＱ７（ｋ）を用いて電圧電流変換を行う。そのため、高精度に入力デジタル電圧信号ＤＩＮを出力電流ＡＯＵＴに変換できる。

シンプルな構成のＤＡ変換器として、スイッチおよびいわゆるバイナリウエイトの電流源を、デジタル信号のビット数だけ並列接続した電流加算型のものが考えられる。しかしながら、このような電流加算型のＤＡ変換器の場合、電流源を構成するトランジスタの閾値等、デバイスのミスマッチに起因して、十分な変換精度を実現するのが困難である。

このようなデバイスのミスマッチを補正するために、フローティングゲートによる閾値調整を行うことも考えられる。例えば、電流加算型のＤＡ変換器における各電流源に、ミスマッチを補正する補正用電流源を付加する構成である。しかしながら、このような構成の場合、各ビットに補正用電流源が必要となり、回路面積が著しく増大してしまう。また、通常の３．３Ｖ程度の電源電圧により駆動されるＣＭＯＳデバイスに１０Ｖ程度の高電圧が印加されるため、信頼性が高い回路とは言えない。加えて、接地電圧に対して、正電圧を供給する特殊電源だけでなく、負の電圧を供給する特殊電源が必要である。

これに対し、本実施形態では、ＳＯＮＯＳを用いて閾値を調整する。そのため、デジタル信号の各ビットに補正用電流源を付加する必要がなく、回路面積を小さくできる。また、ＳＯＮＯＳは高耐圧のデバイスであるため、信頼性も高い。加えて、正の電圧を供給する１種類の特殊電源のみで動作する。

図１のＤＡ変換器１００は一例にすぎず、種々の変形が考えられる。例えば、図１では、トランジスタＱ６（ｋ）に値ＤＩＮ［ｋ］が入力される例を示しているが、スイッチを介してトランジスタＱ８（ｋ）に入力するようにしてもよい。

図８は、図１の変形例であるＤＡ変換器１００ａの回路図である。図１と共通するプログラム部２および制御部４を省略し、電圧電流変換部３ａ（ｎ−１）〜３ａ（０）のうち電圧電流変換部３ａ（ｋ）のみを描いて簡略化している。以下、図１との相違点を中心に説明する。

カレントミラー部１ａは、電流源Ｉ０とトランジスタＱ１との間に接続されるｎＭＯＳトランジスタＱ１１をさらに備えている。トランジスタＱ１１のゲートには所定のバイアス電圧Ｖｂが供給される。

電圧電流変換部３ａ（ｋ）内のトランジスタＱ６（ｋ）のゲートには、スイッチＳＷ３（ｋ）が接続される。スイッチＳＷ３（ｋ）には、バイアス電圧Ｖｂおよび０Ｖが入力され、制御信号ＣＮＴ６に応じて、これらのうちの一方がトランジスタＱ６（ｋ）のゲートに出力される。トランジスタＱ８（ｋ）のゲートには、スイッチＳＷ４（ｋ）が接続される。スイッチＳＷ４（ｋ）には、値ＤＩＮ［ｋ］および制御信号ＣＮＴ７［ｋ］が入力され、制御信号ＣＮＴ８［ｋ］に応じて、これらのうちの一方がトランジスタＱ８（ｋ）のゲートに出力される。なお、不図示の制御部４は制御信号ＣＮＴ８［ｎ−１］〜ＣＮＴ８［０］からなるｎビットの制御信号ＣＮＴ８を生成する。

閾値初期化モード、閾値調整モードおよびＤＡ変換モードでの各動作は図１のＤＡ変換器１００と基本的に同様であるが、トランジスタＱ１１を設けることで、トランジスタＱ１およびＱ１１のカスコード接続が形成されるため、電圧電流回路３ａ（ｋ）の出力インピーダンスを大きくすることができる。

上述したＤＡ変換器は、例えば無線通信装置、とくに送信装置に用いられる。図９は、送信装置３０の概略ブロック図である。送信装置３０は不図示のベースバンドＬＳＩ（Large Scale Integrated circuit）等から入力された入力信号を処理した電波信号をアンテナ４０に出力する。より具体的には、送信装置３０は、入力信号処理回路３１と、ＰＬＬ回路（発振信号生成回路）３２と、変調部３３と、ＤＡ変換器（ＤＡＣ）３４と、パワーアンプ３５とを有する。

入力信号処理回路３１は外部から入力された信号を処理する。ＰＬＬ回路３２はＶＣＯ（Voltage Controlled Oscillator）を有し、ＬＯ信号を生成する。変調部３３は、ＬＯ信号に基づいて、入力信号処理回路３１の出力信号を変調する。ＤＡ変換器３４は、上述したＤＡ変換器であり、変調部３３が出力するデジタル信号をアナログ信号に変換する。パワーアンプ３５はＤＡ変換器３４が出力するアナログ信号を増幅してアンテナ４０へ出力する。

その他、上述したＤＡ変換器をオーディオ機器等に用いてもよい。

図１のＤＡ変換器は一例に過ぎず、種々の変形が可能である。例えば、ＭＯＳトランジスタの少なくとも一部を、バイポーラトランジスタやＢｉ−ＣＭＯＳ等の他の半導体素子を用いて構成してもよい。また、トランジスタの導電型を逆にし、それに応じて電源端子と接地端子の接続位置を逆にしたＤＡ変換器を構成してもよい。この場合も基本的な動作原理は同じである。また、トランジスタＱ７（ｋ）をｐＭＯＳトランジスタとする場合、プログラム電圧Ｖｐｒｇは接地電圧より低い電圧とする。

実施形態に係るＤＡ変換器は、回路全体を同一の半導体基板上に形成してもよいし、回路の一部を別の半導体基板上に形成してもよい。また、実施形態に係るＤＡ変換器は、プリント基板等にディスクリート部品を用いて実装してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１カレントミラー部
２プログラム部
３（ｎ−１）〜３（０），３ａ（ｋ）電圧電流変換部
４制御部

Claims

ｎ（ｎは２以上の整数）ビットのデジタル信号をアナログ電流に変換して、出力端子から出力するＤＡ変換器であって、
前記デジタル信号の各ビットに対応して設けられ、そのビットの値に応じて電流を生成するｎ個の電圧電流変換部と、
第１および第２の制御信号を生成する制御部と、を備え、
ｋ（ｋは０〜ｎ−１の整数）番目の電圧電流変換部は、縦続接続される第１のスイッチ、閾値電圧を調整可能な第１のトランジスタ、および、第２のスイッチを有し、
前記第１のスイッチは、前記デジタル信号のｋビット目の値、または、前記第１のトランジスタの閾値電圧を調整するための前記第１の制御信号により制御され、
前記第２のスイッチは、前記第１のトランジスタの閾値電圧を調整するための前記第２の制御信号により制御され、
前記第１のトランジスタは、
基準電圧または前記第１のトランジスタの閾値電圧を調整するためのプログラム電圧が供給される半導体基板と、
前記半導体基板中に互いに離間して形成され、前記第１のスイッチおよび前記第２のスイッチとそれぞれ接続される第１の拡散領域および第２の拡散領域と、
前記第１の拡散領域と前記第２の拡散領域との間の前記半導体基板上に設けられる絶縁膜と、
前記絶縁膜上に設けられ、電荷を蓄積可能な電荷蓄積層と、
前記電荷蓄積層上に設けられ、前記プログラム電圧、または、所定のバイアスが供給されるゲートと、を有し、
前記第１のトランジスタの閾値電圧を初期化する場合に、前記制御部は、
前記第１のトランジスタの前記ゲートに、前記基準電圧が供給され、
前記第１のトランジスタの前記第１の拡散領域および前記第２の拡散領域が、フローティングに設定され、
前記第１のトランジスタの前記半導体基板に、前記プログラム電圧が供給されるよう、前記第１の制御信号および前記第２の制御信号を生成し、
１つの前記第１のトランジスタの閾値電圧を調整する場合に、前記制御部は、
調整対象の前記第１のトランジスタの前記ゲートに、前記プログラム電圧が供給され、前記調整対象の前記第１のトランジスタの前記第１の拡散領域および前記第２の拡散領域ならびに前記半導体基板に、前記基準電圧が供給され、
前記調整対象でない前記第１のトランジスタの前記ゲートに、前記プログラム電圧が供給され、
前記調整対象でない前記第１のトランジスタの前記第１の拡散領域および前記第２の拡散領域が、フローティングに設定され、
前記調整対象でない前記第１のトランジスタの前記半導体基板に、前記基準電圧が供給されるよう、前記第１の制御信号および前記第２の制御信号を生成し、
前記デジタル信号を前記アナログ電流に変換する場合に、前記制御部は、
前記第１のスイッチが前記デジタル信号のｋビット目の値により制御され、前記第２のスイッチがオンするよう、前記第１の制御信号および前記第２の制御信号を生成することを特徴とするＤＡ変換器。
ｎ（ｎは２以上の整数）ビットのデジタル信号をアナログ電流に変換して、出力端子から出力するＤＡ変換器であって、
前記デジタル信号の各ビットに対応して設けられ、そのビットの値に応じて電流を生成するｎ個の電圧電流変換部を備え、
ｋ（ｋは０〜ｎ−１の整数）番目の電圧電流変換部は、縦続接続される第１のスイッチ、閾値電圧を調整可能な第１のトランジスタ、および、第２のスイッチを有し、
前記第１のスイッチは、前記デジタル信号のｋビット目の値、または、前記第１のトランジスタの閾値電圧を調整するための第１の制御信号により制御され、
前記第２のスイッチは、前記第１のトランジスタの閾値電圧を調整するための第２の制御信号により制御され、
前記第１のトランジスタは、
基準電圧または前記第１のトランジスタの閾値電圧を調整するためのプログラム電圧が供給される半導体基板と、
前記半導体基板中に互いに離間して形成され、前記第１のスイッチおよび前記第２のスイッチとそれぞれ接続される第１の拡散領域および第２の拡散領域と、
前記第１の拡散領域と前記第２の拡散領域との間の前記半導体基板上に設けられる絶縁膜と、
前記絶縁膜上に設けられ、電荷を蓄積可能な電荷蓄積層と、
前記電荷蓄積層上に設けられ、前記プログラム電圧、または、所定のバイアスが供給されるゲートと、を有することを特徴とするＤＡ変換器。
前記第１のトランジスタの閾値電圧を初期化する場合に、前記第１のスイッチおよび前記第２のスイッチをオフするよう、前記第１の制御信号および前記第２の制御信号をそれぞれ生成する制御部を備えることを特徴とする請求項２に記載のＤＡ変換器。
前記第１のトランジスタの閾値電圧を初期化する場合に、
前記第１のトランジスタの前記ゲートに、前記基準電圧が供給され、
前記第１のトランジスタの前記第１の拡散領域および前記第２の拡散領域が、フローティングに設定され、
前記第１のトランジスタの前記半導体基板に、前記プログラム電圧が供給されるよう、前記第１の制御信号および前記第２の制御信号を生成する制御部を備えることを特徴とする請求項２に記載のＤＡ変換器。
１つの前記第１のトランジスタの閾値電圧を調整する場合に、
前記第１のスイッチをオフするよう前記第１の制御信号を生成し、かつ、
調整対象の前記第１のトランジスタと縦続接続される前記第２のスイッチをオンするよう前記第２の制御信号を生成し、
調整対象でない前記第１のトランジスタと縦続接続される前記第２のスイッチをオフするよう前記第２の制御信号を生成する制御部を備えることを特徴とする請求項２に記載のＤＡ変換器。
１つの前記第１のトランジスタの閾値電圧を調整する場合に、
調整対象の前記第１のトランジスタの前記ゲートに、前記プログラム電圧が供給され、
前記調整対象の前記第１のトランジスタの前記第１の拡散領域および前記第２の拡散領域ならびに前記半導体基板に、前記基準電圧が供給され、
前記調整対象でない前記第１のトランジスタの前記ゲートに、前記プログラム電圧が供給され、
前記調整対象でない前記第１のトランジスタの前記第１の拡散領域および前記第２の拡散領域が、フローティングに設定され、
前記調整対象でない前記第１のトランジスタの前記半導体基板に、前記基準電圧が供給されるよう、前記第１の制御信号および前記第２の制御信号を生成する制御部を備えることを特徴とする請求項２に記載のＤＡ変換器。
前記デジタル信号を前記アナログ電流に変換する場合に、前記第１のスイッチが前記デジタル信号のｋビット目の値により制御され、前記第２のスイッチがオンするよう、前記第１の制御信号および前記第２の制御信号を生成する制御部を備えることを特徴とする請求項２に記載のＤＡ変換器。
前記所定のバイアス電圧を生成するカレントミラー部を備えることを特徴とする請求項２乃至７のいずれかに記載のＤＡ変換器。
前記カレントミラー部は、
縦続接続される電流源、第２のトランジスタおよび第３のスイッチと、
前記第２のトランジスタのゲートと前記第１のトランジスタのゲートとの間に接続される第４のスイッチと、を有し、
前記第２のトランジスタのゲートと、前記電流源および前記第２のトランジスタの接続ノードと、は接続され、
前記第３のスイッチおよび前記第４のスイッチは、前記第１のトランジスタの閾値電圧を初期化または調整する場合に、オフするよう制御されることを特徴とする請求項８に記載のＤＡ変換器。
前記第１のトランジスタの閾値電圧を初期化する場合に、前記第１のトランジスタの前記ゲートに前記基準電圧を供給するとともに、前記第１のトランジスタの前記半導体基板に前記プログラム電圧を供給し、
前記第１のトランジスタの閾値電圧を調整する場合に、前記第１のトランジスタの前記ゲートに前記プログラム電圧を供給するとともに、前記第１のトランジスタの前記半導体基板に前記基準電圧を供給するプログラム部を備えることを特徴とする請求項２乃至９のいずれかに記載のＤＡ変換器。
前記半導体基板は、シリコン基板を含み、
前記絶縁膜は、酸化シリコン膜を含み、
前記電荷蓄積層は、窒化シリコン膜を含むことを特徴とする請求項２乃至１０のいずれかに記載のＤＡ変換器。
発振信号を生成する発振信号生成回路と、
前記発振信号に基づいて、外部から入力された信号を変調して、ｎ（ｎは２以上の整数）ビットのデジタル信号を生成する変調部と、
前記デジタル信号をアナログ電流信号に変換して、出力端子から出力するＤＡ変換器と、
前記アナログ電流信号を増幅してアンテナから送信するパワーアンプと、を備え、
前記ＤＡ変換器は、
前記デジタル信号の各ビットに対応して設けられ、そのビットの値に応じて電流を生成するｎ個の電圧電流変換部を備え、
ｋ（ｋは０〜ｎ−１の整数）番目の電圧電流変換部は、縦続接続される第１のスイッチ、閾値電圧を調整可能な第１のトランジスタ、および、第２のスイッチを有し、
前記第１のスイッチは、前記デジタル信号のｋビット目の値、または、前記第１のトランジスタの閾値電圧を調整するための第１の制御信号により制御され、
前記第２のスイッチは、前記第１のトランジスタの閾値電圧を調整するための第２の制御信号により制御され、
前記第１のトランジスタは、
基準電圧または前記第１のトランジスタの閾値電圧を調整するためのプログラム電圧が供給される半導体基板と、
前記半導体基板中に互いに離間して形成され、前記第１のスイッチおよび前記第２のスイッチとそれぞれ接続される第１の拡散領域および第２の拡散領域と、
前記第１の拡散領域と前記第２の拡散領域との間の前記半導体基板上に設けられる絶縁膜と、
前記絶縁膜上に設けられ、電荷を蓄積可能な電荷蓄積層と、
前記電荷蓄積層上に設けられ、前記プログラム電圧、または、所定のバイアスが供給されるゲートと、を有することを特徴とする無線通信装置。