JP5703269B2 - ミキサ回路 - Google Patents

Description

本発明の実施形態は、ミキサ回路に関する。

従来、別チップとして構成されることが多かった高周波アナログ回路とデジタル回路とを、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）技術を用いてワンチップ化することが検討されている。また、アナログ乗算器である多種類のミキサ回路の中で、例えば対となるＭＯＳトランジスタを用いたシングルバランスドミキサ及びダブルバランスドミキサが知られている。

特開平８−８７７５号公報

しかしながら、対となるトランジスタの性能にばらつきが生じると、アナログ回路の特性を劣化させてしまうという問題があった。本発明が解決しようとする課題は、対となるトランジスタの性能ばらつきに起因する回路特性の劣化を低減することができるミキサ回路を提供することである。

実施形態のミキサ回路は、複数の第１トランジスタと、第２トランジスタと、第１ノード群と、出力ノードと、複数の第３トランジスタと、第２ノード群と、を有する。複数の第１トランジスタは、電荷蓄積層を具備し、対となって第１周波数の差動信号を受入れる。第２トランジスタは、第２周波数の異周波信号を受入れる。第１ノード群は、複数の第１トランジスタの少なくともいずれかが具備する電荷蓄積層に対し、第１周波数の差動信号と第２周波数の信号との混合を行わない非動作時に電荷を蓄積させ、第１周波数の差動信号と第２周波数の信号との混合を行う動作時には電荷の消失を抑制して、複数の第１トランジスタの少なくともいずれかの閾値電圧を外部から調整する。出力ノードは、第１周波数の差動信号及び第２周波数の信号の混合信号を出力する。複数の第３トランジスタは、電荷蓄積層を具備し、第１トランジスタそれぞれに対する動作時の電源電圧を降下させる。第２ノード群は、複数の第３トランジスタの少なくともいずれかが具備する電荷蓄積層に対し、非動作時に電荷を蓄積させ、動作時に電荷の消失を抑制して、複数の第３トランジスタの少なくともいずれかの閾値電圧を外部から調整する。

対となるｎＭＯＳトランジスタを用いたシングルバランスドミキサの構成例を示す図。 実施形態にかかるミキサ回路の構成例を示す図。 実施形態のトランジスタの構成例を示す図。 実施形態のトランジスタの書き込み時と回路動作時の電位の概要を示す図。 実施形態のトランジスタに対する書込み時における電流の方向を示す図。 実施形態のトランジスタに対する書込み時における電流の方向を示す図。 実施形態の電荷蓄積層が蓄積する電荷量を変化させた後のＳＯＮＯＳの動作例を示すグラフ。 図７に示した結果における閾値電圧Ｖｔｈの変化量と電圧印加時間との関係を示すグラフ。 ＳＯＮＯＳ毎に電位を分離可能にしたＳＯＮＯＳの構成例を示す図。 ミキサ回路を用いた通信装置の受信回路の概要を示すブロック図。

（背景）
まず、以下に添付図面を参照して、実施形態にかかるミキサ回路を発明するに至った背景について説明する。

図１は、対となるｎＭＯＳトランジスタを用いたシングルバランスドミキサ１の構成例を示す図である。図１に示すように、シングルバランスドミキサ１は、差動入力ノード１０−１，１０−２、入力ノード１２、出力ノード１４−１，１４−２、ｎＭＯＳトランジスタ２０−１，２０−２，２２及び負荷抵抗２４−１，２４−２を有する。

シングルバランスドミキサ１は、例えば無線通信装置の受信回路（図１０参照）において、ＲＦ（Radio Frequency）信号の周波数変換を行うために用いられる。例えば、電源電圧（Ｖｄｄ）が印加されたシングルバランスドミキサ１がダイレクトコンバーション方式の受信回路で用いられる場合、差動入力ノード１０−１，１０−２には、局部発信器から周波数ｆ１のローカル信号ＬＯ（Local Oscillator）が差動で入力される。ローカル信号ＬＯの差動信号は、それぞれｎＭＯＳトランジスタ２０−１，２０−２のゲート端子に入力される。

入力ノード１２には、周波数ｆ１と同じ、あるいは非常に近い周波数ｆ２のＲＦ信号が入力される。ＲＦ信号は、ｎＭＯＳトランジスタ２２のゲート端子に入力される。なお、負荷抵抗２４−１，２４−２は、ｎＭＯＳトランジスタ２０−１，２０−２に対してそれぞれ電源電圧を降下させている。

そして、シングルバランスドミキサ１は、ローカル信号ＬＯの差動信号とＲＦ信号とを混合し、出力ノード１４−１，１４−２から周波数ｆ２±ｆ１（ｆ２＞ｆ１の場合）の差動信号（ｆ２＜ｆ１の場合は周波数ｆ１±ｆ２）を出力する。ダイレクトコンバーション方式では、例えば周波数ｆ２−ｆ１の信号がベースバンド信号として用いられる。

ここで、対となっているｎＭＯＳトランジスタ２０−１，２０−２及び負荷抵抗２４−１，２４−２が、それぞれ同一の特性を有していれば、２次歪をはじめとする偶数次歪を抑制することができる。しかし、ｎＭＯＳトランジスタ２０−１，２０−２及び負荷抵抗２４−１，２４−２の特性をそれぞればらつかせることなく同一の特性とすることは、通常のプロセスでは極めて困難である。つまり、ｎＭＯＳトランジスタ２０−１，２０−２及び負荷抵抗２４−１，２４−２に存在する特性ばらつきにより、近接妨害波の２次歪がベースバンド帯域に不可避的に現れ、ＳＮ比が劣化してしまう。

一般に、トランジスタの閾値電圧ＶｔｈのランダムばらつきをσＶｔｈ、ゲート長をＬ、ゲート幅をＷとすると、σＶｔｈは、ＬＷの−１／２乗に比例する。つまり、トランジスタを微細化させるほど、トランジスタのＶｔｈばらつきは大きくなる。よって従来では、ばらつきを小さくしていくことと、Ｌを小さくすることによる高周波特性の向上及びＷを小さくすることによる消費電力の低減とを両立させることが困難である。

そこで、実施形態にかかるミキサ回路により、トランジスタのサイズに依らずに、対となるトランジスタのばらつきに起因する特性の劣化を低減することとした。

（実施形態）
以下に添付図面を参照し、実施形態にかかるミキサ回路について例を示して説明する。図２は、実施形態にかかるミキサ回路２の構成例を示す図である。例えば、ミキサ回路２は、シングルバランスドミキサであり、図１に示したｎＭＯＳトランジスタ２０−１，２０−２に換えて、トランジスタ２６−１，２６−２を有する構成となっている。なお、図２に示した、ミキサ回路２において、図１に示したシングルバランスドミキサ１と実質的に同一である構成には、同一の符号が付してある。また、トランジスタ２６−１，２６−２など複数ある構成部分のいずれかを特定せずに示す場合には、単に「トランジスタ２６」などと略記することがある。

まず、トランジスタ２６について説明する。図３は、トランジスタ２６の構成例を示す図である。トランジスタ２６は、例えば電荷蓄積型のＳＯＮＯＳ（Silicon Oxide Nitride Oxide Semiconductor）トランジスタである。図３に示すように、トランジスタ２６は、Ｓｉ（ｐ−ｗｅｌｌ）の基板６０にソース６１及びドレイン６２が形成されており、ソース６１とドレイン６２の間にゲート６３、ブロック層６４、電荷蓄積層６５及びトンネル膜６６が積層された構造となっている。

トンネル膜６６は、酸化膜（ＳｉＯ_２）である。電荷蓄積層６５は、絶縁性のチッ化珪素（ＳｉＮ）である。ブロック層６４は、酸化膜のもしくは酸化膜とチッ化珪素膜の積層膜などである。つまり、ＳＯＮＯＳトランジスタ（ＳＯＮＯＳ）は、酸化膜に挟まれた、絶縁膜である窒化膜（電荷蓄積層）中のトラップに電荷を蓄積し、記憶を保持する機能を有する。ＳＯＮＯＳは、電荷蓄積層に蓄積された電荷量に応じて閾値電圧Ｖｔｈが変化し、電荷量が保たれると閾値電圧Ｖｔｈの値も保たれる。なお、トランジスタ２６は、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）であってもよいし、フローティングゲート（ＦＧ）型のフラッシュメモリなどに用いられるトランジスタなどであってもよい。

ＦＧ型のトランジスタは、絶縁性の電荷蓄積層（ＳｉＮ）の代わりに導体であるフローティングゲート（Ｐｏｌｙ−Ｓｉ）を採用するものである。フローティングゲートは、導体であるために電位が平面方向に一定となり、トンネル膜に電荷リークをもたらすような欠陥が生じてしまうと、その欠陥の位置に関わらずフローティングゲートから電荷が消失してしまう。これに対し、ＳＯＮＯＳなどの絶縁性の電荷蓄積層を有するトランジスタは、トンネル膜の欠陥位置と、電荷蓄積層のトラップ位置が一致しないと電荷がリークしないことから、フローティングゲート型のトランジスタに比べて保持特性に優れている。

また、ＳＯＮＯＳへの電荷の蓄積方法は、ＦＮトンネル注入を用いる方法と、図３に示したようなチャネル６７（例えばＮチャネル）のドレイン６２側でのインパクトイオン化（衝突電離）によって発生するホットキャリアを用いる方法とがある。ＦＮトンネル注入を起こさせるためには、典型的には１０Ｖ程度の高電圧が必要であり、電源電圧に対する昇圧回路が必要となる。これに対し、ホットキャリアを用いる方法では、電源電圧によって書き込み（電荷蓄積）が可能であり、昇圧回路は不要であるという利点がある。

図４は、トランジスタ２６の書き込み（電荷蓄積）時と回路動作時の電位の概要を示す図である。図４（ａ）に示すように、トランジスタ２６は、ゲートに電圧が印加され、ドレイン・ソース間に電流が流されて電荷が蓄積される。ここで、トランジスタ２６は、回路動作時と書き込み時とではドレインとソースが逆である。つまり、トランジスタ２６は、ドレインとソースが入れ替えられる。また、トランジスタ２６は、書き込み時には、例えばドレイン電圧Ｖｄｓは電源電圧に設定され、回路動作時にはドレイン電圧Ｖｄｓが電源電圧よりも低くされて電荷蓄積層への意図しない書き込みが抑制される。

また、図４（ｂ）に示すように、トランジスタ２６は、回路動作時の高電位側に、トランジスタ２６とゲート端子を共有するｎＭＯＳトランジスタ３６が接続された構成に変形されてもよい。このように、トランジスタ２６は、書き込み時には高電位側であったノードが回路動作時には低電位側とされ、回路動作時の高電位側に配置されたｎＭＯＳトランジスタ３６による電圧降下によって、電荷蓄積層への意図しない書き込みが抑制されてもよい。

ミキサ回路２（図２）は、負荷抵抗２４−１，２４−２それぞれに直列にトランジスタ２８−１，２８−２が設けられている。トランジスタ２８は、例えば上述したトランジスタ２６と同様の構造を有するＳＯＮＯＳトランジスタである。トランジスタ２８−１，２８−２は、対として配置されている負荷抵抗２４−１，２４−２の抵抗値のばらつきを解消するために設けられている。例えば、トランジスタ２８は、電荷蓄積層６５に蓄積された電荷量に応じて閾値電圧Ｖｔｈが変化するので、オン抵抗が変化することになる。つまり、トランジスタ２８−１，２８−２の少なくともいずれかのオン抵抗を調整することにより、負荷抵抗２４−１，２４−２のばらつきによる影響を解消することが可能になる。

また、ミキサ回路２には、ｐＭＯＳトランジスタ３１−１、３１−２、３３−１、３３−２、３５−１、３５−２、３７−１、３７−２が設けられている。また、ミキサ回路２には、ｎＭＯＳトランジスタ３２−１、３２−２、３４−１、３４−２が設けられている。

そして、ミキサ回路２には、外部の回路に接続可能にされたノード４０、４１−１〜４９−１、４１−２〜４９−２と、内部のノードであるノード５１−１〜５５−１、５１−２〜５５−２とを有する。例えば、ノード４０、４１−１〜４９−１、４１−２〜４９−２は、外部からの制御によって電位が電源電圧からグランドまで任意に変更可能にされている。また、ノード４０、４１−１〜４９−１、４１−２〜４９−２は、書き込み時と回路動作時とでもそれぞれ異なる電位が設定され得る。

ｐＭＯＳトランジスタ３１は、ノード４５がゲート端子に接続されており、ノード４１に電源電圧などが印加される場合のドレイン端子が、トランジスタ２６のゲート端子とノード５４において接続されている。

ｐＭＯＳトランジスタ３３は、ノード４６がゲート端子に接続されており、ノード４２に電源電圧などが印加される場合のドレイン端子が、出力ノード１４とノード５５において接続されている。

ｐＭＯＳトランジスタ３５は、ノード４７がゲート端子に接続されており、ノード４３に電源電圧などが印加される場合のドレイン端子が、トランジスタ２８のゲート端子と接続されている。

ｐＭＯＳトランジスタ３７は、ノード４４がゲート端子に接続されており、ノード４０に電源電圧などが印加される場合のドレイン端子が、ｎＭＯＳトランジスタ２２のドレイン端子とノード５１において接続されている。

ｎＭＯＳトランジスタ３２は、ノード４９がゲート端子に接続されており、トランジスタ２６とトランジスタ２８との間に位置するノード５２にドレイン端子が接続されている。なお、ノード５５とノード５２とは同電位である。

ｎＭＯＳトランジスタ３４は、ノード４８がゲート端子に接続されており、負荷抵抗２４の低電位側とトランジスタ２８との間に位置するノード５３にドレイン端子が接続されている。

次に、トランジスタ２６に対する書き込み（電荷蓄積：閾値電圧調整）動作例について説明する。図５は、トランジスタ２６に対する書込み時における電流の方向を示す図である。なお、図５に示したミキサ回路２は、図２に示したミキサ回路２と同一であり、簡略化のために差動入力及び差動出力の一方（図５において左側）にのみ符号を付してある。

ノード４０に電源電圧（例えば３．３Ｖ）が印加され、ノード４４が０Ｖにされると、ｐＭＯＳトランジスタ３７がオンとなってノード５１の電位がほぼ電源電圧となる。さらに、ノード４９に電源電圧が印加されると、ｎＭＯＳトランジスタ３２がオンとなってノード５２の電位がほぼグランド（接地）となる。

この状態で、ノード４１に電源電圧が印加され、ノード４５が０Ｖにされると、ｐＭＯＳトランジスタ３１がオンとなってトランジスタ２６のゲート端子に電源電圧とほぼ同じ電圧が印加される。このときの電流の方向が太線の矢印で示されている。

このようにトランジスタ２６が動作すると、トランジスタ２６のドレイン側（ノード５１側）ではインパクトイオン化によりホットキャリアが発生し、電荷蓄積層６５（図３）に電子がトラップされ、閾値電圧Ｖｔｈが変化する。このとき、トランジスタ２６のゲート端子に印加される電圧は電源電圧以下であればよく、インパクトイオン化を効率よく発生させるよう、適宜変更してもよい。

作業者は、トランジスタ２６の閾値電圧Ｖｔｈを変化させた後に、ミキサ回路２を動作させて２次歪を測定する。そして、作業者は、ミキサ回路２の回路動作時の２次歪が所望の値に低減されるまで、トランジスタ２６の閾値電圧Ｖｔｈを調整する。つまり、トランジスタ２６−１，２６−２の少なくともいずれかの閾値電圧Ｖｔｈを調整することにより、トランジスタ２６−１，２６−２のばらつきによる特性の劣化を低減することができる。なお、閾値電圧Ｖｔｈの調整は、２次歪を実際に測定して行うことに限られず、閾値電圧Ｖｔｈを直接測定するなどの他の方法で行われもよい。

上述したように、電荷蓄積層６５に蓄積された電荷量に応じて閾値電圧Ｖｔｈは変化し、電荷量が保たれると閾値電圧Ｖｔｈの値も保たれる。従って、閾値電圧Ｖｔｈの調整後にミキサ回路２が動作する場合、ノード５１、５２、５４には、トランジスタ２６の電荷蓄積層６５への書き込みが起きないように電位が設定される。例えば、トランジスタ２６に対し、ソースとなるノードには０Ｖ、ドレインとなるノードには０．１Ｖ、ゲートとなるノードには０．８Ｖが設定される。

次に、トランジスタ２８に対する書き込み（電荷蓄積：閾値電圧調整）動作例について説明する。図６は、トランジスタ２８に対する書込み時における電流の方向を示す図である。なお、図６に示したミキサ回路２は、図２に示したミキサ回路２と同一であり、簡略化のために差動入力及び差動出力の一方（図６において左側）にのみ符号を付してある。

ノード４２に電源電圧（例えば３．３Ｖ）が印加され、ノード４６が０Ｖにされると、ｐＭＯＳトランジスタ３３がオンとなってノード５５、５２の電位がほぼ電源電圧となる。さらに、ノード４８に電源電圧が印加されると、ｎＭＯＳトランジスタ３４がオンとなってノード５３の電位がほぼグランド（接地）となる。

この状態で、ノード４３に電源電圧が印加され、ノード４７が０Ｖにされると、ｐＭＯＳトランジスタ３５がオンとなってトランジスタ２８のゲート端子に電源電圧とほぼ同じ電圧が印加される。このときの電流の方向が太線の矢印で示されている。

このようにトランジスタ２８が動作すると、トランジスタ２８のドレイン側（ノード５２側）ではインパクトイオン化によりホットキャリアが発生し、電荷蓄積層６５（図３）に電子がトラップされ、閾値電圧Ｖｔｈ（即ちオン抵抗）が変化する。このとき、トランジスタ２８のゲート端子に印加される電圧は電源電圧以下であればよく、インパクトイオン化を効率よく発生させるよう、適宜変更してもよい。

作業者は、トランジスタ２８の閾値電圧Ｖｔｈを変化させた後に、ミキサ回路２を動作させて２次歪を測定する。そして、作業者は、ミキサ回路２の回路動作時の２次歪が所望の値に低減されるまで、トランジスタ２８の閾値電圧Ｖｔｈを調整する。つまり、トランジスタ２８−１，２８−２の少なくともいずれかの閾値電圧Ｖｔｈを調整することにより、負荷抵抗２４−１，２４−２のばらつきによる特性の劣化を低減することができる。なお、閾値電圧Ｖｔｈの調整は、２次歪を実際に測定して行うことに限られず、閾値電圧Ｖｔｈを直接測定するなどの他の方法で行われもよい。

上述したように、電荷蓄積層６５に蓄積された電荷量に応じてオン抵抗（閾値電圧Ｖｔｈ）は変化し、電荷量が保たれるとオン抵抗の値も保たれる。従って、オン抵抗の調整後にミキサ回路２が動作する場合、ノード４３、４７、５２、５３には、トランジスタ２８の電荷蓄積層６５への書き込みが起きないように電位が設定される。例えば、トランジスタ２８に対し、ソースとなるノードには０Ｖ、ドレインとなるノードには０．１Ｖ、ゲートとなるノードには０．８Ｖが設定される。

また、ミキサ回路２は、シングルバランスドミキサを例に説明したが、これに限られることなく、ダブルバランスドミキサなどであってもよい。例えばミキサ回路２をダブルバランスドミキサに変形させた場合、入力ノード１２が差動対となるように設けられる。従って、差動対となる２つのｎＭＯＳトランジスタ２２も、閾値電圧Ｖｔｈを調整可能なようにそれぞれＳＯＮＯＳに置き換えられてもよい。

次に、ＳＯＮＯＳの特性について詳述する。ＳＯＮＯＳは、例えばトンネル膜ＳｉＯ_２（５ｎｍ）、電荷蓄積層ＳｉＮ（５ｎｍ）、ブロック層（ＳｉＯ_２ ２ｎｍ ＋ ＳｉＮ ２ｎｍ ＋ ＳｉＯ_２ ２ｎｍ）及びＰｏｌｙ−Ｓｉゲート電極が積層された構成を有する。

図７は、電荷蓄積層が蓄積する電荷量を変化させた後のＳＯＮＯＳ（Ｎチャネル）の動作例を示すグラフである。電荷蓄積層が蓄積する電荷量は、ＳＯＮＯＳに書き込みが行われた時間の長さ（電圧印加時間）によって調整されている。書き込みにおいてＳＯＮＯＳに印加されるゲート電圧及びドレイン電圧は３．３Ｖとする。ＳＯＮＯＳは、電圧印加時間が長くなるほど、電荷蓄積層に蓄積する電荷量が多くなる。図７に示した例において、電圧印加時間は、０秒（初期値）〜０．０３６５秒まで変化させている。ここでのＳＯＮＯＳのゲート長Ｌは１３０ｎｍとし、ゲート幅Ｗは１２０μｍとなっている。また、図７に示した例においては、ＳＯＮＯＳのドレイン電圧Ｖｄは、５０ｍＶに設定されている。図７に示したグラフは、閾値電圧Ｖｔｈを弱反転領域と強反転領域の境界として示すため、横軸がゲート電圧Ｖｇ（Ｖ）、縦軸が対数表示のドレイン電流Ｉｄ（Ａ）にされている。

図７に示すように、電荷蓄積層に蓄積される電荷量が増加するにつれて、ドレイン電流がゲート電圧に対して指数関数的（図７では直線的）に増加する弱反転領域と、大きなドレイン電流が流れる強反転領域との境界（閾値電圧Ｖｔｈ）は高い電圧となっていく。

図８は、図７に示した結果における閾値電圧Ｖｔｈの変化量（△Ｖｔｈ）と電圧印加時間（パルス幅）との関係を示すグラフである。例えば、ゲート長が１３０ｎｍ以下となる世代のトランジスタの場合、調整すべき閾値電圧Ｖｔｈの変化量（△Ｖｔｈ）は典型的には３０ｍＶ程度である。図８において、３０ｍＶに相当するパルス幅は、２ｅ−４秒である。即ち、閾値電圧Ｖｔｈを３０ｍＶだけ補正したい場合は、ＳＯＮＯＳに対して３．３Ｖのゲート電圧及びドレイン電圧を２ｅ−４秒の間印加すればよい。

また、ＳＯＮＯＳは、書き込みと消去を繰り返すことによって電荷蓄積層に蓄積する電荷量を調整するように構成されてもよい。図９は、ＳＯＮＯＳ毎に電位を分離（Isolation）可能にしたＳＯＮＯＳの構成例を示す図である。図９に示すように、ＳＯＮＯＳは、トリプルウェル上に形成されてもよい。即ち、Ｐ型のＳｉ基板７０に形成されたｄｅｅｐ ｎ−ｗｅｌｌ７１に対し、図３に示したＳＯＮＯＳが形成されてもよい。また、ＳＯＮＯＳは、ソース６１及びドレイン６２の外側がＳＴＩ（Shallow Trench Isolation）７２により個別に分離され、基板６０に設けられたウェルコンタクト７３及びｄｅｅｐ ｎ−ｗｅｌｌ７１に設けられたウェルコンタクト７４がそれぞれＳＴＩ７２によって分離されている。

図９に示したように構成された複数のＳＯＮＯＳは、複数の基板（ｐ−ｗｅｌｌ）６０の間の基板電位を互いに分離することができるので、ＳＯＮＯＳ毎にウェルコンタクト７３及びウェルコンタクト７４を介して基板６０に正バイアスを印加することが可能になる。

例えば、ＳＯＮＯＳに対して書き込みを実施した後に、その電荷蓄積層に蓄積された電荷（電子）を消去したい場合、ＳＯＮＯＳが形成されている基板６０に選択的に正バイアスを印加するとともに、そのＳＯＮＯＳのゲート端子に０Ｖを印加する。つまり、選択されたＳＯＮＯＳに蓄積された電子のみ、基板６０へ引き抜くことが可能になる。このように、図９に示したように構成された複数のＳＯＮＯＳは、ＳＯＮＯＳ毎に選択されて消去動作が可能となる。また、電圧を印加する時間を制御することにより、意図した量の電子を消去することも可能となる。従って、図９に示したＳＯＮＯＳは、書き込み及び消去が繰り返されることにより、所望の閾値電圧Ｖｔｈをより高精度に設定することが可能となる。また、ＳＯＮＯＳのゲートに例えば０Ｖ、ドレインに例えば３．３Ｖを印加することにより、ゲートとドレインのオーバーラップ領域においてバンド間トンネルによって発生したホットホールを電荷蓄積層に注入することで消去をしてもよい。

次に、ミキサ回路２を用いて特性の劣化を低減した通信装置の受信回路について説明する。図１０は、ミキサ回路２を用いたダイレクトコンバージョン方式の通信装置の受信回路８の概要を示すブロック図である。図１０に示すように受信回路８は、アンテナ８０、スイッチ８１、ローノイズアンプ（ＬＮＡ）８２、ＰＬＬ（Phase Locked Loop）８３、ミキサ回路２、ベースバンドフィルタ８５、ベースバンドアンプ８６及びＡＤコンバータ８７を有する。

アンテナ８０は、搬送波に信号が重畳された電波を受信する。スイッチ８１は、図示しない送信回路との切り替えを行う。ＬＮＡ８２は、アンテナ８０が受信した信号（ＲＦ信号）を増幅し、ミキサ回路２に対して出力する。ＰＬＬ８３は、ＶＣＯ（Voltage Controlled Oscillator）８４を含み、搬送波と同じ周波数の信号（ローカル信号ＬＯ）を位相同期させ、ミキサ回路２に対して出力する。

ミキサ回路２は、ＰＬＬ８３が出力したローカル信号ＬＯと、ＬＮＡ８２が出力したＲＦ信号とを混合し、ベースバンドフィルタ８５に対して出力する。なお、図１０においては図示していないが、ミキサ回路２は、ローカル信号ＬＯを差動入力ノード１０−１，１０−２によって差動信号として受け入れ、ＬＮＡ８２が出力したＲＦ信号を入力ノード１２によって受け入れて、混合後の差動信号を出力ノード１４−１，１４−２から出力する。

ベースバンドフィルタ８５は、ミキサ回路２から信号を受け入れ、ベースバンド信号を通過させる。ミキサ回路２が出力した差動信号からベースバンド信号を生成する処理は、いずれのブロックで行うようにされてもよい。ベースバンドアンプ８６は、ベースバンド信号を増幅させる。ＡＤコンバータ８７は、ベースバンド信号をデジタル信号に変換し、図示しないベースバンド処理回路へ出力する。

実施形態のミキサ回路は、トランジスタの閾値電圧を外部から調整可能にされているので、対となるトランジスタのばらつきに起因する特性の劣化を低減することができる。

また、本発明のいくつかの実施形態を複数の組み合わせによって説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規の実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

２ ミキサ回路
１０ 差動入力ノード
１２ 入力ノード
１４ 出力ノード
２０，２２，３２，３４，３６ ｎＭＯＳトランジスタ
２４ 負荷抵抗
２６，２８ トランジスタ
３１，３３，３５，３７ ｐＭＯＳトランジスタ
４０〜４９ ノード
５１〜５５ ノード
６０ 基板
６１ ソース
６２ ドレイン
６３ ゲート
６４ ブロック層
６５ 電荷蓄積層
６６ トンネル膜
７０ Ｓｉ基板
７１ ｄｅｅｐ ｎ−ｗｅｌｌ
７２ ＳＴＩ
７３，７４ ウェルコンタクト

Claims (11)

1. 電荷蓄積層を具備し、対となって第１周波数の差動信号を受入れる複数の第１トランジスタと、
   第２周波数の信号を受入れる第２トランジスタと、
   前記複数の第１トランジスタの少なくともいずれかが具備する前記電荷蓄積層に対し、前記第１周波数の差動信号と前記第２周波数の信号との混合を行わない非動作時に電荷を蓄積させ、前記第１周波数の差動信号と前記第２周波数の信号との混合を行う動作時には前記電荷の消失を抑制して、前記複数の第１トランジスタの少なくともいずれかの閾値電圧を外部から調整する第１ノード群と、
   前記第１周波数の差動信号及び前記第２周波数の信号の混合信号を出力する出力ノードと、
   電荷蓄積層を具備し、前記第１トランジスタそれぞれに対する前記動作時の電源電圧を降下させる複数の第３トランジスタと、
   前記複数の第３トランジスタの少なくともいずれかが具備する電荷蓄積層に対し、前記非動作時に電荷を蓄積させ、前記動作時に前記電荷の消失を抑制して、前記複数の第３トランジスタの少なくともいずれかの閾値電圧を外部から調整する第２ノード群と、
   を有するミキサ回路。
2. 前記複数の第３トランジスタの少なくともいずれかが具備する電荷蓄積層は、
   絶縁性の層である
   請求項１に記載のミキサ回路。
3. 電荷蓄積層を具備し、対となって第１周波数の差動信号を受入れる複数の第１トランジスタと、
   第２周波数の信号を受入れる第２トランジスタと、
   前記複数の第１トランジスタの少なくともいずれかが具備する前記電荷蓄積層に対し、前記第１周波数の差動信号と前記第２周波数の信号との混合を行わない非動作時に電荷を蓄積させ、前記第１周波数の差動信号と前記第２周波数の信号との混合を行う動作時には前記電荷の消失を抑制して、前記複数の第１トランジスタの少なくともいずれかの閾値電圧を外部から調整する第１ノード群と、
   前記第１周波数の差動信号及び前記第２周波数の信号の混合信号を出力する出力ノードと、
   複数の前記第１トランジスタと前記第２トランジスタとをそれぞれ接続する複数のノードに対し、それぞれ電源電圧以下の電圧を外部から印加する複数の第２電位可変部と、
   を有するミキサ回路。
4. 前記第２電位可変部は、
   複数の前記第１トランジスタと前記第２トランジスタとをそれぞれ接続する複数のノードに対し、それぞれドレイン端子が接続された複数のｐＭＯＳトランジスタである
   請求項３に記載のミキサ回路。
5. 電荷蓄積層を具備し、対となって第１周波数の差動信号を受入れる複数の第１トランジスタと、
   第２周波数の信号を受入れる第２トランジスタと、
   前記複数の第１トランジスタの少なくともいずれかが具備する前記電荷蓄積層に対し、前記第１周波数の差動信号と前記第２周波数の信号との混合を行わない非動作時に電荷を蓄積させ、前記第１周波数の差動信号と前記第２周波数の信号との混合を行う動作時には前記電荷の消失を抑制して、前記複数の第１トランジスタの少なくともいずれかの閾値電圧を外部から調整する第１ノード群と、
   前記第１周波数の差動信号及び前記第２周波数の信号の混合信号を出力する出力ノードと、
   前記出力ノードと接続され、グランドから電源電圧までの電圧を外部から印加する第３電位可変部と、
   を有するミキサ回路。
6. 前記第３電位可変部は、
   前記出力ノードとドレイン端子が接続されたｐＭＯＳトランジスタ、及び前記出力ノードとドレイン端子が接続されたｎＭＯＳトランジスタを有する
   請求項５に記載のミキサ回路。
7. 対となって第１周波数の差動信号を受入れる複数の第１トランジスタと、
   第２周波数の信号を受入れる第２トランジスタと、
   電荷蓄積層を具備し、前記第１トランジスタそれぞれに対し、前記第１周波数の差動信号と前記第２周波数の信号との混合を行う動作時における電源電圧を降下させる複数の第３トランジスタと、
   前記複数の第３トランジスタの少なくともいずれかが具備する前記電荷蓄積層に対し、前記第１周波数の差動信号と前記第２周波数の信号との混合を行わない非動作時に電荷を蓄積させ、前記動作時に前記電荷の消失を抑制して、前記複数の第３トランジスタの少なくともいずれかの閾値電圧を外部から調整するノード群と、
   前記第１周波数の差動信号及び前記第２周波数の信号の混合信号を出力する出力ノードと、
   を有するミキサ回路。
8. 前記複数の第３トランジスタのそれぞれのゲート端子に対し、電源電圧以下の電圧を外部から印加にする複数の第１電位可変部
   をさらに有する請求項７に記載のミキサ回路。
9. 前記第１電位可変部は、
   前記第３トランジスタのゲート端子に対し、ドレイン端子が接続されたｐＭＯＳトランジスタである
   請求項８に記載のミキサ回路。
10. 複数の前記第３トランジスタのそれぞれの前記動作時のドレイン端子に対し、グランドから電源電圧までの電圧を外部から印加する第２電位可変部
    をさらに有する請求項７に記載のミキサ回路。
11. 前記第２電位可変部は、
    前記複数の第３トランジスタのそれぞれの前記動作時のドレイン端子に対し、ドレイン端子が接続された複数のｎＭＯＳトランジスタである
    請求項１０に記載のミキサ回路。

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