JP5035341B2 - 増幅回路 - Google Patents

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Description

本発明は、アナログ回路において用いられる増幅回路に関するものである。
増幅器のゲイン（利得）は、増幅器を構成するトランジスタの相互コンダクタンスｇｍと、このトランジスタに接続される負荷に依存する。相互コンダクタンスｇｍは、トランジスタの製造過程や、トランジスタの温度によって変化する。従って、増幅器のゲインを補償するには、相互コンダクタンスｇｍを補償することが重要となる。そのため、従来の増幅回路は、相互コンダクタンスｇｍを補償する回路（以下、ｇｍ補償回路とする）を用いてゲインを補償している。
図１３は、従来のｇｍ補償回路の構成を示す図である。図１３に示すように、従来のｇｍ補償回路では、正電源端子（ＡＶＤ）１０１と接地（ＡＶＳ）１０２の間に、ＰＭＯＳトランジスタ１０３とＮＭＯＳトランジスタ１０４が直列に接続されている。また、正電源端子（ＡＶＤ）１０１と接地（ＡＶＳ）１０２の間に、ＰＭＯＳトランジスタ１０５とＮＭＯＳトランジスタ１０６と抵抗１０７が直列に接続されている。
ＰＭＯＳトランジスタ１０３，１０５のゲート端子は、ＰＭＯＳトランジスタ１０５のドレイン端子に共通に接続されている。ＮＭＯＳトランジスタ１０４，１０６のゲート端子は、ＮＭＯＳトランジスタ１０４のドレイン端子に共通に接続されている。このｇｍ補償回路では、ＮＭＯＳトランジスタ１０６の相互コンダクタンスｇｍが一定になるように制御される。このような構成のｇｍ補償回路は、例えば、下記非特許文献１に開示されている。
図１４は、従来の増幅回路の構成を示す図である。図１４に示すように、従来の増幅回路は、正電源端子（ＡＶＤ）１０１と接地（ＡＶＳ）１０２の間に接続された電流源１１１およびＮＭＯＳトランジスタ１１２からなるバイアス部と、正電源端子（ＡＶＤ）１０１と接地（ＡＶＳ）１０２の間に接続された負荷抵抗１１３およびＮＭＯＳトランジスタ１１４からなる増幅部により構成されている。ＮＭＯＳトランジスタ１１２，１１４のゲート端子は、ＮＭＯＳトランジスタ１１２のドレイン端子に共通に接続されている。
また、ＮＭＯＳトランジスタ１１４のゲート端子は、コンデンサ１１５を介して入力端子（ＩＮ）１１６に接続されている。ＮＭＯＳトランジスタ１１４のドレイン端子は、出力端子（ＯＵＴ）１１７に接続されている。従来の増幅回路では、図１３に示すようなｇｍ補償回路を用い、このｇｍ補償回路のＮＭＯＳトランジスタ１０６と増幅回路のＮＭＯＳトランジスタ１１４でゲート幅およびゲート長を同じにすることによって、ｇｍ補償回路のＮＭＯＳトランジスタ１０６を流れる電流と同じ量の電流が、カレントミラーにより、増幅回路の電流源１１１により流れる。それによって、増幅回路のＮＭＯＳトランジスタ１１４のゲート−ソース間電圧Ｖｇｓ（ゲートバイアスＶｇ）が制御され、ＮＭＯＳトランジスタ１１４の相互コンダクタンスｇｍが補償されるので、ゲインが補償される。
図１５は、従来の増幅回路の相互コンダクタンスｇｍとゲートバイアスＶｇの関係を示す図である。図１５に示すように、室温状態の特性曲線に対して、低温状態での特性曲線の変化は急峻となり、一方、高温状態での特性曲線の変化は緩やかになる。温度が変化したときに相互コンダクタンスｇｍを一定に保つには、図１５に矢印で示すように、温度の変化に応じてゲートバイアスＶｇを変化させればよい。
ベーザド・ラザヴィ（Ｂｅｈｚａｄ Ｒａｚａｖｉ）、「デザイン・オブ・アナログ・ＣＭＯＳ・インテグレイテッド・サーキッツ（Ｄｅｓｉｇｎ ｏｆ Ａｎａｌｏｇ ＣＭＯＳ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）」、マグロウヒル出版社（ＭｃＧｒａｗ−Ｈｉｌｌ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）、（米国）、２００３年１０月１日、Ｐ．３９３
しかしながら、上述した従来の増幅回路では、次のような問題点がある。増幅する信号の振幅が大きく、かつ、ゲートバイアス点が高い場合、高温状態となって相互コンダクタンスｇｍが低下すると、相互コンダクタンスｇｍを一定に保ち得るゲートバイアスＶｇがその制御可能範囲を上回ってしまう（図１５参照）。そのため、ゲートバイアスＶｇを制御するだけでは、相互コンダクタンスｇｍを補償することができないことがある。その場合、増幅回路のゲインを補償することができない。
本発明は、上記に鑑みてなされたものであって、相互コンダクタンスｇｍを補償することができ、それによって、ゲインと線形性を補償することができる増幅回路を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、増幅回路のゲートバイアス点を制御する代わりに、増幅用トランジスタのゲート幅を制御することによって、相互コンダクタンスｇｍを補償することを特徴とする。図１は、この発明にかかる増幅回路の相互コンダクタンスｇｍとゲートバイアスＶｇの関係を示す図である。図１に矢印で示すように、増幅用トランジスタのゲート幅を制御する。例えば、低温状態の場合には、相互コンダクタンスｇｍを下げることによって、また、高温状態の場合には、相互コンダクタンスｇｍを上げることによって、それぞれ、例えば、室温状態での相互コンダクタンスｇｍに近づける。
増幅用トランジスタのゲート幅を制御するためには、増幅用トランジスタを、ゲート長が同じでゲート幅が異なる複数のトランジスタからなるトランジスタ群で構成する。このトランジスタ群の中から、１個以上のトランジスタを適宜選択し、その選択したトランジスタ同士を並列に接続することによって入力信号を増幅する。また、ゲート長およびゲート幅が同じ単位トランジスタを用意し、この単位トランジスタを並列に接続する個数を変えることにより、トランジスタ群の、ゲート長が同じでゲート幅が異なる複数のトランジスタを構成してもよい。
この発明によれば、増幅用トランジスタのゲート幅を制御することによって、ｇｍの補償を行うことができる。例えば、低温状態の場合には、相互コンダクタンスｇｍが下がり、高温状態の場合には、相互コンダクタンスｇｍが上がる。それによって、低温状態でも高温状態でも、例えば、室温状態に近い相互コンダクタンスｇｍが得られる。また、バイアス回路に流れる電流と増幅器に流れる電流を一定にすれば、オーバードライブ電圧（ゲートバイアス−閾値電圧）を一定に保ったまま相互コンダクタンスｇｍを補償することができ線形性も同時に補償することができる。
本発明にかかる増幅回路は、ゲートバイアスＶｇ−閾値電圧Ｖｔｈを一定に保ったまま相互コンダクタンスｇｍを補償できる。それによって、増幅回路のゲインと線形性を補償することができるという効果を奏する。
この発明にかかる増幅回路の相互コンダクタンスｇｍとゲートバイアスＶｇの関係を示す図である。 この発明の実施例１にかかる増幅回路の構成を示す図である。 この発明の実施例１にかかる増幅回路の制御信号の一例を示す図である。 この発明の実施例１にかかる増幅回路の制御信号と相互コンダクタンスｇｍとゲートバイアスＶｇの関係を示す図である。 この発明の実施例２にかかる増幅回路の構成を示す図である。 この発明の実施例３にかかる増幅回路の構成を示す図である。 この発明の実施例４にかかる増幅回路の構成を示す図である。 この発明の実施例５にかかる増幅回路の構成を示す図である。 この発明の実施例６にかかる増幅回路の構成を示す図である。 この発明の実施例７にかかる増幅回路の構成を示す図である。 この発明の実施例８にかかる増幅回路の構成を示す図である。 この発明の実施例８にかかる増幅回路のβモニタの構成を示す図である。 従来のｇｍ補償回路の構成を示す図である。 従来の増幅回路の構成を示す図である。 従来の増幅回路の相互コンダクタンスｇｍとゲートバイアスＶｇの関係を示す図である。
以下に、本発明にかかる増幅回路の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。以下の説明においては、ｎを２以上の整数とする。以下の各実施例において、同様の構成要素には同一の符号を付して、重複する説明を省略する。
図２は、この発明の実施例１にかかる増幅回路の構成を示す図である。図２に示すように、実施例１の増幅回路において、増幅部１は、ゲート長が同じでゲート幅が異なるｎ個のＮＭＯＳトランジスタ３，４，５で構成されている。また、バイアス部２は、ゲート長が同じでゲート幅が異なるｎ個のＮＭＯＳトランジスタ６，７，８で構成されている。なお、図２には、増幅部およびバイアス部にはＮＭＯＳトランジスタが３個ずつ描かれているが、それぞれ、トランジスタの数は２個でもよいし、４個以上でもよい。
以下の説明では、増幅部１とバイアス部２のＮＭＯＳトランジスタを区別するため、増幅部１のＮＭＯＳトランジスタをＭＡとし、バイアス部２のＮＭＯＳトランジスタをＭＢとする。また、増幅部１内のｎ個のＮＭＯＳトランジスタＭＡのそれぞれを区別して説明する必要がある場合には、ＭＡに１、２およびｎの添え字を付して、トランジスタＭＡ1、トランジスタＭＡ2およびトランジスタＭＡnとする。
バイアス部２内のｎ個のＮＭＯＳトランジスタＭＢについても同様とする。また、後述するスイッチおよび制御端子についても、増幅部１においてはそれぞれＳＡおよびＢＡとし、バイアス部２においてはそれぞれＳＢおよびＢＢとし、個々を区別する場合には、それぞれに１、２およびｎの添え字を付す。
増幅部１のｎ個のトランジスタＭＡ３，４，５において、ソース端子は、接地（ＡＶＳ）９に接続されている。ドレイン端子は、コイル１０を介して正電源端子（ＡＶＤ）１１に接続されているとともに、増幅回路の出力端子（ＯＵＴ）１２に接続されている。ゲート端子は、コンデンサ１３を介して増幅回路の入力端子（ＩＮ）１４に接続されている。
また、トランジスタＭＡ1３のゲート端子、トランジスタＭＡ2４のゲート端子およびトランジスタＭＡn５のゲート端子は、それぞれ、スイッチＳＡ1１５、スイッチＳＡ2１６およびスイッチＳＡn１７を介して抵抗１８に接続されている。これらのスイッチＳＡ1１５、スイッチＳＡ2１６およびスイッチＳＡn１７は、それぞれ、制御端子ＢＡ1１９、制御端子ＢＡ2２０および制御端子ＢＡn２１から入力される制御信号に基づいて、オン状態とオフ状態を切り換える。
バイアス部２のｎ個のトランジスタＭＢ６，７，８において、ソース端子は、接地（ＡＶＳ）９に接続されている。ドレイン端子は、正電源端子（ＡＶＤ）２２との間に接続された電流源２３に接続されている。また、ドレイン端子は、前記抵抗１８に接続されている。つまり、バイアス部２は、この抵抗１８を介して増幅部１のトランジスタＭＡ３，４，５にバイアスを供給する。
トランジスタＭＢ1６のゲート端子、トランジスタＭＢ2７のゲート端子およびトランジスタＭＢn８のゲート端子は、それぞれ、スイッチＳＢ1２４、スイッチＳＢ2２５およびスイッチＳＢn２６により、自身のドレイン端子および接地（ＡＶＳ）９のいずれか一方に接続される。これらのスイッチＳＢ1２４、スイッチＳＡ2２５およびスイッチＳＡn２６は、それぞれ、制御端子ＢＢ1２７、制御端子ＢＢ2２８および制御端子ＢＢn２９から入力される制御信号に基づいて、ゲート端子の接続先を切り換える。
ここで、トランジスタＭＡ３，４，５およびトランジスタＭＢ６，７，８は、例えば、ゲート長およびゲート幅が同じ単位トランジスタを並列に接続したものである。トランジスタＭＡ1３とトランジスタＭＡ2４とトランジスタＭＡn５では、並列に接続される単位トランジスタの数が異なる。同様に、トランジスタＭＢ1６とトランジスタＭＢ2７とトランジスタＭＢn８では、並列に接続される単位トランジスタの数が異なる。
特に限定しないが、例えば、トランジスタＭＡ1３とトランジスタＭＢ1６、トランジスタＭＡ2４とトランジスタＭＢ2７、トランジスタＭＡn５とトランジスタＭＢn８のそれぞれにおいて、単位トランジスタの数を同じにしてもよい。また、制御端子ＢＡ1１９と制御端子ＢＢ1２７、制御端子ＢＡ2２０と制御端子ＢＢ2２８、制御端子ＢＡn２１と制御端子ＢＢn２９のそれぞれにおいて、入力される制御信号のレベルを同じにしてもよいし、異なるようにしてもよい。
増幅部１のトランジスタＭＡ３，４，５からなる第１のトランジスタ部において、スイッチＳＡ１５，１６，１７がオン状態となってゲート端子がバイアス部２に接続されるトランジスタ、すなわち、バイアス部２からバイアスが供給されるトランジスタが、入力信号の増幅に寄与する。この増幅に寄与するトランジスタの組み合わせを変えることによって、第１のトランジスタ部のゲート幅が変わり、第１のトランジスタ部における相互コンダクタンスｇｍの補償、ひいてはゲインの補償が可能となる。
また、バイアス部２のトランジスタＭＢ６，７，８からなる第２のトランジスタ部において、スイッチＳＢ２４，２５，２６がオン状態となってゲート端子が自身のドレイン端子に接続されるトランジスタ、すなわち、オン状態になるトランジスタが、増幅部１へのバイアス供給に寄与する。このバイアス供給に寄与するトランジスタの組み合わせを変えることによって、第２のトランジスタ部のゲート幅が変わり、増幅部１の増幅特性において線形性の補償が可能となる。
図２に示す増幅回路の温度補償手法について説明する。増幅部１においてコイル１０を流れる電流をＩＡとし、バイアス部２において電流源２３を流れる電流をＩＢとする。一般に、トランジスタのドレイン−ソース電流Ｉｄｓは、次の（１’）式で表される。また、相互コンダクタンスｇｍは（２’）式で表される。ただし、（１’）式および（２’）式において、オーバードライブ電圧Ｖｏｄは、ゲートバイアスＶｇと閾値電圧Ｖｔｈを用いて（３’）式で表される。また、βは、ゲート幅Ｗｇ、ゲート長Ｌｇ、移動度μおよび単位面積当たりゲート容量Ｃ0を用いて（４’）式で表される。
Ｉｄｓ＝β／２×Ｖｏｄ2 ・・・（１’）
ｇｍ＝β×Ｖｏｄ ・・・（２’）
Ｖｏｄ＝Ｖｇ−Ｖｔｈ ・・・（３’）
β＝μＣ0Ｗｇ／Ｌｇ ・・・（４’）
ここで、図２に示す増幅回路において、ＩＡおよびＩＢの両電流と相互コンダクタンスｇｍが一定になるように制御すると、前記（１’）式および（２’）式より、次の（５’）式が成り立つ。
Ｉｄｓ／ｇｍ＝Ｖｏｄ／２ ・・・（５’）
（５’）式より、相互コンダクタンスｇｍとドレイン−ソース電流Ｉｄｓが一定となる条件下では、オーバードライブ電圧Ｖｏｄは一定となることがわかる。また、前記（２’）式より、相互コンダクタンスｇｍとオーバードライブ電圧Ｖｏｄを一定とすると、温度が変化したときの変数はβであり、すなわち前記（４’）式より移動度μである。増幅部１の第１のトランジスタ部およびバイアス部２の第２のトランジスタ部の各ゲート幅Ｗｇを制御することにより、移動度μの変化を補償することができれば、相互コンダクタンスｇｍを補償することができる。
そこで、実施例１では、第１のトランジスタ部および第２のトランジスタ部の各ゲート幅Ｗｇは、１／μに比例するように制御される。このように一定電流を流し、ゲート幅Ｗｇを１／μに比例するように制御すれば、相互コンダクタンスｇｍとオーバードライブ電圧Ｖｏｄを一定にすることができるので、増幅回路のゲインと線形性を補償することができる。
ｎを３とし、３ビットの制御信号でゲート幅Ｗｇを制御する場合の例を説明する。図３は、この発明の実施例１にかかる増幅回路の制御信号の一例を示す図である。ここでは、−３０℃（２４３Ｋ）〜１３０℃（４０３Ｋ）の温度範囲で温度補償を行うとする。図３において、Ｗｇ／Ｗｇ20℃は、２０℃のときのゲート幅Ｗｇを１としたときの各温度でのゲート幅Ｗｇの値であり、移動度μが絶対温度Ｔの−１．７乗（Ｔ-1.7）に比例するとした場合の値である。
また、コード［３：１］とあるのは、３ビットの制御信号のことであり、ＬＳＢが制御端子ＢＡ1１９および制御端子ＢＢ1２７に入力される信号に対応し、ＭＳＢが制御端子ＢＡn２１および制御端子ＢＢn２９に入力される信号に対応する。また、単位トランジスタの数は、特に限定しないが、例えば、トランジスタＭＡ1３およびトランジスタＭＢ1６では１個であり、トランジスタＭＡ2４およびトランジスタＭＢ2７では２個であり、トランジスタＭＡn５およびトランジスタＭＢn８では４個である。
この場合、コード［３：１］とオン状態となる単位トランジスタの数は、次のようになる。０００であれば０個であり、００１であれば１個であり、０１０であれば２個であり、０１１であれば３個であり、１００であれば４個である。１０１であれば５個であり、１１０であれば６個であり、１１１であれば７個である。
図４は、この発明の実施例１にかかる増幅回路の制御信号と相互コンダクタンスｇｍとゲートバイアスＶｇの関係を示す図であり、図３に示すコード［３：１］を変えた場合の特性曲線の変化を示している。一例として、図４は、１３０℃の場合を示している。図４において、０１０（２０℃）として示す特性曲線は、２０℃でコード［３：１］が０１０である場合を示しているが、これが１３０℃になると相互コンダクタンスｇｍが下がるため、０１０（１３０℃）として示す特性曲線になる。そこで、より多くの単位トランジスタがオン状態となるようにコード［３：１］を変更して、ゲート幅Ｗｇを大きくする。それによって、図４に矢印で示すように、１３０℃での特性曲線が０１０（２０℃）の特性曲線に近づき、相互コンダクタンスｇｍを補償することができる。また、バイアス部２に流れる電流と増幅部１に流れる電流を一定にすれば、オーバードライブ電圧（ゲートバイアス−閾値電圧）を一定に保ったまま相互コンダクタンスｇｍを補償することができ線形性も同時に補償することができる。
図５は、この発明の実施例２にかかる増幅回路の構成を示す図である。図５に示すように、実施例２の増幅回路では、増幅部１において、トランジスタＭＡ３，４，５の各ゲート端子は、抵抗１８を介してバイアス部２に接続されている。また、各ゲート端子は、コンデンサ１３を介して入力端子（ＩＮ）１４に接続されるが、その接続は、スイッチＳＡ１５，１６，１７の開閉により制御される。その他の構成は、実施例１と同じである。
増幅部１のトランジスタＭＡ３，４，５の各ゲート端子には、常にバイアス部２からバイアスが与えられている。そして、スイッチＳＡ１５，１６，１７がオン状態となってゲート端子がコンデンサ１３を介して入力端子（ＩＮ）１４に接続されるトランジスタにのみ、入力信号が入力される。つまり、実施例１では、温度変化に応じて、バイアスが印加されるトランジスタの数が変わるが、実施例２では、入力信号が入力されるトランジスタの数が変わる。入力信号が入力されるトランジスタが、入力信号の増幅に寄与する。
図６は、この発明の実施例３にかかる増幅回路の構成を示す図である。図６に示すように、実施例３の増幅回路では、増幅部１において、トランジスタＭＡ３，４，５の各ゲート端子は、抵抗１８を介してバイアス部２に接続されると同時に、コンデンサ１３を介して入力端子（ＩＮ）１４に接続されるが、その接続は、スイッチＳＡ１５，１６，１７の切り換えにより制御される。その他の構成は、実施例１と同じである。
スイッチＳＡ１５，１６，１７の切り換えにより、ゲート端子がコンデンサ１３および抵抗１８に接続されるトランジスタにのみ、バイアスが印加されるとともに、入力信号が入力される。そうでないトランジスタのゲート端子は、接地（ＡＶＳ）９に接続される。つまり、実施例３では、温度変化に応じて、増幅部１のオフ状態のトランジスタには、バイアスだけでなく、入力信号の入力もない。
図７は、この発明の実施例４にかかる増幅回路の構成を示す図である。図７に示すように、実施例４の増幅回路では、バイアス部２に初期ばらつき補正用のＮＭＯＳトランジスタＭＢ0３０が設けられている。このトランジスタＭＢ0３０において、ソース端子は接地（ＡＶＳ）９に接続されており、ゲート端子は自身のドレイン端子および電流源２３に接続されている。その他の構成は、実施例１と同じである。なお、実施例２または実施例３に初期ばらつき補正用のトランジスタＭＢ0を設けることもできる。
図８は、この発明の実施例５にかかる増幅回路の構成を示す図である。図８に示すように、実施例５の増幅回路では、増幅部１のスイッチＳＡ１５，１６，１７とバイアス部２のスイッチＳＢ２４，２５，２６が同じ制御信号により制御される。この場合、トランジスタＭＡ1３とトランジスタＭＢ1６、トランジスタＭＡ2４とトランジスタＭＢ2７、トランジスタＭＡn５とトランジスタＭＢn８のそれぞれにおいて、単位トランジスタの数を同じにすれば、増幅部１とバイアス部２で同じゲート幅Ｗｇのトランジスタが同時に選択されることになる。その他の構成は、実施例１と同じである。なお、実施例２、実施例３、実施例４、または実施例２もしくは実施例３に初期ばらつき補正用のトランジスタを設けた構成においても、増幅部１のスイッチＳＡ１５，１６，１７とバイアス部２のスイッチＳＢ２４，２５，２６を同じ制御信号により制御することもできる。
図９は、この発明の実施例６にかかる増幅回路の構成を示す図である。図９に示すように、実施例６の増幅回路は、上述した実施例１〜実施例５のいずれかの増幅回路（増幅部１とバイアス部２）とプリセット部５１を組み合わせたものである。プリセット部５１は、増幅回路を製造した後にその初期特性をモニタし、初期ばらつきに基づいて、増幅部１のゲート幅Ｗｇを決める第１の制御信号と、バイアス部２のゲート幅Ｗｇを決める第２の制御信号の初期値を設定する。図９において、ＢＡ［ｎ：１］はｎビットの第１の制御信号を表し、ＢＢ［ｎ：１］はｎビットの第２の制御信号を表す（図１０および図１１においても同様）。
図１０は、この発明の実施例７にかかる増幅回路の構成を示す図である。図１０に示すように、実施例７の増幅回路は、上述した実施例１〜実施例５のいずれかの増幅回路（増幅部１とバイアス部２）と温度計６１とデコーダ６２を組み合わせたものである。温度計６１は、温度に応じた信号を出力する。デコーダ６２は、温度計６１の出力信号に基づいて、増幅部１のゲート幅Ｗｇを決める第１の制御信号と、バイアス部２のゲート幅Ｗｇを決める第２の制御信号を生成する。第１の制御信号を表すコードＢＡ［ｎ：１］および第２の制御信号を表すコードＢＢ［ｎ：１］は、１／μに比例するように制御される。つまり、ゲート幅Ｗｇが１／μに比例するように、ゲート幅ＷｇとゲートバイアスＶｇが制御される。
図１１は、この発明の実施例８にかかる増幅回路の構成を示す図である。図１１に示すように、実施例８の増幅回路は、上述した実施例１〜実施例５のいずれかの増幅回路（増幅部１とバイアス部２）とβモニタ７１とデコーダ７２を組み合わせることによって、製造ばらつきを補償するようにしたものである。前記（１’）式のβはプロセス情報であり、製造ばらつきはこのβのばらつきに相当する。単位ゲート幅当たりのβをβ0とすると、βモニタ７１は、β0に応じた信号を出力する。βモニタ７１のモニタ回路については、後述する。
デコーダ７２は、βモニタ７１の出力信号に基づいて、増幅部１のゲート幅Ｗｇを決める第１の制御信号と、バイアス部２のゲート幅Ｗｇを決める第２の制御信号を生成する。実施例８では、第１の制御信号を表すコードＢＡ［ｎ：１］および第２の制御信号を表すコードＢＢ［ｎ：１］は、１／β0に比例するように制御される。つまり、ゲート幅Ｗｇが１／β0に比例するように、ゲート幅ＷｇとゲートバイアスＶｇが制御される。
βモニタ７１のモニタ回路について説明する。本発明者は、先に特許出願した特願２００６−９９９７３５号の中で、βモニタ７１のモニタ回路について提案している。ここでは、モニタ回路の一例として、特願２００６−９９９７３５号からモニタ回路に関する説明を抜粋して記載するとともに、同出願の図５を図１２として本明細書に添付する。
図１２は、この発明の実施例８にかかる増幅回路のβモニタの構成を示す図である。同図においてモニタ回路は、ゲート幅Ｗとゲート長Ｌの異なる複数のトランジスタと、基準電流Ｉｒｅｆを流す複数の電流源によって構成されている。図１２のモニタ回路は、基本的に２つの部分に分かれている。すなわちゲート長がＬ１でゲート幅の異なるトランジスタ３１，３３，３４，３６，３７を含む部分と、ゲート長がＬ２でゲート幅が異なるトランジスタ４１，４３，４４，４６，４７を含む部分とに分かれている。
ゲート長Ｌ１のトランジスタを含む部分は、３つの回路Ａ１、Ｂ１、およびＢ１’からなっている。回路Ａ１は、ゲート幅Ｗ１、ゲート長Ｌ１のトランジスタ３１に基準電流源Ｉｒｅｆ３２が接続された形式となっている。これに対して回路Ｂ１は、ゲート幅がＷ１のｋ１倍であるトランジスタ３３，３４が直列に接続され、さらに基準電流源Ｉｒｅｆ３５が接続された形式となっており、回路Ｂ１’は同様にゲート幅がＷ１のｋ２倍であるトランジスタ３６，３７が直列に接続され、さらに基準電流源Ｉｒｅｆ３８が接続された形式となっている。
次にゲート長Ｌ２のトランジスタを含む部分は、３つの回路Ａ２、Ｂ２、およびＢ２’からなっている。回路Ａ２は、ゲート幅Ｗ２、ゲート長Ｌ２のトランジスタ４１と、基準電流源Ｉｒｅｆ４２とによって構成され、回路Ｂ２はゲート幅がＷ２のｋ１倍、ゲート長がＬ２の２つのトランジスタ４３，４４、および基準電流源Ｉｒｅｆ４５とによって構成され、さらに回路Ｂ２’はゲート幅がＷ２のｋ２倍、ゲート長がＬ２の２つのトランジスタ４６，４７、および基準電流源Ｉｒｅｆ４８によって構成されている。
ここで一般的に、ＭＯＳトランジスタのドレイン−ソース電流Ｉｄｓは、ゲートソース間電圧Ｖｇｓ、閾値電圧Ｖｔｈ、およびトランスコンダクタンス係数βを用いた２乗則によって表わされる。またトランスコンダクタンス係数βはトランジスタのゲート幅Ｗ、ゲート長Ｌ、およびゲート酸化膜の比誘電率や、酸化膜の厚さなどによって物理的に決定されるβ０によって次式のように与えられる。
Figure 0005035341
Figure 0005035341
すなわち図１２において、回路Ａ１の内部のトランジスタ３１のトランスコンダクタンス係数をβ１、閾値電圧をＶｔｈ１とすると、回路Ｂ１の内部のトランジスタ３３，３４のトランスコンダクタンス係数はｋ１β１、回路Ｂ１’の内部のトランジスタ３６，３７のトランスコンダクタンス係数はｋ２β１によって表わされることになる。同様に回路Ａ２の内部のトランジスタ４１のトランスコンダクタンス係数をβ２とすると、トランジスタ４３，４４のトランスコンダクタンス係数はそのｋ１倍、トランジスタ４６，４７のトランスコンダクタンス係数はそのｋ２倍となる。
閾値電圧Ｖｔｈについては、その値はゲート長に大きく依存するものであり、トランジスタ３１の閾値電圧Ｖｔｈ１はトランジスタ４１の閾値電圧Ｖｔｈ２とは値が異なるものと考えられる。 前述のように、ドレイン−ソース電流Ｉｄｓは、一般的には前述の２乗則、すなわち（１）式によってゲート−ソース間電圧Ｖｇｓと関係づけられるものとされているが、より正確には次の（３）式のようなｎ乗則に従うものとして、図１２におけるトランスコンダクタンス係数、閾値電圧などの算出について説明する。
Figure 0005035341
図１２のトランジスタ３１に対して、オーバードライブ電圧をＶｏｄ１とし、
Ｖｇｓ＝Ｖｔｈ１＋Ｖｏｄ１、Ｉｄｓ＝Ｉｒｅｆ、β＝β１、Ｖｔｈ＝Ｖｔｈ１
を用いて、次式が成立する。
Figure 0005035341
次にトランジスタ３３のドレイン電位をＶＡ１、ソース電位をＶＢ１として次式が成立する。
Figure 0005035341
トランジスタ３４については、次式が成立する。
Figure 0005035341
（４）、（５）式より、オーバードライブ電圧として次式が得られる。
Figure 0005035341
（５）、（６）式より、閾値電圧として次式が得られる。
Figure 0005035341
（５）、（７）式より、トランスコンダクタンス係数として次式が得られる。
Figure 0005035341
上記（９）式から得られるβ１を、実施例８におけるβ0として用いる。なお、βモニタ７１は、β0をモニタすることができれば、図１２に示す構成のものに限らない。
上述した実施の形態に関し、さらに以下の付記を開示する。
（付記１）ゲート幅を制御可能な第１のトランジスタ部からなる増幅部、を備え、
第１の制御信号に基づいて、前記第１のトランジスタ部のゲート幅が制御されることを特徴とする増幅回路。
（付記２）前記第１のトランジスタ部は、ゲート長が同じでゲート幅が異なる複数のトランジスタが並列に接続されて構成されており、前記第１の制御信号に基づいて、入力信号の増幅に寄与するトランジスタが選択されることを特徴とする付記１に記載の増幅回路。
（付記３）前記第１のトランジスタ部にバイアスを与えるバイアス部、をさらに備え、
前記第１のトランジスタ部では、各トランジスタのゲート端子に入力信号が入力されており、前記第１の制御信号に基づいて選択されたトランジスタのゲート端子にのみ前記バイアス部からバイアスが与えられることを特徴とする付記２に記載の増幅回路。
（付記４）前記第１のトランジスタ部にバイアスを与えるバイアス部、をさらに備え、
前記第１のトランジスタ部では、各トランジスタのゲート端子に前記バイアス部からバイアスが与えられており、前記第１の制御信号に基づいて選択されたトランジスタのゲート端子にのみ入力信号が入力されることを特徴とする付記２に記載の増幅回路。
（付記５）前記第１のトランジスタ部にバイアスを与えるバイアス部、をさらに備え、
前記第１のトランジスタ部では、前記第１の制御信号に基づいて選択されたトランジスタのゲート端子にのみ、前記バイアス部からバイアスが与えられるとともに、入力信号が入力されることを特徴とする付記２に記載の増幅回路。
（付記６）前記バイアス部は、ゲート幅を制御可能な第２のトランジスタ部からなり、前記バイアスを制御するための第２の制御信号に基づいて、前記第２のトランジスタ部のゲート幅が制御されることを特徴とする付記３〜５のいずれか一つに記載の増幅回路。
（付記７）前記バイアス部は、初期ばらつき補正用のトランジスタを備えることを特徴とする付記６に記載の増幅回路。
（付記８）前記第２のトランジスタ部は、ゲート長が同じでゲート幅が異なる複数のトランジスタが並列に接続されて構成されており、前記第２の制御信号に基づいて、バイアス供給に寄与するトランジスタが選択されることを特徴とする付記６に記載の増幅回路。
（付記９）前記第１のトランジスタ部と前記第２のトランジスタ部で、同じゲート幅のトランジスタが同時に選択されることを特徴とする付記８に記載の増幅回路。
（付記１０）前記バイアス部に流れる電流が一定であることを特徴とする付記６に記載の増幅回路。
（付記１１）前記第１のトランジスタ部および前記第２のトランジスタ部の、ゲート長が同じでゲート幅が異なる複数のトランジスタは、それぞれ、ゲート長およびゲート幅が同じ１個以上の単位トランジスタが並列に接続された構成であることを特徴とする付記８に記載の増幅回路。
（付記１２）前記増幅部および前記バイアス部の製造初期ばらつきに基づいて前記第１の制御信号および前記第２の制御信号を設定するプリセット部、
をさらに備えることを特徴とする付記６に記載の増幅回路。
（付記１３）温度計と、
前記温度計の出力信号に基づいて前記第１の制御信号および前記第２の制御信号を生成するデコーダと、
をさらに備えることを特徴とする付記６に記載の増幅回路。
（付記１４）製造ばらつきに関する情報を取得するモニタと、
前記モニタの出力信号に基づいて前記第１の制御信号および前記第２の制御信号を生成するデコーダと、
をさらに備えることを特徴とする付記６に記載の増幅回路。
（付記１５）前記増幅部および前記バイアス部の製造初期ばらつきに基づいて前記第１の制御信号および前記第２の制御信号を設定するプリセット部、
をさらに備えることを特徴とする付記７に記載の増幅回路。
（付記１６）温度計と、
前記温度計の出力信号に基づいて前記第１の制御信号および前記第２の制御信号を生成するデコーダと、
をさらに備えることを特徴とする付記７に記載の増幅回路。
（付記１７）製造ばらつきに関する情報を取得するモニタと、
前記モニタの出力信号に基づいて前記第１の制御信号および前記第２の制御信号を生成するデコーダと、
をさらに備えることを特徴とする付記７に記載の増幅回路。
（付記１８）前記増幅部および前記バイアス部の製造初期ばらつきに基づいて前記第１の制御信号および前記第２の制御信号を設定するプリセット部、
をさらに備えることを特徴とする付記９に記載の増幅回路。
（付記１９）温度計と、
前記温度計の出力信号に基づいて前記第１の制御信号および前記第２の制御信号を生成するデコーダと、
をさらに備えることを特徴とする付記９に記載の増幅回路。
（付記２０）製造ばらつきに関する情報を取得するモニタと、
前記モニタの出力信号に基づいて前記第１の制御信号および前記第２の制御信号を生成するデコーダと、
をさらに備えることを特徴とする付記９に記載の増幅回路。
以上のように、本発明にかかる増幅回路は、増幅器を備えたアナログ回路に有用であり、特に、無線通信用高周波増幅器に適している。
１ 増幅部
２ バイアス部
３，４，５ 増幅部のトランジスタ
６，７，８ バイアス部のトランジスタ
３０ 初期ばらつき補正用のトランジスタ
５１ プリセット部
６１ 温度計
６２，７２ デコーダ
７１ βモニタ

Claims (8)

  1. ゲート幅を制御可能な第１のトランジスタ部からなる増幅部、を備え、
    第１の制御信号に基づいて、前記第１のトランジスタ部のゲート幅が制御され、
    前記第１のトランジスタ部は、ゲート長が同じでゲート幅が異なる複数のトランジスタが並列に接続されて構成されており、前記第１の制御信号に基づいて、入力信号の増幅に寄与するトランジスタが選択され、
    前記第１のトランジスタ部にバイアスを与えるバイアス部、をさらに備え、
    前記第１のトランジスタ部では、各トランジスタのゲート端子に入力信号が入力されており、前記第１の制御信号に基づいて選択されたトランジスタのゲート端子にのみ前記バイアス部からバイアスが与えられ、
    または、
    前記第１のトランジスタ部では、各トランジスタのゲート端子に前記バイアス部からバイアスが与えられており、前記第１の制御信号に基づいて選択されたトランジスタのゲート端子にのみ入力信号が入力され、
    または、
    前記第１のトランジスタ部では、前記第１の制御信号に基づいて選択されたトランジスタのゲート端子にのみ、前記バイアス部からバイアスが与えられるとともに、入力信号が入力され、
    前記バイアス部は、ゲート幅を制御可能な第２のトランジスタ部からなり、前記バイアスを制御するための第２の制御信号に基づいて、前記第２のトランジスタ部のゲート幅が制御され、
    前記バイアス部は、初期ばらつき補正用のトランジスタを備え、
    前記第２のトランジスタ部は、ゲート長が同じでゲート幅が異なる複数のトランジスタが並列に接続されて構成されており、前記第２の制御信号に基づいて、バイアス供給に寄与するトランジスタが選択され、
    前記第１のトランジスタ部と前記第２のトランジスタ部で、同じゲート幅のトランジスタが同時に選択され、
    前記バイアス部に流れる電流が一定であり、
    前記第１のトランジスタ部および前記第２のトランジスタ部の、ゲート長が同じでゲート幅が異なる複数のトランジスタは、それぞれ、ゲート長およびゲート幅が同じ１個以上の単位トランジスタが並列に接続された構成であり、
    温度計と、
    前記温度計の出力信号に基づいて前記第１の制御信号および前記第２の制御信号を生成するデコーダと、
    をさらに備えることを特徴とする増幅回路。
  2. 前記増幅部および前記バイアス部の製造初期ばらつきに基づいて前記第１の制御信号および前記第２の制御信号を設定するプリセット部、
    をさらに備えることを特徴とする請求項１に記載の増幅回路。
  3. 前記増幅部および前記バイアス部の製造初期ばらつきに基づいて前記第１の制御信号および前記第２の制御信号を設定するプリセット部、
    をさらに備えることを特徴とする請求項１に記載の増幅回路。
  4. 温度計と、
    前記温度計の出力信号に基づいて前記第１の制御信号および前記第２の制御信号を生成するデコーダと、
    をさらに備えることを特徴とする請求項１に記載の増幅回路。
  5. 製造ばらつきに関する情報を取得するモニタと、
    前記モニタの出力信号に基づいて前記第１の制御信号および前記第２の制御信号を生成するデコーダと、
    をさらに備えることを特徴とする請求項１に記載の増幅回路。
  6. 前記増幅部および前記バイアス部の製造初期ばらつきに基づいて前記第１の制御信号および前記第２の制御信号を設定するプリセット部、
    をさらに備えることを特徴とする請求項１に記載の増幅回路。
  7. 温度計と、
    前記温度計の出力信号に基づいて前記第１の制御信号および前記第２の制御信号を生成するデコーダと、
    をさらに備えることを特徴とする請求項１に記載の増幅回路。
  8. 製造ばらつきに関する情報を取得するモニタと、
    前記モニタの出力信号に基づいて前記第１の制御信号および前記第２の制御信号を生成するデコーダと、
    をさらに備えることを特徴とする請求項１に記載の増幅回路。
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