KR101972031B1 - 동적 범위가 넓은 레일-레일 비교기를 위한 오프셋 교정 및 정밀 히스테리시스 - Google Patents

동적 범위가 넓은 레일-레일 비교기를 위한 오프셋 교정 및 정밀 히스테리시스 Download PDF

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Abstract

독립적인 포지티브 및 네거티브 차동 전압 오프셋 보상을 갖는 입력 스테이지를 갖는 레일-레일 비교기는 입력 스테이지의 Gm(상호컨덕턴스)의 변화를 추적한다. 입력 스테이지의 Gm(상호컨덕턴스)의 변화를 추적함으로써, 레일-레일 비교기는 입력 공통 모드 전압에 민감하지 않게 된다. 2 스테이지 레일-레일 비교기는 제2 스테이지에 히스테리시스를 가산하기 위해 사용될 수 있다. 2 스테이지 레일-레일 비교기의 제1 스테이지는 실질적으로 단일 이득으로 동작한다. 2 스테이지 레일-레일 비교기의 제2 스테이지는 히스테리시스를 갖는 지속적인 고 이득 증폭기로 동작한다. 제2 스테이지 히스테리시스가 제1 스테이지에서의 입력 공통 모드 전압으로 민감하지 않게 하기 위해, 추가적인 회로는 제1 스테이지의 Gm(상호컨덕턴스) 변화를 추적한다. 이로 인해, 모든 입력 전압 값들에 걸쳐, 프로그램가능한 히스테리시스를 정확하게 생성하는 것을 더 용이하게 할 수 있다.

Description

동적 범위가 넓은 레일-레일 비교기를 위한 오프셋 교정 및 정밀 히스테리시스{OFFSET CALIBRATION AND PRECISION HYSTERESIS FOR A RAIL-RAIL COMPARATOR WITH LARGE DYNAMIC RANGE}
본 발명은 레일-레일 비교기들에 관한 것으로, 특히 동적 범위가 넓은 레일-레일 비교기를 위한 오프셋 교정 및 정밀 히스테리시스에 관한 것이다.
레일-레일 비교기 입력 스테이지는 개별적으로 오프셋이 교정되어야 하는 2가지 타입의 차동 쌍들을 갖는다. 이 요구 조건은, 레일-레일 비교기 입력 스테이지의 Gm(상호컨덕턴스)이 입력 공통 모드 전압들에 의해 변하기 때문에, 레일-레일 비교기로의 정밀 히스테리시스의 추가를 복잡하게 한다. 히스테리시스 전압이 변수가 되기 때문에, 특히 입력 공통 모드 전압이 전압 레일들의 중간에 가까우면, 히스테리시스는 어느 한쪽 레일 근처의 값, 예를 들면 Vdd 또는 공통(그라운드)의 절반값이 된다.
레일-레일 비교기 입력 스테이지의 Gm(상호컨덕턴스)의 변화를 추적하고, 또한 히스테리시스 전압을 생성함에 있어 정보를 사용함으로써, 상술한 문제점은 해결되고, 또 다른 장점을 얻을 수 있다. 본 발명의 개시에 의하면, 2-스테이지 접근은 제2 스테이지로 히스테리시스를 추가하기 위해 사용될 수 있다. 레일-레일 비교기의 제1 스테이지는 실질적으로 단일 이득으로 동작한다. 레일-레일 비교기의 제2 스테이지는 히스테리시스를 갖는 지속적인 고 이득 증폭기로 동작한다. 제2 스테이지 히스테리시스가 제1 스테이지에서의 입력 공통 모드 전압에 민감하지 않게 하기 위해, 추가적인 회로는 제1 스테이지의 Gm(상호컨덕턴스) 변화를 추적한다. 또한, 이로 인해, 모든 입력 전압 값들에 걸쳐, 정확한 프로그램가능 히스테리시스를 더 용이하게 생성하게 된다.
본 발명의 특정 실시예에 따른 레일-레일 비교기는, 차동 입력단들, 차동 출력단들 및 공통 모드 입력 오프셋 교정을 구비하는 제1 스테이지 차동 증폭기; 상기 제1 스테이지 차동 증폭기의 상기 차동 출력단들에 연결된 차동 입력단들과, 상기 제1 스테이지 차동 증폭기의 차동 입력단에서의 차동 전압 값에 따라 제1 및 제2 로직 레벨들을 공급하기 위한 디지털 출력단을 구비한 제2 스테이지 차동 증폭기; 상기 제1 스테이지 차동 증폭기에 연결된 공통 모드 전압 추적 회로; 및 상기 제2 스테이지 차동 증폭기와 상기 공통 모드 전압 추적 회로에 연결된 히스테리시스 제어 회로를 포함하고, 상기 히스테리시스 제어 회로는 상기 제1 스테이지 차동 증폭기의 상기 차동 입력단들에서의 공통 모드 전압과 독립적으로 상기 제2 스테이지 차동 증폭기의 히스테리시스를 제어한다.
본 발명의 또 하나의 특정 실시예에 따른 레일-레일 비교기는, 차동 입력단들, 상기 차동 입력단에서의 차동 전압 값에 따라 제1 및 제2 로직 레벨들을 공급하기 위한 디지털 출력단, 및 공통 모드 입력 오프셋 교정을 구비하는 차동 증폭기; 상기 차동 증폭기에 연결된 공통 모드 전압 추적 회로; 및 상기 차동 증폭기와 상기 공통 모드 전압 추적 회로에 연결된 히스테리시스 제어 회로를 포함하고, 상기 히스테리시스 제어 회로는 상기 차동 증폭기의 상기 차동 입력단들에서의 공통 모드 전압과 독립적으로 상기 차동 증폭기의 히스테리시스를 제어한다.
본 발명이 바람직한 실시예를 참조하여 특별히 도시되고 설명되었지만, 이러한 참조는 본 발명의 한정을 내포하지 않고 이러한 한정을 의미하지도 않는다. 개시된 본 발명은 이 기술분야의 당업자에 의해 형태와 기능에 있어서 수정물, 대체물, 및 등가물이 고려될 수 있다. 본 발명의 도시되고 설명된 실시예들은 단지 예로서, 본 발명의 범위를 한정하지 않는다.
첨부한 도면과 관련된 다음의 설명을 참조하면, 본 발명을 보다 완전하게 이해할 수 있다.
도 1은 본 발명의 특정 실시예에 따른 2 스테이지 레일-레일 비교기의 블록도를 도시한 도면이다.
도 2는 도 1의 2 스테이지 레일-레일 비교기의 제1 스테이지를 보다 상세하게 도시한 도면이다.
도 3은 도 1의 2 스테이지 레일-레일 비교기의 제2 스테이지 및 히스테리시스 제어를 보다 상세하게 도시한 도면이다.
도 4는 도 1의 2 스테이지 레일-레일 비교기의 공통 모드 전압 추적 회로를 보다 상세하게 도시한 도면이다.
도 5는 본 발명의 또 하나의 특정 실시예에 따른 단일 스테이지 레일-레일 비교기의 블록도를 도시한 도면이다.
도 6 및 7은 도 5의 단일 스테이지 레일-레일 비교기의 단일 차동 입력 스테이지, 공통 모드 전압 추적 회로 및 히시테리시스 제어를 보다 상세하게 도시한 도면이다.
본 발명은 다양한 수정물 및 대체 형태가 가능하지만, 바람직한 실시예들이 도면에 도시되고 여기에 상세히 설명되었다. 하지만, 바람직한 실시예들의 설명은 본 발명을 여기에 개시된 바람직한 형태로 한정하려는 것이 아니며, 오히려 반대로, 본 발명은 첨부한 청구범위에 의해 한정된 모든 수정물 및 등가물을 포함하려 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소는 동일한 번호로 나타내고, 유사한 구성요소는 소문자를 달리하여 동일한 번호로 나타낸다.
도 1은 본 발명의 특정 실시예에 따른 2 스테이지 레일-레일 비교기의 블록도를 도시한 도면이다. 2 스테이지 레일-레일(rail-rail) 비교기(100)는, 제1 스테이지(102), 제2 스테이지(104), 공통 모드 전압 추적 회로(106) 및 히스테리시스 제어 회로(108)를 포함한다. 제1 스테이지(102)는 다이오드 연결 부하들(diode connected loads)로의 전류를 공급하는 차동 입력 쌍들(도 2 참조)에 연결된 차동 입력들(114)을 갖는다. 제2 스테이지(104)는 제1 스테이지(102)로부터 차동 출력 신호(Out 1 및 Out 2)를 수신하고, 이 출력 신호를 인버터 게이트(110)를 구동할 수 있을 정도로 증폭하며, 인버터 게이트(110)는 차례로 인버터 게이트(112)를 구동한다. 오프셋 교정은 제1 스테이지(102)의 N 채널과 P 채널 차동 쌍들의 각각에(도 2 참조) 소스 변성(degeneration) 레지스터 래더로서 구현된다. 테일(tail) 전류는 멀티플렉서 내의 스위치들의 직렬 저항이 오프셋 교정들에 영향을 미치지 않도록 멀티플렉서를 통해 얻어진다. 히스테리시스는 테일 전류의 일부를 제2 스테이지(104)의 차동 쌍으로의 포지티브 피드백 전류로서 가산함으로써, 제2 스테이지(104)에 구현된다. 동일 전류가 인버터 게이트들(110, 112)의 로직 상태들에 따라(제2 스테이지(104)의 출력 로직 상태에 따라) 멀티플렉서를 통해 라우팅되므로, 히스테리시스의 대칭은 보증된다. 히스테리시스 전류는 공통 모드 전압 추적 회로(106)로 제1 스테이지(102)의 Gm(상호컨덕턴스) 변동을 추적한다. 이로 인해, 제2 스테이지(104)의 히스테리시스는 차동 입력들(114)에서의 입력 공통 모드 전압의 값에 민감하지 않게 된다.
도 2는 도 1의 2 스테이지 레일-레일 비교기의 제1 스테이지를 보다 상세하게 도시한 도면이다. 제1 스테이지(102)는 입력 공통 모드 전압 범위의 하위 절반(lower half)에서 동작하는 P 채널 트랜지스터들(예를 들면 금속 산화물 반도체(MOS) 트랜지스터들(220, 222)과, 입력 공통 모드 전압 범위의 상위 절반(upper half)에서 동작하는 N 채널 트랜지스터들(예를 들면 금속 산화물 반도체(MOS) 트랜지스터들(224, 226)을 구비한 저-이득(예를 들면 단일 이득) 스테이지를 포함한다. P 채널 트랜지스터들(220, 222)과 N 채널 트랜지스터들(224, 226)의 쌍들이 모두 동작하는 오버랩 영역이 있다.
오프셋 교정들은 P 채널 트랜지스터들(220, 222)의 소스들 사이의 조절가능한 레지스터 네트워크(228)와, N 채널 트랜지스터들(224, 226)의 소스들 사이의 조절가능한 레지스터 네트워크(230)를 이용하여 구현된다. 조절가능한 레지스터 네트워크(228)는 한 쌍의 P 채널 트랜지스터들(220, 222)을 위해 이용되고, 또한 조절가능한 레지스터 네트워크(230)는 한 쌍의 N 채널 트랜지스터들(224, 226)을 위해 이용되므로, 조절가능한 레지스터 네트워크들(228, 230)의 각각은 독립적으로 입력 쌍들(P 채널 트랜지스터들(220, 222)과 N 채널 트랜지스터들(224, 226))로부터의 오프셋 기여를 제로로 감소시킬(zero-out) 것이다. 그러므로, 오프셋 전압의 공통 모드 종속성은 그들 사이의 어떤 에러들 또는 상호 작용 없이 보정될 수 있다. 전류원(232)은 한 쌍의 P 채널 트랜지스터들(220, 222)과 결합하여 사용되고, 전류원(234)은 N 채널 트랜지스터들(224, 226))과 결합하여 사용된다.
도 3은 도 1의 2 스테이지 레일-레일 비교기의 제2 스테이지 및 히스테리시스 제어를 보다 상세하게 도시한 도면이다. 제2 스테이지(104)는 입력 쌍 N 채널 트랜지스터들, 예를 들면 금속 산화물 반도체(MOS) 반도체들(378, 380)과 단일 엔디드(single ended) 출력 P 채널 트랜지스터들(378, 380)로의 차동 입력을 포함한다. 히스테리시스는 N 채널 트랜지스터(420)에 의해 이 제2 스테이지(104)에 가산되는데, N 채널 트랜지스터(420)는 히스테리시스 전류 Ihyst를, 멀티플렉서로 구성되어 인버터 게이트들(110, 112)의 출력 상태들에 의해 제어되는 스위치(422) 또는 스위치(424) 중 어느 하나를 통해 제2 스테이지(104)로 주입한다. 히스테리시스 전류 Ihyst는 도 4에 도시된 회로로부터 나오는 테일 전류 I의 일부 미러 영상이다.
도 4는 도 1의 2 스테이지 레일-레일 비교기의 공통 모드 전압 추적 회로를 보다 상세하게 도시한 도면이다. 공통 모드 전압 추적 회로(106)는 하나의 차동 입력 쌍으로서의 P 채널 트랜지스터들(408, 410)과, 제2 차동 입력 쌍으로서의 N 채널 트랜지스터들(412, 414)을 포함한다. 이들 두 개의 차동 입력 쌍들은 각각 P 채널 트랜지스터들(220, 222)과 N 채널 트랜지스터들(224, 226)의 입력 쌍들의 동작을 복제한다. 공통 모드 전압 추적 회로(106)는 도 3에 도시된 히스테리시스 제어 회로(108)로 독립적인 전류 생성을 제공한다. 히스테리시스 제어 회로(108)는 제2 스테이지(104)의 차동 입력 쌍(N 채널 트랜지스터들(378, 380))으로의 포지티브 피드백 전류로 I2를 이용한다. 따라서 히스테리시스 전류 Ihyst는, 제1 스테이지(102)의 공통 모드 입력 쌍들(P 채널 트랜지스터들(220, 222)과 N 채널 트랜지스터들(224, 226))의 공통 모드 추적 전류 I1 + I2로, 입력 스테이지(102) Gm(상호컨덕턴스)를 추적한다.
도 5는 본 발명의 또 하나의 특정 실시예에 따른 단일 스테이지 레일-레일 비교기의 블록도를 도시한 도면이다. 단일 스테이지 레일-레일 비교기(500)는 차동 입력 단일 스테이지(502), 공통 모드 전압 추적 회로(506) 및 히스테리시스 제어 회로(508)를 포함한다.
도 6 및 7은 도 5의 단일 스테이지 레일-레일 비교기의 단일 차동 입력 스테이지, 공통 모드 전압 추적 회로 및 히시테리시스 제어를 보다 상세하게 도시한 도면이다. 차동 입력 단일 스테이지(502)는 입력 공통 모드 전압 범위의 하위 절반에서 동작하는 P 채널 트랜지스터들(예를 들면 금속 산화물 반도체(MOS) 트랜지스터들(620, 622)과, 입력 공통 모드 전압 범위의 상위 절반에서 동작하는 N 채널 트랜지스터들(예를 들면 금속 산화물 반도체(MOS) 트랜지스터들(624, 626)을 포함한다. P 채널 트랜지스터들(620, 622)과 N 채널 트랜지스터들(624, 626)의 쌍들이 모두 동작하는 오버랩 영역이 있다.
오프셋 교정들은 P 채널 트랜지스터들(620, 622)의 소스들 사이의 조절가능한 레지스터 네트워크(628)와, N 채널 트랜지스터들(624, 626)의 소스들 사이의 조절가능한 레지스터 네트워크(630)로 구현된다. 조절가능한 레지스터 네트워크(628)는 한 쌍의 P 채널 트랜지스터들(620, 622)을 위해 이용되고, 또한 조절가능한 레지스터 네트워크(630)는 한 쌍의 N 채널 트랜지스터들(624, 626)을 위해 이용되므로, 조절가능한 레지스터 네트워크들(628, 630)의 각각은 독립적으로 입력 쌍들(P 채널 트랜지스터들(620, 622)과 N 채널 트랜지스터들(624, 626))로부터의 오프셋 기여를 제로로 감소시킬 것이 것이다. 그러므로, 오프셋 전압의 공통 모드 종속성은 그들 사이의 어떤 에러들 또는 상호 작용 없이 보정될 수 있다. 전류원(632)은 전류 미러 트랜지스터(634)를 통해 한 쌍의 P 채널 트랜지스터들(620, 622)과 결합하여 사용되고, 전류원(634)은 전류 미러 트랜지스터(656)를 통해 N 채널 트랜지스터들(624, 626))과 결합하여 사용된다.
히스테리시스는 히스테리시스 제어 회로(508)에 의해 단일 스테이지(502)에 가산된다. 히스테리시스 제어 회로(508)는 차동 입력 쌍 P 채널 트랜지스터들(638, 640), 차동 입력 쌍 N 채널 트랜지스터(650, 652), 멀티플렉서 스위치들(642-648) 및 전류 미러 트랜지스터(654)를 포함한다. 전류 미러 트랜지스터(654)는, 앞에서 설명한 2 스테이지 비교기(100)의 동작과 유사하게, 트랜지스터(656)를 통과하는 테일 전류를 따라간다.

Claims (12)

  1. 차동 입력부들, 차동 출력부들 및 공통 모드 입력 오프셋 교정부를 구비하는 제1 스테이지 차동 증폭기;
    상기 제1 스테이지 차동 증폭기의 상기 차동 출력부들에 결합된 차동 입력부들과, 상기 제1 스테이지 차동 증폭기의 상기 차동 입력부에서의 차동 전압 값에 따라 제1 및 제2 로직 레벨들을 공급하기 위한 디지털 출력부를 구비한 제2 스테이지 차동 증폭기;
    상기 제1 스테이지 차동 증폭기에 결합된 공통 모드 전압 추적 회로; 및
    상기 제2 스테이지 차동 증폭기와 상기 공통 모드 전압 추적 회로에 결합된 히스테리시스 제어 회로를 포함하고,
    상기 공통 모드 전압 추적 회로는 상기 제1 스테이지 차동 증폭기의 테일 전류의 일부를 상기 히스테리시스 제어 회로에 공급하고, 이에 의해 상기 히스테리시스 제어 회로는 상기 제1 스테이지 차동 증폭기의 상호컨덕턴스를 추적하여 상기 제2 스테이지 차동 증폭기의 독립적인 히스테리시스를 제어하는 레일-레일 비교기.
  2. 제1항에 있어서,
    상기 제1 스테이지 차동 증폭기는 P 채널 트랜지스터 쌍과 N 채널 트랜지스터 쌍을 포함하고,
    상기 P 채널 트랜지스터 쌍과 상기 N 채널 트랜지스터 쌍은 독립적인 공통 모드 입력 오프셋 교정 조절부들을 구비하는 레일-레일 비교기.
  3. 제2항에 있어서,
    상기 독립적인 공통 모드 입력 오프셋 교정 조절부들은, 상기 P 채널 트랜지스터 쌍의 소스들 사이에 연결된 제1 오프셋 교정 포텐셔미터와, 상기 N 채널 트랜지스터 쌍의 소스들 사이에 연결된 제2 오프셋 교정 포텐셔미터를 포함하는 레일-레일 비교기.
  4. 삭제
  5. 제1항에 있어서,
    상기 히스테리시스 제어 회로는 상기 테일 전류의 일부를 상기 제2 스테이지 차동 증폭기의 차동 입력 트랜지스터 쌍에의 포지티브 피드백 전류로서 사용하는 레일-레일 비교기.
  6. 제5항에 있어서,
    상기 테일 전류의 일부는 한 쌍의 멀티플렉서 스위치들을 통해 상기 제2 스테이지 차동 증폭기에 공급되고, 상기 한 쌍의 멀티플렉서 스위치들은 상기 제2 스테이지 차동 증폭기의 출력 로직 상태에 의해 제어되는 레일-레일 비교기.
  7. 차동 입력부들, 상기 차동 입력부에서의 차동 전압 값에 따라 제1 및 제2 로직 레벨들을 공급하기 위한 디지털 출력부, 및 공통 모드 입력 오프셋 교정부를 구비하는 차동 증폭기;
    상기 차동 증폭기에 결합된 공통 모드 전압 추적 회로; 및
    상기 차동 증폭기와 상기 공통 모드 전압 추적 회로에 결합된 히스테리시스 제어 회로를 포함하고,
    상기 공통 모드 전압 추적 회로는 상기 차동 증폭기의 테일 전류의 일부를 상기 히스테리시스 제어 회로에 공급하고, 이에 의해 상기 히스테리시스 제어 회로는 상기 차동 증폭기의 상호컨덕턴스를 추적하여 상기 차동 증폭기의 독립적인 히스테리시스를 제어하는 레일-레일 비교기.
  8. 제7항에 있어서,
    상기 차동 증폭기는 P 채널 트랜지스터 쌍과 N 채널 트랜지스터 쌍을 포함하고,
    상기 P 채널 트랜지스터 쌍과 상기 N 채널 트랜지스터 쌍은 독립적인 공통 모드 입력 오프셋 교정 조절부들을 구비하는 레일-레일 비교기.
  9. 제8항에 있어서,
    상기 독립적인 공통 모드 입력 오프셋 교정 조절부들은, 상기 P 채널 트랜지스터 쌍의 소스들 사이에 연결된 제1 오프셋 교정 포텐셔미터와, 상기 N 채널 트랜지스터 쌍의 소스들 사이에 연결된 제2 오프셋 교정 포텐셔미터를 포함하는 레일-레일 비교기.
  10. 삭제
  11. 제7항에 있어서,
    상기 히스테리시스 제어 회로는 상기 테일 전류의 일부를 상기 차동 증폭기의 또 하나의 차동 입력 트랜지스터 쌍에의 포지티브 피드백 전류로서 사용하는 레일-레일 비교기.
  12. 제11항에 있어서,
    상기 테일 전류의 일부는 멀티플렉서 스위치들의 쌍들을 통해 상기 차동 증폭기에 공급되고, 상기 멀티플렉서 스위치들의 쌍들은 상기 차동 증폭기의 출력 로직 상태에 의해 제어되는 레일-레일 비교기.
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