CN105763177B - 一种迟滞比较器 - Google Patents

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Abstract

本发明公开了一种迟滞比较器，包括两级运算放大器，用于提供增益；正反馈电路，用于根据其设置参数获取对应的阈值电压；使能控制电路，用于通过输出使能信号控制所述迟滞比较器处于工作状态或静态。该迟滞比较器，在运算放大器的内部引入正反馈电路有利于集成，通过正反馈电路相关参数的调整可以获取不同的阈值电压，使得迟滞比较器具有良好的输出特性。此外，由于加入了使能控制电路，通过使能控制电路的输出信号可以控制迟滞比较器的状态，有利于降低迟滞比较器的功耗。

Description

一种迟滞比较器
技术领域
本发明涉及电子技术领域，特别是涉及一种迟滞比较器。
背景技术
比较器以模拟信号和参考电压作为输入，以只有高低电平的二值数字信号作为输出，可用作模拟电路和数字电路的接口电路。一般比较器在阈值电压附近的噪声影响很大，而迟滞比较器引入了正反馈，在阈值点处产生“迟滞”特性，具有很强的抗干扰能力。现有技术中采用集成运放外部正反馈结构，这种结构不利于电路的集成且具有较高功耗。此外，阈值电压不能够调整，导致具有迟滞特性的输出特性较差。
由此可见，如何调整阈值电压以得到良好的输出特性是本领域技术人员亟待解决的问题。
发明内容
本发明的目的是提供一种迟滞比较器，用于调整阈值电压以得到良好的输出特性。
为解决上述技术问题，本发明提供一种迟滞比较器，包括两级运算放大器，用于提供增益；正反馈电路，用于根据其设置参数获取对应的阈值电压；使能控制电路，用于通过输出使能信号控制所述迟滞比较器处于工作状态或静态；
所述两级运算放大器包括：差分放大电路、第三NMOS和电流源；
所述正反馈电路包括：第一反相器、第二反相器、第五NMOS、第六NMOS；
其中，所述第六NMOS的栅极与所述差分放大电路连接，所述第六NMOS的漏极与所述差分放大电路和所述第三NMOS的栅极连接，所述第六NMOS的源极与所述第五NMOS的漏极连接，所述第五NMOS的源极和所述第三NMOS的源极接地，所述第一反相器的输入端和所述第三NMOS与所述电流源连接，所述第二反相器的输入端与所述第一反相器的输出端连接，所述第二反相器的输出端作为所述迟滞比较器的输出端，并与所述第五NMOS的栅极连接。
优选地，所述差分放大电路具体包括：第一PMOS、第二PMOS、第一NMOS和第二NMOS；
其中，所述第一PMOS的栅极与输入电压端连接，所述第一PMOS的源极和所述第二PMOS的源极与所述电流源连接，所述第一PMOS的漏极与所述第一NMOS的漏极和所述第一NMOS的栅极连接，所述第二PMOS的栅极与参考电压端连接，所述第二PMOS的漏极与所述第二NMOS的漏极和所述第六NMOS的漏极连接，所述第一NMOS的栅极和第二NMOS的栅极连接，并与所述第六NMOS的栅极连接，所述第一NMOS的源极和第二NMOS的源极接地。
优选地，所述正反馈电路还包括第四NMOS；
其中，所述第四NMOS的栅极与所述NMOS漏极连接，并与所述第六NMOS的漏极和所述第三NMOS的栅极连接，所述第四NMOS的源极与所述第三NMOS的漏极和所述第一反相器的输入端连接。
优选地，所述使能控制电路具体包括：第三反相器、第六PMOS、第七NMOS、第八NMOS和第九NMOS；
其中，所述第三反相器的输入端和所述第六PMOS的栅极作为所述使能控制电路的输入端，所述第三反相器的输出端与所述第七NMOS的栅极、所述第八NMOS的栅极、所述第九NMOS的栅极和所述电流源连接，所述第七NMOS的漏极与所述第一NMOS的栅极和第二NMOS的栅极均连接，所述第八NMOS的漏极与所述第四NMOS的栅极，所述第九NMOS的漏极与所述第一反相器的输入端连接，所述第七NMOS的源极、所述第八NMOS的源极、所述第九NMOS的源极接地，所述第六PMOS的源极与电源正端连接，所述第六PMOS的漏极与所述电流源连接。
优选地，所述电流源具体包括第三PMOS、第四PMOS、第五PMOS和第七PMOS；
其中，所述第三PMOS的源极、所述第四PMOS的源极和所述第五PMOS的源极均与所述第六PMOS的源极连接，所述第三PMOS的漏极和所述第三PMOS的栅极连接，并与所述第七PMOS的源极和所述第六PMOS的漏极连接，所述第四PMOS的栅极、所述第三PMOS的栅极和所述第五PMOS的栅极均连接，所述第四PMOS的漏极与所述第一PMOS的源极和所述第二PMOS的源极连接，所述第五PMOS的漏极与所述第一反相器的输入端连接，所述第七PMOS的漏极与偏置电路的输入端连接，所述第七PMOS的栅极与所述第三反相器的输出端连接。
优选地，所述使能控制电路的输入端的输入信号为1时，控制所述迟滞比较器处于工作状态；
所述使能控制电路的输入端的输入信号为0时，控制所述迟滞比较器处于静态。
本发明所提供的迟滞比较器，在运算放大器的内部引入正反馈电路有利于集成，通过正反馈电路相关参数的调整可以获取不同的阈值电压，使得迟滞比较器具有良好的输出特性。此外，由于加入了使能控制电路，通过使能控制电路的输出信号可以控制迟滞比较器的状态，有利于降低迟滞比较器的功耗。
附图说明
为了更清楚地说明本发明实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为实施例一提供的迟滞比较器的结构图；
图2为实施例二提供的迟滞比较器电路图；
图3为本发明提供的图2的等效电路图；
图4为本发明提供的迟滞比较器的电压传输特性示意图；
其中，P1—第一PMOS，P2—第二PMOS，P3—第三PMOS，P4—第四PMOS，P5—第五PMOS，P6—第六PMOS，P7—第七PMOS，N1—第一NMOS，N2—第二NMOS，N3—第三NMOS，N4—第四NMOS，N5—第五NMOS，N6—第六NMOS，N7—第七NMOS，N8—第八，NMOS N9—第九NMOS，INV1—第一反相器，INV2—第二反相器，INV3—第三反相器。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护范围。
本发明的核心是提供一种迟滞比较器。
为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。
实施例一
图1为实施例一提供的迟滞比较器的结构图。如图1所示，迟滞比较器，包括两级运算放大器1，用于提供增益；正反馈电路2，用于根据其设置参数获取对应的阈值电压；使能控制电路3，用于通过输出使能信号控制所述迟滞比较器处于工作状态或静态；
两级运算放大器1包括：差分放大电路、第三NMOS和电流源；
正反馈电路2包括：第一反相器、第二反相器、第五NMOS、第六NMOS；
其中，第六NMOS的栅极与差分放大电路连接，第六NMOS的漏极与差分放大电路和第三NMOS的栅极连接，第六NMOS的源极与第五NMOS的漏极连接，第五NMOS的源极和第三NMOS的源极接地，第一反相器的输入端和第三NMOS与电流源连接，第二反相器的输入端与第一反相器的输出端连接，第二反相器的输出端作为迟滞比较器的输出端，并与第五NMOS的栅极连接。
如图1所示，该迟滞比较器包括三大部分，两级运算放大器1、正反馈电路2和使能控制电路3。在具体实施中，两级运算放大器1提供输出电压，为迟滞比较器提供工作条件。将正反馈电路2引入两级运算放大器1的内部，通过调整正反馈电路2中第五NMOS和第六NMOS的相关参数可以获取不同的阈值电压。因此，在具体实施中，可以根据实际需求，选取参数不同的第五NMOS和第六NMOS，使得阈值电压可以调整以达到迟滞比较器的作用。
由于迟滞比较器通常集成在其它的电路中，为了与其它电路配合，迟滞比较器通常会处于工作状态，导致迟滞比较器中的各个器件处于工作状态，因此功耗较高。可以理解的是，在一些情况下，不需要迟滞比较器工作，那么可以通过本发明中的使能控制电路3来控制迟滞比较器的状态。例如，当使能控制电路3输出一种信号时，迟滞比较器处于工作状态，当使能控制电路3输出另一种信号时，迟滞比较器处于静态，即非工作状态。
本实施例提供的迟滞比较器，在运算放大器的内部引入正反馈电路有利于集成，通过正反馈电路相关参数的调整可以获取不同的阈值电压，使得迟滞比较器具有良好的输出特性。此外，由于加入了使能控制电路，通过使能控制电路的输出信号可以控制迟滞比较器的状态，有利于降低迟滞比较器的功耗。
实施例二
图2为实施例二提供的迟滞比较器电路图。图3为本发明提供的图2的等效电路图。图4为本发明提供的迟滞比较器的电压传输特性示意图。如图2所示，两级运算放大器1的差分放大电路具体包括：第一PMOS、第二PMOS、第一NMOS和第二NMOS；
其中，第一PMOS的栅极与输入电压端Vin连接，第一PMOS的源极和第二PMOS的源极与电流源连接，第一PMOS的漏极与第一NMOS的漏极和第一NMOS的栅极连接，第二PMOS的栅极与参考电压端连接，第二PMOS的漏极与第二NMOS的漏极和第六NMOS的漏极连接，第一NMOS的栅极和第二NMOS的栅极连接，并与第六NMOS的栅极连接，第一NMOS的源极和第二NMOS的源极接地。
作为优选地，正反馈电路2还包括第四NMOS；
其中，第四NMOS的栅极与NMOS漏极连接，并与第六NMOS的漏极和第三NMOS的栅极连接，第四NMOS的源极与第三NMOS的漏极和第一反相器的输入端连接。
作为优选地，使能控制电路3具体包括：第三反相器、第六PMOS、第七NMOS、第八NMOS和第九NMOS；
其中，第三反相器的输入端和第六PMOS的栅极作为使能控制电路的输入端EN，第三反相器的输出端与第七NMOS的栅极、第八NMOS的栅极、第九NMOS的栅极和电流源连接，第七NMOS的漏极与第一NMOS的栅极和第二NMOS的栅极均连接，第八NMOS的漏极与第四NMOS的栅极，第九NMOS的漏极与第一反相器的输入端连接，第七NMOS的源极、第八NMOS的源极、第九NMOS的源极接地，第六PMOS的源极与电源正端连接，第六PMOS的漏极与电流源连接。
作为优选地，电流源具体包括第三PMOS、第四PMOS、第五PMOS和第七PMOS；
其中，第三PMOS的源极、第四PMOS的源极和第五PMOS的源极均与第六PMOS的源极连接，第三PMOS的漏极和第三PMOS的栅极连接，并与第七PMOS的源极和第六PMOS的漏极连接，第四PMOS的栅极、第三PMOS的栅极和第五PMOS的栅极均连接，第四PMOS的漏极与第一PMOS的源极和第二PMOS的源极连接，第五PMOS的漏极与第一反相器的输入端连接，第七PMOS的漏极与偏置电路的输入端连接，第七PMOS的栅极与第三反相器的输出端连接。
以上部分是对于图2的具体连接结构进行描述，下文将迟滞比较器的工作原理进行详细说明。
1)当输入电压端的电压Vin＜参考电压端的电压Vref时，A点为低电平，第三NMOS截止，C点为高电平，D点为高电平，第五NMOS导通；当Vin增大时，I2、I1减小，在IA＞I2+I1时，参考图4，这时的临界电压Vin＝Vref+Vth，A点为高电平，第三NMOS管导通，C、D点为低电平，第五NMOS管截止。
2)当Vin＞Vref时，A点为高电平，第三NMOS管导通，C、D点为低电平，第五NMOS管截止，I1＝0；当Vin减小时，IB增大，在IA＜I2时，参考图4，这时的临界电压Vin＝Vref，A点为低电平，第三NMOS管截止，C、D点为高电平。第四NMOS管的作用为加快临界点的转换速度，在IA升高达到临界时，第四NMOS管导通且处于饱和区，将分走很大一部分IC的电流，使得IA上升的很快，从而加速了C点电位的跳低。现在定量分析迟滞比较器的阈值电压Vth，到达临界点时IA＝I1+I2，I1、I2与IB构成镜像电流的关系，I2＝IB，I1＝mIB(m为第六NMOS与第一、第二NMOS的宽长比比例系数)，可以得到IA＝(m+1)IB。在根据IA、IB的电流方程：
式中，Vs是电路中S点的电压；Vtp是第一PMOS、第二PMOS的阈值电压，一般室温下是常数0.9V；μp是空穴迁移率，为常数，Cox是单位面积的栅氧化层电容，为常数。根据IA与IB的关系可以计算出Vin与Vref的关系，进而得出Vth，从这里也可以看出，调整第六NMOS管的宽长比就可以调整Vth的大小。
作为优选地，使能控制电路的输入端的输入信号为1时，控制迟滞比较器处于工作状态；
使能控制电路的输入端的输入信号为0时，控制迟滞比较器处于静态。
当EN为1时，迟滞比较器处于工作状态，第六PMOS截止，E点为低电平，第七NMOS、第八NMOS、第九NMOS截止，第七PMOS导通，且可通过调整Vm的大小获取需要的偏置电流。
当EN为0时，迟滞比较器处于静态，第六PMOS导通，破坏电流源结构，无偏置电流产生，E点为高电平，第七NMOS、第八NMOS、第九NMOS导通，将各级输出拉低，迟滞比较器的输出稳定为0，避免不定态的发生造成功耗损失。使能控制电路可以稳定迟滞比较器的工作态与静态，并且利于电路的嵌入集成。
由此可见，在使能控制电路3中，第六PMOS控制迟滞比较器处于工作状态或静态；第七NMOS、第八NMOS、第九NMOS使处于静态时的迟滞比较器的状态更加稳定。
以上对本发明所提供的迟滞比较器进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

Claims (6)

1.一种迟滞比较器，其特征在于，包括两级运算放大器，用于提供增益；正反馈电路，用于根据其设置参数获取对应的阈值电压；使能控制电路，用于通过输出使能信号控制所述迟滞比较器处于工作状态或静态；
所述两级运算放大器包括：差分放大电路、第三NMOS和电流源；
所述正反馈电路包括：第一反相器、第二反相器、第五NMOS、第六NMOS；
其中，所述第六NMOS的栅极与所述差分放大电路连接，所述第六NMOS的漏极与所述差分放大电路和所述第三NMOS的栅极连接，所述第六NMOS的源极与所述第五NMOS的漏极连接，所述第五NMOS的源极和所述第三NMOS的源极接地，所述第一反相器的输入端和所述第三NMOS与所述电流源连接，所述第二反相器的输入端与所述第一反相器的输出端连接，所述第二反相器的输出端作为所述迟滞比较器的输出端，并与所述第五NMOS的栅极连接。
2.根据权利要求1所述的迟滞比较器，其特征在于，所述差分放大电路具体包括：第一PMOS、第二PMOS、第一NMOS和第二NMOS；
其中，所述第一PMOS的栅极与输入电压端连接，所述第一PMOS的源极和所述第二PMOS的源极与所述电流源连接，所述第一PMOS的漏极与所述第一NMOS的漏极和所述第一NMOS的栅极连接，所述第二PMOS的栅极与参考电压端连接，所述第二PMOS的漏极与所述第二NMOS的漏极和所述第六NMOS的漏极连接，所述第一NMOS的栅极和第二NMOS的栅极连接，并与所述第六NMOS的栅极连接，所述第一NMOS的源极和第二NMOS的源极接地。
3.根据权利要求2所述的迟滞比较器，其特征在于，所述正反馈电路还包括第四NMOS；
其中，所述第四NMOS的栅极与所述第四NMOS漏极连接，并与所述第六NMOS的漏极和所述第三NMOS的栅极连接，所述第四NMOS的源极与所述第三NMOS的漏极和所述第一反相器的输入端连接。
4.根据权利要求3所述的迟滞比较器，其特征在于，所述使能控制电路具体包括：第三反相器、第六PMOS、第七NMOS、第八NMOS和第九NMOS；
其中，所述第三反相器的输入端和所述第六PMOS的栅极作为所述使能控制电路的输入端，所述第三反相器的输出端与所述第七NMOS的栅极、所述第八NMOS的栅极、所述第九NMOS的栅极和所述电流源连接，所述第七NMOS的漏极与所述第一NMOS的栅极和第二NMOS的栅极均连接，所述第八NMOS的漏极与所述第四NMOS的栅极连接，所述第九NMOS的漏极与所述第一反相器的输入端连接，所述第七NMOS的源极、所述第八NMOS的源极、所述第九NMOS的源极接地，所述第六PMOS的源极与电源正端连接，所述第六PMOS的漏极与所述电流源连接。
5.根据权利要求4所述的迟滞比较器，其特征在于，所述电流源具体包括第三PMOS、第四PMOS、第五PMOS和第七PMOS；
其中，所述第三PMOS的源极、所述第四PMOS的源极和所述第五PMOS的源极均与所述第六PMOS的源极连接，所述第三PMOS的漏极和所述第三PMOS的栅极连接，并与所述第七PMOS的源极和所述第六PMOS的漏极连接，所述第四PMOS的栅极、所述第三PMOS的栅极和所述第五PMOS的栅极均连接，所述第四PMOS的漏极与所述第一PMOS的源极和所述第二PMOS的源极连接，所述第五PMOS的漏极与所述第一反相器的输入端连接，所述第七PMOS的漏极与偏置电路的输入端连接，所述第七PMOS的栅极与所述第三反相器的输出端连接。
6.根据权利要求1或5所述的迟滞比较器，其特征在于，所述使能控制电路的输入端的输入信号为1时，控制所述迟滞比较器处于工作状态；
所述使能控制电路的输入端的输入信号为0时，控制所述迟滞比较器处于静态。
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