JP5543059B2 - 差動増幅回路 - Google Patents
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Description
1)V(OUTb)とV(OUT)が等しい時、即ちトランジスタM3とトランジスタM4のドレイン電圧が等しい時にオフセット電圧はゼロになる。
2)上記以外の条件では、有限のrds4(即ち有限のゲインrds4・gm2)では、オフセットをゼロにする事はできない。
図1は、本発明の差動増幅回路の基本的構成を示すブロック図であり、図2は、図1の差動増幅回路の具体的構成例(第1の実施の形態)で構成したボルテージフォロワ回路を示す回路図である。
図4は本発明の第2の実施の形態の差動増幅回路を用いて構成したボルテージフォロワ回路の例を示している。第1の実施の形態の場合には、予め目標電圧が与えられている場合に適しているが、図4の場合は、比較的広い範囲で任意の電圧に対してオフセットを抑制する事が可能である。なお、図4において、図2と同一の構成には同一の参照符号を付けている。
図7は、本発明の第3の実施の形態の差動増幅回路を用いて構成したボルテージフォロワ回路の例を示している。図2の第1の実施の形態の抵抗R2をNチャネルMOSトランジスタM11で置き換え、そのゲート電圧を出力電圧V(OUT)に応じて制御する事で(より詳細には出力電圧V(OUT)と接点OUTbの電圧V(OUTb)の電位差を無くすように制御する事で)、任意の目標電圧に対応できるようにしたものである。トランジスタM11のゲート電圧制御手段として差動増幅回路A1を設け、その正入力端子を出力端子OUTに、負入力端子を接点OUTbに接続している。この回路の場合、トランジスタM11は可変抵抗素子というよりは、ソースフォロワ回路として動作する事になる。即ち、トランジスタM11のゲート電位は、トランジスタM11のゲート・ソース間電圧をVGS11とすると、V(OUT)+VGS11であり、このVGS11は抵抗R1の電圧降下R1・I3がトランジスタM3のゲート・ソース間電圧VGS3になるように決まる。このVGS3とVGS11はV(OUT)にはあまり依存しないので、ほぼ一定と見做す事ができるので、トランジスタM11はソースフォロワ回路として動作する事が分かる。トランジスタM11と差動増幅回路A1によって、接点OUTbと出力端子OUTは等しい電圧に制御されるので、式1に従ってオフセット電圧がゼロになる。
図8は、本発明の第4の実施の形態の差動増幅回路を用いて構成したボルテージフォロワ回路の例を示している。図7のゲート電圧制御手段である差動増幅回路A1を抵抗R3とNチャネルMOSトランジスタM12で置き換えた構成になっている。すなわち、差動増幅回路A1を無くし、一端が電源VDDに接続され他端がトランジスタM12のドレインに接続された抵抗R3と、ゲートがドレインおよびトランジスタM11のゲートに接続されソースが出力端子OUTに接続されたトランジスタM12を設けている。
図10は、本発明の第5の実施の形態の差動増幅回路を用いて構成したボルテージフォロワ回路の例を示している。図8の抵抗R1とR3をPチャネルMOSトランジスタM13、M14に置き換えたものである。すなわち、抵抗R1とR3を無くし、ソースを電源VDDにドレインをトランジスタM11のドレインに接続したトランジスタM13と、ソースを電源VDDにドレインをトランジスタM12のドレインに接続したトランジスタM14を設けている。抵抗よりもMOSトランジスタで抵抗手段を代替したほうが面積の節約ができる場合に有効である。
これまでの説明で既に明らかであるように、上記の各実施の形態は、図1の出力端子OUTと接点OUTbの電位を等しくする事により、差動増幅回路の入力オフセット電圧を抑制する事が可能である。
2 定電流源回路
3 カレントミラー負荷回路
4 バイアス発生回路
M3、M4、M5、M9、M10、M13、M14 PチャネルMOSトランジスタ
M0、M1、M2、M6、M7、M8、M11、M12 NチャネルMOSトランジスタ
R1、R2、R3 抵抗
A1、DA1 差動増幅回路
Claims (6)
- 1対のNチャネルMOSトランジスタからなり、各トランジスタのゲートに差動入力信号端子を接続し、各トランジスタのソースが互いに接続された差動トランジスタ対と、
差動トランジスタ対のソースと接地との間に接続された定電流源回路と、
1対のPチャネルMOSトランジスタからなり、各トランジスタのゲートが互いに接続され、各トランジスタのソースが電源に接続され、各トランジスタのドレインが差動トランジスタ対の各トランジスタの各ドレインにそれぞれ接続されたカレントミラー負荷回路と、
カレントミラー負荷回路の各トランジスタの各ドレインの一方の電位と他方の電位を等しくするように、各トランジスタのゲートバイアスおよびドレインバイアスを発生するバイアス発生回路とを備え、
前記バイアス発生回路が、
前記カレントミラー負荷回路の各トランジスタのゲートと電源の間に接続された第1の抵抗と、
前記カレントミラー負荷回路の一方のトランジスタのドレインとゲートの間に接続された第2の抵抗素子と
からなることを特徴とする差動増幅回路。 - 1対のNチャネルMOSトランジスタからなり、各トランジスタのゲートに差動入力信号端子を接続し、各トランジスタのソースが互いに接続された差動トランジスタ対と、
差動トランジスタ対のソースと接地との間に接続された定電流源回路と、
1対のPチャネルMOSトランジスタからなり、各トランジスタのゲートが互いに接続され、各トランジスタのソースが電源に接続され、各トランジスタのドレインが差動トランジスタ対の各トランジスタの各ドレインにそれぞれ接続されたカレントミラー負荷回路と、
カレントミラー負荷回路の各トランジスタの各ドレインの一方の電位と他方の電位を等しくするように、各トランジスタのゲートバイアスおよびドレインバイアスを発生するバイアス発生回路とを備え、
前記バイアス発生回路が、
前記カレントミラー負荷回路の各トランジスタのゲートと電源の間に接続されたPチャネルMOSトランジスタと、
前記カレントミラー負荷回路の一方のトランジスタのドレインとゲートの間に接続された抵抗素子と、
そのPチャネルMOSトランジスタのゲートに出力が接続されたバイアス制御用の差動増幅回路であって、その負入力端子が前記カレントミラー負荷の一方のトランジスタのドレインに接続され、正入力端子が他方のトランジスタのドレインに接続されたものと
からなることを特徴とする差動増幅回路。 - 1対のNチャネルMOSトランジスタからなり、各トランジスタのゲートに差動入力信号端子を接続し、各トランジスタのソースが互いに接続された差動トランジスタ対と、
差動トランジスタ対のソースと接地との間に接続された定電流源回路と、
1対のPチャネルMOSトランジスタからなり、各トランジスタのゲートが互いに接続され、各トランジスタのソースが電源に接続され、各トランジスタのドレインが差動トランジスタ対の各トランジスタの各ドレインにそれぞれ接続されたカレントミラー負荷回路と、
カレントミラー負荷回路の各トランジスタの各ドレインの一方の電位と他方の電位を等しくするように、各トランジスタのゲートバイアスおよびドレインバイアスを発生するバイアス発生回路とを備え、
前記バイアス発生回路が、
前記カレントミラー負荷回路の各トランジスタのゲートと電源の間に接続された抵抗素子と、
前記カレントミラー負荷回路の一方のトランジスタのドレインとゲートの間に接続されたNチャネルMOSトランジスタと、
そのNチャネルMOSトランジスタのゲートに出力が接続されたバイアス制御用の差動増幅回路であって、その負入力端子が前記カレントミラー負荷の一方のトランジスタのドレインに接続され、正入力端子が他方のトランジスタのドレインに接続されたものと
からなることを特徴とする差動増幅回路。 - 1対のNチャネルMOSトランジスタからなり、各トランジスタのゲートに差動入力信号端子を接続し、各トランジスタのソースが互いに接続された差動トランジスタ対と、
差動トランジスタ対のソースと接地との間に接続された定電流源回路と、
1対のPチャネルMOSトランジスタからなり、各トランジスタのゲートが互いに接続され、各トランジスタのソースが電源に接続され、各トランジスタのドレインが差動トランジスタ対の各トランジスタの各ドレインにそれぞれ接続されたカレントミラー負荷回路と、
カレントミラー負荷回路の各トランジスタの各ドレインの一方の電位と他方の電位を等しくするように、各トランジスタのゲートバイアスおよびドレインバイアスを発生するバイアス発生回路とを備え、
前記バイアス発生回路が、
前記カレントミラー負荷回路の各トランジスタのゲートと電源の間に接続された第1の抵抗素子と、
前記カレントミラー負荷回路の一方のトランジスタのドレインとゲートの間に接続された第1のNチャネルMOSトランジスタと、
前記カレントミラー負荷回路の他方のトランジスタのドレインにソースを接続され、ゲートとドレインが第1のNチャネルMOSトランジスタのゲートに接続された第2のNチャネルMOSトランジスタと
電源と第2のNチャネルMOSのゲートの間に接続された第2の抵抗素子と
からなることを特徴とする差動増幅回路。 - 前記第1の抵抗素子と第2の抵抗素子を各々MOSトランジスタで置き換えた
ことを特徴とする請求項4に記載の差動増幅回路。 - 前記差動入力信号端子の一方と、前記カレントミラー負荷回路の一方のトランジスタのドレインとを接続することでボルテージフォロワ回路を形成している
ことを特徴とする請求項1〜5のいずれか1項に記載の差動増幅回路。
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