JPH0514075A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH0514075A JPH0514075A JP3165453A JP16545391A JPH0514075A JP H0514075 A JPH0514075 A JP H0514075A JP 3165453 A JP3165453 A JP 3165453A JP 16545391 A JP16545391 A JP 16545391A JP H0514075 A JPH0514075 A JP H0514075A
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- transistors
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- voltage
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Abstract
(57)【要約】
【目的】 アーリー効果の影響を受けず、入力信号電圧
が零であるときの出力電流が零に近く、オフセット電圧
の少ない差動増幅回路を実現する。 【構成】 差動増幅回路を構成するトランジスタ１,２
と、カレントミラー回路を構成するトランジスタ３，４
とをそれぞれ直列に接続する。それらのコレクタ接続点
の電位を定電圧源１１，１０によるバイアス電圧で同電
位とする。これにより、入力端子３，４への入力信号電
圧が等しいとき、トランジスタ３，４のコレクタ・エミ
ッタ電圧に差があっても、コレクタ電流が実質的に等し
くなり、出力端子１５のオフセット電圧がほぼ零とな
る。
が零であるときの出力電流が零に近く、オフセット電圧
の少ない差動増幅回路を実現する。 【構成】 差動増幅回路を構成するトランジスタ１,２
と、カレントミラー回路を構成するトランジスタ３，４
とをそれぞれ直列に接続する。それらのコレクタ接続点
の電位を定電圧源１１，１０によるバイアス電圧で同電
位とする。これにより、入力端子３，４への入力信号電
圧が等しいとき、トランジスタ３，４のコレクタ・エミ
ッタ電圧に差があっても、コレクタ電流が実質的に等し
くなり、出力端子１５のオフセット電圧がほぼ零とな
る。
Description
【０００１】
【産業上の利用分野】本発明は入力信号電圧が零である
ときの出力電流が零に近く、オフセット電圧の少ない差
動増幅回路に関するものである。
ときの出力電流が零に近く、オフセット電圧の少ない差
動増幅回路に関するものである。
【０００２】
【従来の技術】一般に差動増幅回路では、入力信号電圧
が零であるときに出力電流が零になるようにし、入力段
差動トランジスタの各コレクタ電流の差分を得て、出力
電流とすることが多い。このための手段として、入力段
差動トランジスタの一方のコレクタ電流を、カレントミ
ラー回路を通して、もう一方のコレクタに逆相で加える
構成とすることが多い。この場合、入力信号電圧が零で
あるときの、入力段差動トランジスタの各コレクタ電流
比が１に近く、さらに、カレントミラー回路の入出力電
流比すなわちミラー比が１に近いほど、出力電流は零に
近くなる。従来、トランジスタを用いて構成された差動
増幅回路では、入力信号電圧が零であるときの出力電流
を零に近づけるために、種々の回路方式が考えられてき
た。
が零であるときに出力電流が零になるようにし、入力段
差動トランジスタの各コレクタ電流の差分を得て、出力
電流とすることが多い。このための手段として、入力段
差動トランジスタの一方のコレクタ電流を、カレントミ
ラー回路を通して、もう一方のコレクタに逆相で加える
構成とすることが多い。この場合、入力信号電圧が零で
あるときの、入力段差動トランジスタの各コレクタ電流
比が１に近く、さらに、カレントミラー回路の入出力電
流比すなわちミラー比が１に近いほど、出力電流は零に
近くなる。従来、トランジスタを用いて構成された差動
増幅回路では、入力信号電圧が零であるときの出力電流
を零に近づけるために、種々の回路方式が考えられてき
た。
【０００３】図２に従来例の構成を示す。図において、
２１，２２は差動段を構成するトランジスタで、ベース
がそれぞれ入力端子２３，２４に接続されている。２５
および２６と２７とはカレントミラー回路を構成するト
ランジスタ、２８はトランジスタ２２，２６のコレクタ
に接続された差動増幅回路の出力負荷抵抗、２９は出力
段にバイアスを与えるための定電圧源、３０はトランジ
スタ２１，２２のエミッタと負側電源端子３１との間に
接続された、たとえばトランジスタ構成の定電流源、３
２は正側電源端子、３３は出力端子である。
２１，２２は差動段を構成するトランジスタで、ベース
がそれぞれ入力端子２３，２４に接続されている。２５
および２６と２７とはカレントミラー回路を構成するト
ランジスタ、２８はトランジスタ２２，２６のコレクタ
に接続された差動増幅回路の出力負荷抵抗、２９は出力
段にバイアスを与えるための定電圧源、３０はトランジ
スタ２１，２２のエミッタと負側電源端子３１との間に
接続された、たとえばトランジスタ構成の定電流源、３
２は正側電源端子、３３は出力端子である。
【０００４】以上のように構成された差動増幅回路につ
いて、以下その動作を説明する。トランジスタ２１，２
２は入力段差動トランジスタ対であり、第１の入力端子
２１と第２の入力端子２２との間の電圧信号を両コレク
タでの差の電流信号に変換する。トランジスタ２５，２
６はカレントミラー回路を構成しており、トランジスタ
２１のコレクタ電流にほぼ等しい電流がカレントミラー
回路を介してトランジスタ２６のコレクタより出力す
る。トランジスタ２２，２６のコレクタ電流はそのコレ
クタの接続点である出力端子３３において引算され、そ
の差分が出力負荷抵抗２８に流れて出力信号電圧として
得られる。トランジスタ２７は、ベース・エミッタ間電
圧を介して、トランジスタ２５，２６のベース電圧をト
ランジスタ２１，２５のコレクタに伝達することによ
り、カレントミラー回路のミラー比のベース電流による
影響を減らしている。
いて、以下その動作を説明する。トランジスタ２１，２
２は入力段差動トランジスタ対であり、第１の入力端子
２１と第２の入力端子２２との間の電圧信号を両コレク
タでの差の電流信号に変換する。トランジスタ２５，２
６はカレントミラー回路を構成しており、トランジスタ
２１のコレクタ電流にほぼ等しい電流がカレントミラー
回路を介してトランジスタ２６のコレクタより出力す
る。トランジスタ２２，２６のコレクタ電流はそのコレ
クタの接続点である出力端子３３において引算され、そ
の差分が出力負荷抵抗２８に流れて出力信号電圧として
得られる。トランジスタ２７は、ベース・エミッタ間電
圧を介して、トランジスタ２５，２６のベース電圧をト
ランジスタ２１，２５のコレクタに伝達することによ
り、カレントミラー回路のミラー比のベース電流による
影響を減らしている。
【０００５】ところで、トランジスタ２５のエミッタ・
コレクタ間の電圧をＶCE25，回路を活性状態にするため
のベース・エミッタ間の電圧をＶBEとすると、これら電
圧の関係は ＶCE25＝２ＶBE …………… （１） となる。一方、トランジスタ２６のエミッタ・コレクタ
間電圧をＶCE26，電源電圧をＶCC、出力負荷抵抗２８の
抵抗値をＲ、出力負荷抵抗２８を流れる電流の値を
ｉr、定電圧源２９の電位をＶREFとすると、電圧ＶCE26
は ＶCE26＝ＶCC−（ｉr×Ｒ＋ＶREF） …………… （２） という関係式で表わされる。
コレクタ間の電圧をＶCE25，回路を活性状態にするため
のベース・エミッタ間の電圧をＶBEとすると、これら電
圧の関係は ＶCE25＝２ＶBE …………… （１） となる。一方、トランジスタ２６のエミッタ・コレクタ
間電圧をＶCE26，電源電圧をＶCC、出力負荷抵抗２８の
抵抗値をＲ、出力負荷抵抗２８を流れる電流の値を
ｉr、定電圧源２９の電位をＶREFとすると、電圧ＶCE26
は ＶCE26＝ＶCC−（ｉr×Ｒ＋ＶREF） …………… （２） という関係式で表わされる。
【０００６】
【発明が解決しようとする課題】しかしながら、この従
来例の構成では、定電圧源２９の電位ＶREFの設定によ
り、トランジスタ２５，２６の各エミッタ・コレクタ間
電圧ＶCE25，ＶCE26に関して電位のアンバランスを生
じ、トランジスタのコレクタ・エミッタ間電圧の違いに
よってコレクタ電流に差が生じる効果、すなわち、アー
リー効果の影響で、ミラー比のアンバランスを生じ、さ
らには、トランジスタ２１のコレクタ・エミッタ間電圧
ＶCE21と、トランジスタ２２のコレクタ・エミッタ間電
圧ＶCE22との間においても、アンバランスを生じること
になり、オフセットが発生するという欠点を有してい
た。
来例の構成では、定電圧源２９の電位ＶREFの設定によ
り、トランジスタ２５，２６の各エミッタ・コレクタ間
電圧ＶCE25，ＶCE26に関して電位のアンバランスを生
じ、トランジスタのコレクタ・エミッタ間電圧の違いに
よってコレクタ電流に差が生じる効果、すなわち、アー
リー効果の影響で、ミラー比のアンバランスを生じ、さ
らには、トランジスタ２１のコレクタ・エミッタ間電圧
ＶCE21と、トランジスタ２２のコレクタ・エミッタ間電
圧ＶCE22との間においても、アンバランスを生じること
になり、オフセットが発生するという欠点を有してい
た。
【０００７】本発明は上記従来例の問題点を解決するも
ので、出力端子のバイアス電圧を任意に設定しうること
ができ、かつアーリー効果の影響を受けず、入力信号電
圧が零であるときの出力電流が零に近く、オフセット電
圧の少ない差動増幅回路を実現し、その応用範囲の拡大
を図ることを目的とするものである。
ので、出力端子のバイアス電圧を任意に設定しうること
ができ、かつアーリー効果の影響を受けず、入力信号電
圧が零であるときの出力電流が零に近く、オフセット電
圧の少ない差動増幅回路を実現し、その応用範囲の拡大
を図ることを目的とするものである。
【０００８】
【課題を解決するための手段】本発明の差動増幅回路
は、エミッタが共通接続されると共に、各ベースが入力
端子に接続された第１，第２のトランジスタと、これら
第１，第２のトランジスタの各コレクタにそれぞれコレ
クタが接続された第３，第４のトランジスタと、これら
第３，第４のトランジスタのベースにエミッタが接続さ
れた第５のトランジスタと、この第５のトランジスタの
ベースにコレクタが接続された第６のトランジスタとを
備え、第６のトランジスタのエミッタが第１，第３のト
ランジスタのコレクタに接続され、第２，第４のトラン
ジスタのコレクタが出力端子に接続されたものである。
は、エミッタが共通接続されると共に、各ベースが入力
端子に接続された第１，第２のトランジスタと、これら
第１，第２のトランジスタの各コレクタにそれぞれコレ
クタが接続された第３，第４のトランジスタと、これら
第３，第４のトランジスタのベースにエミッタが接続さ
れた第５のトランジスタと、この第５のトランジスタの
ベースにコレクタが接続された第６のトランジスタとを
備え、第６のトランジスタのエミッタが第１，第３のト
ランジスタのコレクタに接続され、第２，第４のトラン
ジスタのコレクタが出力端子に接続されたものである。
【０００９】
【作用】この構成により、出力端子のバイアス電圧を任
意に設定でき、かつアーリー効果の影響を受けず、入力
信号電圧が零であるときの出力電流が零に近く、オフセ
ット電圧が少ない、差動増幅回路を実現することができ
る。
意に設定でき、かつアーリー効果の影響を受けず、入力
信号電圧が零であるときの出力電流が零に近く、オフセ
ット電圧が少ない、差動増幅回路を実現することができ
る。
【００１０】
【実施例】本発明の差動増幅回路における一実施例につ
いて、図１を参照して説明する。
いて、図１を参照して説明する。
【００１１】図１において、１，２は差動増幅回路を構
成するトランジスタで、ベースがそれぞれ入力端子３，
４に接続されている。５，６はカレントミラー回路を構
成するトランジスタで、トランジスタ５，６のコレクタ
がトランジスタ１，２のコレクタにそれぞれ接続されて
いる。７はエミッタがトランジスタ５，６のベースに接
続されたトランジスタ、８はコレクタがトランジスタ７
のベースに接続され、エミッタがトランジスタ１，５の
コレクタに接続されたトランジスタ、９はトランジスタ
２，６のコレクタに接続された差動増幅回路の出力負荷
抵抗、１０は出力段にバイアスを与えるための第１の定
電圧源、１１はトランジスタ８のベースにバイアスを与
えるための第２の定電圧源、１２はトランジスタ１，２
のエミッタと負側電源端子１４との間に接続された、た
とえばトランジスタ構成の定電流源、１３は正側電源端
子、１５は出力端子である。
成するトランジスタで、ベースがそれぞれ入力端子３，
４に接続されている。５，６はカレントミラー回路を構
成するトランジスタで、トランジスタ５，６のコレクタ
がトランジスタ１，２のコレクタにそれぞれ接続されて
いる。７はエミッタがトランジスタ５，６のベースに接
続されたトランジスタ、８はコレクタがトランジスタ７
のベースに接続され、エミッタがトランジスタ１，５の
コレクタに接続されたトランジスタ、９はトランジスタ
２，６のコレクタに接続された差動増幅回路の出力負荷
抵抗、１０は出力段にバイアスを与えるための第１の定
電圧源、１１はトランジスタ８のベースにバイアスを与
えるための第２の定電圧源、１２はトランジスタ１，２
のエミッタと負側電源端子１４との間に接続された、た
とえばトランジスタ構成の定電流源、１３は正側電源端
子、１５は出力端子である。
【００１２】本実施例において、トランジスタ１，２は
入力段差動トランジスタ対をなし、それぞれ図２におけ
るトランジスタ２１，２２に相当する。また、図１にお
けるトランジスタ５，６はカレントミラー回路を構成す
るトランジスタであり、それぞれ図２におけるトランジ
スタ２５，２６に相当する。
入力段差動トランジスタ対をなし、それぞれ図２におけ
るトランジスタ２１，２２に相当する。また、図１にお
けるトランジスタ５，６はカレントミラー回路を構成す
るトランジスタであり、それぞれ図２におけるトランジ
スタ２５，２６に相当する。
【００１３】このような構成の回路において、トランジ
スタ１のコレクタ電流からトランジスタ５のコレクタ電
流を差し引いた電流がトランジスタ８のエミッタから流
れる。トランジスタ８のコレクタ電流は、トランジスタ
７のベース電流から供給され、トランジスタ７のエミッ
タ電流はトランジスタ５，６のベース電流から供給され
る。トランジスタ１，２は差動増幅回路を構成している
ので、エミッタ電流が各々のベースに接続された入力端
子３，４の電位差により制御される。入力端子３，４の
電位差が零であるとき、すなわち入力信号電圧が零であ
るとき、トランジスタ１，２のエミッタ電流が等しくな
る。トランジスタ１，５のコレクタ接続点の電位を
Ｖa、トランジスタ２，６のコレクタ接続点すなわち出
力端子１５の電位をＶb、回路を活性状態にするための
ベース・エミッタ間の電圧をＶBE、出力負荷抵抗９を流
れる電流の値をｉr、定電圧源１０の値をＶREF，定電圧
源１１の値をＶCC11とすると、電位Ｖa，Ｖbはそれぞれ Ｖa＝ＶCC11−ＶBE …………… （３） Ｖb＝Ｒｉr＋ＶREF …………… （４） となる。トランジスタ１，５のコレクタ共通接続点の電
位Ｖaと、トランジスタ２，６のコレクタ接続点すなわ
ち出力端子１５の電位Ｖbは、それぞれＶCC11とＶREFに
よって決定されるため、これら電位Ｖa，Ｖbはそれぞれ
ＶCE3とＶCE4の影響を受けず、トランジスタのコレクタ
・エミッタ間電圧の違いによってコレクタ電流に差が生
じる効果、すなわち、アーリー効果の影響を受けない。
ＶCC11とＶREFとを任意に設定することで電位Ｖa，Ｖb
を同電位にすると、トランジスタ５，６のエミッタ・コ
レクタ間の電圧ＶCE5，ＶCE6は、 ＶCE5＝ＶCE6 …………… （５） なる関係となり、トランジスタ５，６のコレクタ電流を
それぞれＩC5，ＩC6とすると ＩC5＝ＩC6 …………… （６） なる関係となり、カレントミラー回路がバランスされ、
ミラー比が１となる。また、トランジスタ１，５のコレ
クタ接続点、出力端子１５の電位Ｖa，Ｖbは、 Ｖa＝Ｖb …………… （７） なる関係であるため、トランジスタ１，２のエミッタ・
コレクタ間の電圧をそれぞれＶCE1，ＶCE2とし、それぞ
れのコレクタ電流をＩC1，ＩC2とすると、 ＶCE1＝ＶCE2 …………… （８） ＩC1＝ＩC2 …………… （９） なる関係となり、差動増幅回路の入力段トランジスタの
コレクタ電流がバランスされる。（６）,（９）式より
出力負荷抵抗９に流れる電流ｉrが零となり、出力端子
１５のオフセットは零となる。
スタ１のコレクタ電流からトランジスタ５のコレクタ電
流を差し引いた電流がトランジスタ８のエミッタから流
れる。トランジスタ８のコレクタ電流は、トランジスタ
７のベース電流から供給され、トランジスタ７のエミッ
タ電流はトランジスタ５，６のベース電流から供給され
る。トランジスタ１，２は差動増幅回路を構成している
ので、エミッタ電流が各々のベースに接続された入力端
子３，４の電位差により制御される。入力端子３，４の
電位差が零であるとき、すなわち入力信号電圧が零であ
るとき、トランジスタ１，２のエミッタ電流が等しくな
る。トランジスタ１，５のコレクタ接続点の電位を
Ｖa、トランジスタ２，６のコレクタ接続点すなわち出
力端子１５の電位をＶb、回路を活性状態にするための
ベース・エミッタ間の電圧をＶBE、出力負荷抵抗９を流
れる電流の値をｉr、定電圧源１０の値をＶREF，定電圧
源１１の値をＶCC11とすると、電位Ｖa，Ｖbはそれぞれ Ｖa＝ＶCC11−ＶBE …………… （３） Ｖb＝Ｒｉr＋ＶREF …………… （４） となる。トランジスタ１，５のコレクタ共通接続点の電
位Ｖaと、トランジスタ２，６のコレクタ接続点すなわ
ち出力端子１５の電位Ｖbは、それぞれＶCC11とＶREFに
よって決定されるため、これら電位Ｖa，Ｖbはそれぞれ
ＶCE3とＶCE4の影響を受けず、トランジスタのコレクタ
・エミッタ間電圧の違いによってコレクタ電流に差が生
じる効果、すなわち、アーリー効果の影響を受けない。
ＶCC11とＶREFとを任意に設定することで電位Ｖa，Ｖb
を同電位にすると、トランジスタ５，６のエミッタ・コ
レクタ間の電圧ＶCE5，ＶCE6は、 ＶCE5＝ＶCE6 …………… （５） なる関係となり、トランジスタ５，６のコレクタ電流を
それぞれＩC5，ＩC6とすると ＩC5＝ＩC6 …………… （６） なる関係となり、カレントミラー回路がバランスされ、
ミラー比が１となる。また、トランジスタ１，５のコレ
クタ接続点、出力端子１５の電位Ｖa，Ｖbは、 Ｖa＝Ｖb …………… （７） なる関係であるため、トランジスタ１，２のエミッタ・
コレクタ間の電圧をそれぞれＶCE1，ＶCE2とし、それぞ
れのコレクタ電流をＩC1，ＩC2とすると、 ＶCE1＝ＶCE2 …………… （８） ＩC1＝ＩC2 …………… （９） なる関係となり、差動増幅回路の入力段トランジスタの
コレクタ電流がバランスされる。（６）,（９）式より
出力負荷抵抗９に流れる電流ｉrが零となり、出力端子
１５のオフセットは零となる。
【００１４】以上のように本実施例によれば、エミッタ
が共通接続されると共に、各ベースが入力端子３，４に
接続され、差動増幅回路を構成する第１，第２のトラン
ジスタ１，２と、これらトランジスタ１，２の各コレク
タに、それぞれコレクタが接続された第３，第４のトラ
ンジスタ５，６と、これら第３，第４のトランジスタ
５，６のベースにエミッタが接続された第５のトランジ
スタ７と、第５のトランジスタ７のベースにコレクタが
接続された第６のトランジスタ８とを備え、第６のトラ
ンジスタ８のエミッタが第１のトランジスタ１と第３の
トランジスタ５のコレクタに接続され、第２，第４のト
ランジスタ２，６のコレクタ６が出力端子１５に接続さ
れた構成としたことにより、バイアス電圧を任意に設定
しうることができ、かつアーリー効果の影響を受けず、
入力信号電圧が零であるときの出力電流が零に近く、オ
フセット電圧の少ない差動増幅回路を実現することがで
きる。
が共通接続されると共に、各ベースが入力端子３，４に
接続され、差動増幅回路を構成する第１，第２のトラン
ジスタ１，２と、これらトランジスタ１，２の各コレク
タに、それぞれコレクタが接続された第３，第４のトラ
ンジスタ５，６と、これら第３，第４のトランジスタ
５，６のベースにエミッタが接続された第５のトランジ
スタ７と、第５のトランジスタ７のベースにコレクタが
接続された第６のトランジスタ８とを備え、第６のトラ
ンジスタ８のエミッタが第１のトランジスタ１と第３の
トランジスタ５のコレクタに接続され、第２，第４のト
ランジスタ２，６のコレクタ６が出力端子１５に接続さ
れた構成としたことにより、バイアス電圧を任意に設定
しうることができ、かつアーリー効果の影響を受けず、
入力信号電圧が零であるときの出力電流が零に近く、オ
フセット電圧の少ない差動増幅回路を実現することがで
きる。
【００１５】なお、本実施例ではトランジスタ１，２，
８をＮＰＮトランジスタとしたが、これらをＰＮＰトラ
ンジスタとし、また、トランジスタ５，６，７をＰＮＰ
トランジスタとしたが、これらをＮＰＮトランジスタと
してもよいことは言うまでもないことである。
８をＮＰＮトランジスタとしたが、これらをＰＮＰトラ
ンジスタとし、また、トランジスタ５，６，７をＰＮＰ
トランジスタとしたが、これらをＮＰＮトランジスタと
してもよいことは言うまでもないことである。
【００１６】
【発明の効果】本発明の差動増幅回路は、エミッタが共
通接続されると共に、各ベースが入力端子に接続された
第１，第２のトランジスタと、第１，第２のトランジス
タの各コレクタに、それぞれコレクタが接続された第
３，第４のトランジスタと、第３，第４のトランジスタ
のベースにエミッタが接続された第５のトランジスタ
と、第５のトランジスタのベースにコレクタが接続され
た第６のトランジスタとを備え、第６のトランジスタの
エミッタが第１のトランジスタと第３のトランジスタの
コレクタに接続され、第２のトランジスタのコレクタと
第４のトランジスタのコレクタが出力端子に接続された
構成であるので、入力信号電圧が零であるときの出力電
流が零に近く、オフセット電圧を少なくすることができ
る。
通接続されると共に、各ベースが入力端子に接続された
第１，第２のトランジスタと、第１，第２のトランジス
タの各コレクタに、それぞれコレクタが接続された第
３，第４のトランジスタと、第３，第４のトランジスタ
のベースにエミッタが接続された第５のトランジスタ
と、第５のトランジスタのベースにコレクタが接続され
た第６のトランジスタとを備え、第６のトランジスタの
エミッタが第１のトランジスタと第３のトランジスタの
コレクタに接続され、第２のトランジスタのコレクタと
第４のトランジスタのコレクタが出力端子に接続された
構成であるので、入力信号電圧が零であるときの出力電
流が零に近く、オフセット電圧を少なくすることができ
る。
【図１】本発明の一実施例における差動増幅回路の回路
図
図
【図２】従来の差動増幅回路の回路図
１，２ 差動増幅回路を構成するトランジスタ ３，４ 入力端子 ５，６ カレントミラー回路を構成するトランジスタ ７，８ トランジスタ ９ 差動増幅回路の出力負荷抵抗 １０，１１ 定電圧源 １２ 定電流源 １３，１４ 電源端子 １５ 出力端子
Claims (1)
- 【特許請求の範囲】 【請求項１】エミッタが共通接続され、各ベースが入力
端子に接続された第１，第２のトランジスタと、前記第
１，第２のトランジスタの各コレクタに、それぞれコレ
クタが接続された第３，第４のトランジスタと、前記第
３，第４のトランジスタのベースにエミッタが接続され
た第５のトランジスタと、前記第５のトランジスタのベ
ースにコレクタが接続された第６のトランジスタとを備
え、前記第６のトランジスタのエミッタが前記第１のト
ランジスタと前記第３のトランジスタのコレクタに接続
され、前記第２のトランジスタのコレクタと前記第４の
トランジスタのコレクタが出力端子に接続された差動増
幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3165453A JPH0514075A (ja) | 1991-07-05 | 1991-07-05 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3165453A JPH0514075A (ja) | 1991-07-05 | 1991-07-05 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514075A true JPH0514075A (ja) | 1993-01-22 |
Family
ID=15812709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3165453A Pending JPH0514075A (ja) | 1991-07-05 | 1991-07-05 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514075A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7259631B2 (en) | 2004-07-09 | 2007-08-21 | Sharp Kabushiki Kaisha | Photoreceptor amplifier circuit and optical pickup |
| US7859339B2 (en) | 2007-10-10 | 2010-12-28 | Elpida Memory, Inc. | Differential amplification circuit |
-
1991
- 1991-07-05 JP JP3165453A patent/JPH0514075A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7259631B2 (en) | 2004-07-09 | 2007-08-21 | Sharp Kabushiki Kaisha | Photoreceptor amplifier circuit and optical pickup |
| US7859339B2 (en) | 2007-10-10 | 2010-12-28 | Elpida Memory, Inc. | Differential amplification circuit |
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