JPS63117504A - トランジスタ差動増幅回路 - Google Patents
トランジスタ差動増幅回路Info
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- JPS63117504A JPS63117504A JP61263359A JP26335986A JPS63117504A JP S63117504 A JPS63117504 A JP S63117504A JP 61263359 A JP61263359 A JP 61263359A JP 26335986 A JP26335986 A JP 26335986A JP S63117504 A JPS63117504 A JP S63117504A
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- JP
- Japan
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- transistor
- transistors
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- amplifier circuit
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- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は集積回路装置に用いて好適するトランジスタ
差動増幅回路に関する。
差動増幅回路に関する。
（従来の技術）
従来の集積回路装置には第２図に示すトランジスタ差動
増幅回路がよく用いられる。第２図において、ｔｉ、
１２は第１及び第２の入力端子、１３は電源電圧ＶＣＣ
端子、１４は電源電圧ＶＥＥ端子、１５は出力端子であ
る。Ｑｌ、Ｑ２は差動対ＰＮＰトランジスタで、その各
エミッタは共通接続され、第１の電流源１１を介してＶ
ＣＣ端子１３に接続されている。Ｑｌのベースは第１の
入力端子１１に接続され、そのコレクタはＶＥＥ端子１
４に接続されている。
増幅回路がよく用いられる。第２図において、ｔｉ、
１２は第１及び第２の入力端子、１３は電源電圧ＶＣＣ
端子、１４は電源電圧ＶＥＥ端子、１５は出力端子であ
る。Ｑｌ、Ｑ２は差動対ＰＮＰトランジスタで、その各
エミッタは共通接続され、第１の電流源１１を介してＶ
ＣＣ端子１３に接続されている。Ｑｌのベースは第１の
入力端子１１に接続され、そのコレクタはＶＥＥ端子１
４に接続されている。
Ｑ２のベースは第２の入力端子１２に接続され、そのコ
レクタは出力端子１５に接続されると共にトランジスタ
Ｑ３のコレクタに接続されている。
レクタは出力端子１５に接続されると共にトランジスタ
Ｑ３のコレクタに接続されている。
このトランジスタＱ３はトランジスタＱ４゜Ｑ５及び抵
抗Ｒ１、Ｒ２（Ｒ１−Ｒ２）と共にカレントミラー回路
を構成している。すなわち、Ｑ３のエミッタは抵抗Ｒ１
を介してＶＥＲ端子１４に接続され、そのベースはＱ４
のベースに接続されている。Ｑ４のエミッタは抵抗Ｒ２
を介してＶＥＥ端子１４に接続され、そのコレクタは第
２の電流源１２を介してＶＣＣ端子１３に接続されると
共にＱ５のベースに接続されている。Ｑ５のコレクタは
ｖＣＣ端子１３に接続され、そのエミッタはＱ３゜Ｑ４
の共通ベースに接続されている。尚、第２の電流源Ｉ２
の電流値ｉｂは第１の電流源Ｉｆの電上記構成のトラン
ジスタ差動増幅回路は、第１及び第２の入力端子１１．
１２に供給される信号ＳＬ。
抗Ｒ１、Ｒ２（Ｒ１−Ｒ２）と共にカレントミラー回路
を構成している。すなわち、Ｑ３のエミッタは抵抗Ｒ１
を介してＶＥＲ端子１４に接続され、そのベースはＱ４
のベースに接続されている。Ｑ４のエミッタは抵抗Ｒ２
を介してＶＥＥ端子１４に接続され、そのコレクタは第
２の電流源１２を介してＶＣＣ端子１３に接続されると
共にＱ５のベースに接続されている。Ｑ５のコレクタは
ｖＣＣ端子１３に接続され、そのエミッタはＱ３゜Ｑ４
の共通ベースに接続されている。尚、第２の電流源Ｉ２
の電流値ｉｂは第１の電流源Ｉｆの電上記構成のトラン
ジスタ差動増幅回路は、第１及び第２の入力端子１１．
１２に供給される信号ＳＬ。
Ｓ２の差に応じて第１の電流源Ｉｆの出力電流ｔａをト
ランジスタＱ１．Ｑ２に分配し、トランジスタＱ１．Ｑ
２のコレクタ電流ｉｃ１．ｉｃ２をそでトランジスタＱ
３のコレクタ電流ＮＥ３は、第１源■２の出力電流ｉｂ
がトランジスタＱ３．Ｑ４゜Ｑ５及び抵抗Ｒ１，Ｒ２か
らなるカレントミラー回路によって折返された値である
から、第１の電で、出力端子１５への出力電流ｉ ｏｕ
ｔはトランジスとなり、出力信号Ｓ ｏｕｔは入力信号
ＳＬ、Ｓ２の差に比例した信号となる。
ランジスタＱ１．Ｑ２に分配し、トランジスタＱ１．Ｑ
２のコレクタ電流ｉｃ１．ｉｃ２をそでトランジスタＱ
３のコレクタ電流ＮＥ３は、第１源■２の出力電流ｉｂ
がトランジスタＱ３．Ｑ４゜Ｑ５及び抵抗Ｒ１，Ｒ２か
らなるカレントミラー回路によって折返された値である
から、第１の電で、出力端子１５への出力電流ｉ ｏｕ
ｔはトランジスとなり、出力信号Ｓ ｏｕｔは入力信号
ＳＬ、Ｓ２の差に比例した信号となる。
（発明が解決しようとする問題点）
しかしながら、上記構成によるトランジスタ差動増幅回
路は以下のような問題を有している。
路は以下のような問題を有している。
すなわち、差動対トランジスタＱ１．Ｑ２の各電流増幅
率をβ、電流源Ｉｔ、１２の電流値をそれぞれ２ＩＯ，
１０とし、カレントミラー回路の誤差を無視すると、ト
ランジスタＱ１．Ｑ２のコレクタ電流ｉｃ１．ｉＣ２は
実際にはそれぞれ次式に示すようになる。
率をβ、電流源Ｉｔ、１２の電流値をそれぞれ２ＩＯ，
１０とし、カレントミラー回路の誤差を無視すると、ト
ランジスタＱ１．Ｑ２のコレクタ電流ｉｃ１．ｉＣ２は
実際にはそれぞれ次式に示すようになる。
ｉ Ｃ２−１０・・・（１）
（１）、 （２）式から明らかなように、差動対トラン
ジスタＱ１．Ｑ２のコレクタ電流ｉｃ１．ｉＣ２はその
電流増幅率βが有限であるために平衡状態であっても電
流差が生じ、ここにオフセットが発生すると共に、Ｑｌ
、Ｑ２のベース電流によるいわゆる入力バイアス電流が
発生する。この入力バイアス電流の存在は、差動増幅回
路の実際の使用に際して、高抵抗値の使用や高利得の実
現を制限してしまう等の問題を生じる。特に、差動対ト
ランジスタＱｌ、Ｑ２にＰＮＰ トランジスタを用いた
場合には、集積回路装置においてはＰＮＰトランジスタ
の電流増幅率をあまり大きくできない傾向にあるため、
上記問題がより顕著に現れる。
ジスタＱ１．Ｑ２のコレクタ電流ｉｃ１．ｉＣ２はその
電流増幅率βが有限であるために平衡状態であっても電
流差が生じ、ここにオフセットが発生すると共に、Ｑｌ
、Ｑ２のベース電流によるいわゆる入力バイアス電流が
発生する。この入力バイアス電流の存在は、差動増幅回
路の実際の使用に際して、高抵抗値の使用や高利得の実
現を制限してしまう等の問題を生じる。特に、差動対ト
ランジスタＱｌ、Ｑ２にＰＮＰ トランジスタを用いた
場合には、集積回路装置においてはＰＮＰトランジスタ
の電流増幅率をあまり大きくできない傾向にあるため、
上記問題がより顕著に現れる。
この発明は上記問題を改善し、差動対トランジスタのオ
フセット発生を防止すると共に、入力バイアス電流を抑
圧することのできる、集積回路装置に用いて好適なトラ
ンジスタ差動増幅回路を提供することを目的とする。
フセット発生を防止すると共に、入力バイアス電流を抑
圧することのできる、集積回路装置に用いて好適なトラ
ンジスタ差動増幅回路を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明に係るトランジスタ差動増幅回路は、互いに同
一特性であり各制御電極に第１及び第２の入力信号が供
給され一方の被制御電極が共通接続される第１及び第２
のトランジスタと、この第１及び第２のトランジスタの
共通接続された被制御電極に電流を供給する第１の電流
源と、この第１の電流源の電流値と所定の比を持つ電流
を発生する第２の電流源と、この第２の電流源の発生電
流を導出し前記第１及び第２のトランジスタと同等の特
性を有する第３のトランジスタと、この第３のトランジ
スタの出力電流と同等の電流を前記第１及び第２のトラ
ンジスタのどちらか一方の他方の被制御電極に供給する
第１のカレントミラー回路と、前記第３のトランジスタ
の制御電極に流れる電流と同等の電流を前記第１及びま
たは第２のトランジスタの各制御電極に供給する第２の
カレントミラー回路とを具備し、前記第１のカレントミ
ラー回路に接続された第１及び第２のトランジスタのど
ちらか一方の他方の制御電極から出力電流を取出すよう
にして構成される。
一特性であり各制御電極に第１及び第２の入力信号が供
給され一方の被制御電極が共通接続される第１及び第２
のトランジスタと、この第１及び第２のトランジスタの
共通接続された被制御電極に電流を供給する第１の電流
源と、この第１の電流源の電流値と所定の比を持つ電流
を発生する第２の電流源と、この第２の電流源の発生電
流を導出し前記第１及び第２のトランジスタと同等の特
性を有する第３のトランジスタと、この第３のトランジ
スタの出力電流と同等の電流を前記第１及び第２のトラ
ンジスタのどちらか一方の他方の被制御電極に供給する
第１のカレントミラー回路と、前記第３のトランジスタ
の制御電極に流れる電流と同等の電流を前記第１及びま
たは第２のトランジスタの各制御電極に供給する第２の
カレントミラー回路とを具備し、前記第１のカレントミ
ラー回路に接続された第１及び第２のトランジスタのど
ちらか一方の他方の制御電極から出力電流を取出すよう
にして構成される。
（作用）
」二記構成によるトランジスタ差動増幅回路は、第２の
電流源と第１のカレントミラー回路との間に第１及び第
２のトランジスタと同一特性の第３のトランジスタを接
続することにより、第１及び第２のトランジスタの他方
の被制御電極の電流差を無くしてオフセットを防止する
と共に、第３のトランジスタの制御電極に流れる電流と
同等の電流を第２のカレントミラー回路によって第１及
びまたは第２のトランジスタの制御電極に流すことによ
り、第１及び第２のトランジスタの制御電極に流れる人
力バイアス電流を打消すようにして抑圧する。
電流源と第１のカレントミラー回路との間に第１及び第
２のトランジスタと同一特性の第３のトランジスタを接
続することにより、第１及び第２のトランジスタの他方
の被制御電極の電流差を無くしてオフセットを防止する
と共に、第３のトランジスタの制御電極に流れる電流と
同等の電流を第２のカレントミラー回路によって第１及
びまたは第２のトランジスタの制御電極に流すことによ
り、第１及び第２のトランジスタの制御電極に流れる人
力バイアス電流を打消すようにして抑圧する。
（実施例）
以下、第１図を参照してこの発明の一実施例を説明する
。
。
第１図は第２図に示した回路にこの発明を適用した場合
の構成を示すもので、ここでは第２図と同一部分には同
一符号を付して示し、その説明を省略する。尚、前記ト
ランジスタＱ３．Ｑ４゜Ｑ５及び抵抗Ｒ１、Ｒ２（Ｒ１
−Ｒ２）で構成されるカレントミラー回路を第１のカレ
ントミラー回路とする。
の構成を示すもので、ここでは第２図と同一部分には同
一符号を付して示し、その説明を省略する。尚、前記ト
ランジスタＱ３．Ｑ４゜Ｑ５及び抵抗Ｒ１、Ｒ２（Ｒ１
−Ｒ２）で構成されるカレントミラー回路を第１のカレ
ントミラー回路とする。
すなわち、前記第１及び第２の入力端子１１．１２はそ
れぞれトランジスタＱＢ、Ｑ７のコレクタに接続される
。トランジスタＱＢ、Ｑ７はトランジスタＱ８．Ｑ９と
共に第２のカレントミラー回路を構成している。すなわ
ち、Ｑ６．Ｑ７．Ｑ８の各ベースは共通接続され、各エ
ミッタはＶＥＥ端子１４に接続され、Ｑ８のコレクタは
Ｑ９のベースに接続され、Ｑ９のコレクタはｖＣＣ端子
１３に接続され、そのエミッタはＱＢ、Ｑ７．Ｑ８の共
通ベースに接続される。一方、前記トランジスタＱ４の
コレクタ及び第２の電流源Ｉ２間にはＰＮＰトランジス
タＱＩＯが介在される。このトランジスタＱＩＯは差動
対トランジスタＱｌ、Ｑ２と同一特性のもので、そのエ
ミッタは電流源■２に接続され、そのコレクタはＱ４の
コレクタに接続され、そのベースはＱ８のコレクタに接
続される。
れぞれトランジスタＱＢ、Ｑ７のコレクタに接続される
。トランジスタＱＢ、Ｑ７はトランジスタＱ８．Ｑ９と
共に第２のカレントミラー回路を構成している。すなわ
ち、Ｑ６．Ｑ７．Ｑ８の各ベースは共通接続され、各エ
ミッタはＶＥＥ端子１４に接続され、Ｑ８のコレクタは
Ｑ９のベースに接続され、Ｑ９のコレクタはｖＣＣ端子
１３に接続され、そのエミッタはＱＢ、Ｑ７．Ｑ８の共
通ベースに接続される。一方、前記トランジスタＱ４の
コレクタ及び第２の電流源Ｉ２間にはＰＮＰトランジス
タＱＩＯが介在される。このトランジスタＱＩＯは差動
対トランジスタＱｌ、Ｑ２と同一特性のもので、そのエ
ミッタは電流源■２に接続され、そのコレクタはＱ４の
コレクタに接続され、そのベースはＱ８のコレクタに接
続される。
すなわち、このトランジスタ差動増幅回路は、第２の電
流源Ｉ２と第１のカレントミラー回路のトランジスタＱ
４との間に差動対トランジスタＱ１．Ｑ２と同一特性の
トランジスタＱＩＯを接続することにより、差動対トラ
ンジスタＱ１．Ｑ２のコレクタ電流ｉｃ１．ｉＣ２の差
をなくシ、オフセットを防止している。また、トランジ
スタＱＩＯのベース電流と同等の電流を第２のカレント
ミラー回路によって差動対トランジスタＱＬ、Ｑ２のベ
ースに流すことにより、Ｑｌ 、Ｑ２のベースに発生す
る入力バイアス電流を打消している。
流源Ｉ２と第１のカレントミラー回路のトランジスタＱ
４との間に差動対トランジスタＱ１．Ｑ２と同一特性の
トランジスタＱＩＯを接続することにより、差動対トラ
ンジスタＱ１．Ｑ２のコレクタ電流ｉｃ１．ｉＣ２の差
をなくシ、オフセットを防止している。また、トランジ
スタＱＩＯのベース電流と同等の電流を第２のカレント
ミラー回路によって差動対トランジスタＱＬ、Ｑ２のベ
ースに流すことにより、Ｑｌ 、Ｑ２のベースに発生す
る入力バイアス電流を打消している。
つまり、トランジスタＱｌ 、 Ｑ２ 、 ＱＩＯ
の電流増幅率をβ、第１及び第２の電流源Ｉｔ、１２の
各電流値をそれぞれ２１０．１０とし、第１及び第２の
カレントミラー回路の誤差を無視すると、トランジスタ
Ｑ１．Ｑ２ 、ＱＩＯの各コレクタ電流ｉ Ｃ１，ｉ
Ｃ２，ｉ ＣＩＯはそれぞれ次式のようになる。
の電流増幅率をβ、第１及び第２の電流源Ｉｔ、１２の
各電流値をそれぞれ２１０．１０とし、第１及び第２の
カレントミラー回路の誤差を無視すると、トランジスタ
Ｑ１．Ｑ２ 、ＱＩＯの各コレクタ電流ｉ Ｃ１，ｉ
Ｃ２，ｉ ＣＩＯはそれぞれ次式のようになる。
上式から明らかなように、トランジスタＱｌ。
Ｑ２．ＱＩＯの各コレクタ電流ｉ Ｃ１，ｉ Ｃ２，ｉ
ＣＩＯは同一となるので、オフセットは発生しない。
ＣＩＯは同一となるので、オフセットは発生しない。
また、トランジスタＱＬ 、 Ｑ２ 、 ＱＩＯの
各ベース電流ｉ Ｂｌ、 ｉ Ｂ２． ｉ ＢＩＯ
はそれぞれ次式のようになる。
各ベース電流ｉ Ｂｌ、 ｉ Ｂ２． ｉ ＢＩＯ
はそれぞれ次式のようになる。
上式から明らかなように、トランジスタＱｌ。
Ｑ２．ＱＩＯのベース電流は互いに等しいので、トラン
ジスタＱＩＯのベース電流を第２のカレントミラー回路
によって差動対トランジスタＱｌ、Ｑ２のベースに折返
すことにより、そのベース電流を正確に打消すことがで
きる。このため、入力バイアス電流を完全に抑圧するこ
とができる。
ジスタＱＩＯのベース電流を第２のカレントミラー回路
によって差動対トランジスタＱｌ、Ｑ２のベースに折返
すことにより、そのベース電流を正確に打消すことがで
きる。このため、入力バイアス電流を完全に抑圧するこ
とができる。
したがって、上記のように構成したトランジスタ差動増
幅回路は、差動対トランジスタのオフセットを防止しか
つ入力バイアス電流を抑圧することができるので、差動
対トランジスタとしてＰＮＰ ）ランジスタを用いても
弊害は生じない。
幅回路は、差動対トランジスタのオフセットを防止しか
つ入力バイアス電流を抑圧することができるので、差動
対トランジスタとしてＰＮＰ ）ランジスタを用いても
弊害は生じない。
このため、集１積回路装置には非常に有効な手段と言え
るものである。
るものである。
［発明の効果］
以上のようにこの発明によれば、差動対トランジスタの
オフセット発生を防止すると共に、人力バイアス電流を
抑圧することのできる、集積回路装置に用いて好適なト
ランジスタ差動増幅回路を提供することができる。
オフセット発生を防止すると共に、人力バイアス電流を
抑圧することのできる、集積回路装置に用いて好適なト
ランジスタ差動増幅回路を提供することができる。
第１図はこの発明に係るトランジスタ差動増幅回路の一
実施例を示す回路図、第２図は従来のトランジスタ差動
増幅回路の構成を示す回路図である。 １１、１２・・・入力端子、１３・・・電源電圧ＶＣＣ
端子、１４・・・電源電圧ＶＥＲ端子、１５・・・出力
端子、ＳＬ。 Ｓ２・・・入力信号、Ｓ ｏｕｔ・・・出力信号、Ｑｌ
、Ｑ２・・・差動対トランジスタ、Ｉｆ、！２・・・電
流源。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
実施例を示す回路図、第２図は従来のトランジスタ差動
増幅回路の構成を示す回路図である。 １１、１２・・・入力端子、１３・・・電源電圧ＶＣＣ
端子、１４・・・電源電圧ＶＥＲ端子、１５・・・出力
端子、ＳＬ。 Ｓ２・・・入力信号、Ｓ ｏｕｔ・・・出力信号、Ｑｌ
、Ｑ２・・・差動対トランジスタ、Ｉｆ、！２・・・電
流源。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
Claims (1)
- 互いに同一特性であり各制御電極に第１及び第２の入力
信号が供給され一方の被制御電極が共通接続される第１
及び第２のトランジスタと、この第１及び第２のトラン
ジスタの共通接続された被制御電極に電流を供給する第
１の電流源と、この第１の電流源の電流値と所定の比を
持つ電流を発生する第２の電流源と、この第２の電流源
の発生電流を導出し前記第１及び第２のトランジスタと
同等の特性を有する第３のトランジスタと、この第３の
トランジスタの出力電流と同等の電流を前記第１及び第
２のトランジスタのどちらか一方の他方の被制御電極に
供給する第１のカレントミラー回路と、前記第３のトラ
ンジスタの制御電極に流れる電流と同等の電流を前記第
１及びまたは第２のトランジスタの各制御電極に供給す
る第２のカレントミラー回路とを具備し、前記第１のカ
レントミラー回路に接続された第１及び第２のトランジ
スタのどちらか一方の他方の制御電極から出力電流を取
出すようにしたことを特徴とするトランジスタ差動増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61263359A JPS63117504A (ja) | 1986-11-05 | 1986-11-05 | トランジスタ差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61263359A JPS63117504A (ja) | 1986-11-05 | 1986-11-05 | トランジスタ差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63117504A true JPS63117504A (ja) | 1988-05-21 |
| JPH054847B2 JPH054847B2 (ja) | 1993-01-21 |
Family
ID=17388388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61263359A Granted JPS63117504A (ja) | 1986-11-05 | 1986-11-05 | トランジスタ差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63117504A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170706A (ja) * | 1988-12-23 | 1990-07-02 | Toshiba Corp | 対数圧縮形レベル検出回路 |
| US8208264B2 (en) | 2007-06-30 | 2012-06-26 | Robert Bosch Gmbh | Control device having a position sensor |
| KR20150100924A (ko) | 2013-02-22 | 2015-09-02 | 미쓰비시덴키 가부시키가이샤 | 회전수 검출기 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5721111A (en) * | 1980-07-14 | 1982-02-03 | Toshiba Corp | Differential amplifier of noninverting connection |
| JPS58215811A (ja) * | 1982-06-09 | 1983-12-15 | Toko Inc | トランジスタ増幅回路 |
-
1986
- 1986-11-05 JP JP61263359A patent/JPS63117504A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5721111A (en) * | 1980-07-14 | 1982-02-03 | Toshiba Corp | Differential amplifier of noninverting connection |
| JPS58215811A (ja) * | 1982-06-09 | 1983-12-15 | Toko Inc | トランジスタ増幅回路 |
Cited By (3)
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|---|---|---|---|---|
| JPH02170706A (ja) * | 1988-12-23 | 1990-07-02 | Toshiba Corp | 対数圧縮形レベル検出回路 |
| US8208264B2 (en) | 2007-06-30 | 2012-06-26 | Robert Bosch Gmbh | Control device having a position sensor |
| KR20150100924A (ko) | 2013-02-22 | 2015-09-02 | 미쓰비시덴키 가부시키가이샤 | 회전수 검출기 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH054847B2 (ja) | 1993-01-21 |
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