JPH0486907A - 定電流回路 - Google Patents
定電流回路Info
- Publication number
- JPH0486907A JPH0486907A JP2201131A JP20113190A JPH0486907A JP H0486907 A JPH0486907 A JP H0486907A JP 2201131 A JP2201131 A JP 2201131A JP 20113190 A JP20113190 A JP 20113190A JP H0486907 A JPH0486907 A JP H0486907A
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- JP
- Japan
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- transistor
- circuit
- current
- feedback loop
- gain
- Prior art date
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- 230000010355 oscillation Effects 0.000 abstract description 5
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 230000035945 sensitivity Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＩＣ装置に適した低電圧動作型の定電流回路に
関する。
関する。
（従来の技術）
この種の定電流回路について第２図、第３図を参照して
説明する。
説明する。
第２図は一般的な例であり、オペアンプ２１の非反転入
力端子に基準電圧源２２を接続すると共に、出力端子に
はトランジスタＱ１ｒのベース端子を接続し１反転入力
端子をトランジスタＱＬＩのエミッタ端子に接続してい
る。トランジスタＱ＋＋のコレクタ端子には、カレント
ミラー回路を構成している２つのトランジスタＱ１□、
Ｑ１３のうちの一方、すなわちトランジスタＱ１□を接
続し、トランジスタＱ＋＋のエミッタ端子には電流設定
用抵抗器Ｒ１１を接続している。この回路によればトラ
ンジスタＱ１３により定電流Ｉ。が得られるが、電源電
圧に制約がある。すなわち、この回路は実質上１（Ｖ）
以下での使用ができない。
力端子に基準電圧源２２を接続すると共に、出力端子に
はトランジスタＱ１ｒのベース端子を接続し１反転入力
端子をトランジスタＱＬＩのエミッタ端子に接続してい
る。トランジスタＱ＋＋のコレクタ端子には、カレント
ミラー回路を構成している２つのトランジスタＱ１□、
Ｑ１３のうちの一方、すなわちトランジスタＱ１□を接
続し、トランジスタＱ＋＋のエミッタ端子には電流設定
用抵抗器Ｒ１１を接続している。この回路によればトラ
ンジスタＱ１３により定電流Ｉ。が得られるが、電源電
圧に制約がある。すなわち、この回路は実質上１（Ｖ）
以下での使用ができない。
第３図はオペアンプ２１を低電圧動作型としたもので１
反転入力端子に基準電圧源２２を、出力端子にトランジ
スタＱＩ４のベース端子をそれぞれ接続している。また
、トランジスタＱＩ４のコレクタ端子にはオペアンプ２
１の非反転入力端子と電流設定用の抵抗器Ｒ１１とを接
続している。この回路では、トランジスタＱ１４のベー
ス端子にベース端子を相互接続したトランジスタＱ１５
により定電流部。が得られる。
反転入力端子に基準電圧源２２を、出力端子にトランジ
スタＱＩ４のベース端子をそれぞれ接続している。また
、トランジスタＱＩ４のコレクタ端子にはオペアンプ２
１の非反転入力端子と電流設定用の抵抗器Ｒ１１とを接
続している。この回路では、トランジスタＱ１４のベー
ス端子にベース端子を相互接続したトランジスタＱ１５
により定電流部。が得られる。
（発明が解決しようとする課題）
しかしながら、第３図の回路では１（Ｖ）以下の低電圧
でも動作可能であるが、ゲインが高くなって発振を起こ
し易いという新たな問題点がある。
でも動作可能であるが、ゲインが高くなって発振を起こ
し易いという新たな問題点がある。
それ故１本発明の課題は、 １ （Ｖ）以下の低電圧
でも動作可能で異常発振を起こしにくい安定した動作が
可能な定電流回路を提供することにある。
でも動作可能で異常発振を起こしにくい安定した動作が
可能な定電流回路を提供することにある。
（課題を解決するための手段）
本発明は、差動回路を構成する第１．第２のトランジス
タの共通接続部とアースラインとの間に第３のトランジ
スタを接続すると共に、前記第１第２のトランジスタの
うちの一方のトランジスタと電源ラインとの間には第１
のカレントミラー回路を構成する第４のトランジスタを
接続し、前記一方のトランジスタのベース端子には基準
電圧源を接続し、前記第１．第２のトランジスタのうち
の他方のトランジスタのベース端子には前記第４のトラ
ンジスタと共に前記第１のカレントミラー回路を構成す
る第５のトランジスタと抵抗器とによる電流設定回路を
接続し、電源ラインとアースラインとの間には前記第４
のトランジスタと共に前記第１のカレントミラー回路を
構成する第６のトランジスタと前記第３のトランジスタ
と共に第２のカレントミラー回路を構成する第７のトラ
ンジスタとの直列回路を接続し、前記第４のトランジス
タと共に前記第１のカレントミラー回路を構成するよう
に接続された第８のトランジスタより定電流を得るよう
に構成した定電流回路である。
タの共通接続部とアースラインとの間に第３のトランジ
スタを接続すると共に、前記第１第２のトランジスタの
うちの一方のトランジスタと電源ラインとの間には第１
のカレントミラー回路を構成する第４のトランジスタを
接続し、前記一方のトランジスタのベース端子には基準
電圧源を接続し、前記第１．第２のトランジスタのうち
の他方のトランジスタのベース端子には前記第４のトラ
ンジスタと共に前記第１のカレントミラー回路を構成す
る第５のトランジスタと抵抗器とによる電流設定回路を
接続し、電源ラインとアースラインとの間には前記第４
のトランジスタと共に前記第１のカレントミラー回路を
構成する第６のトランジスタと前記第３のトランジスタ
と共に第２のカレントミラー回路を構成する第７のトラ
ンジスタとの直列回路を接続し、前記第４のトランジス
タと共に前記第１のカレントミラー回路を構成するよう
に接続された第８のトランジスタより定電流を得るよう
に構成した定電流回路である。
（実施例）
以下に、第１図を参照して本発明の実施例について説明
する。
する。
第１図において、この回路は、起動部１１と定電流部１
２及び電流供給部１３とから成る。
２及び電流供給部１３とから成る。
起動部１１は、定電流部１２における第４のトランジス
タＱ４との間でカレントミラー回路を構成する第９のト
ランジスタＱ９と、第１０のトランジスタＱ、。及び抵
抗器Ｒ，，Ｒ，とから成る。
タＱ４との間でカレントミラー回路を構成する第９のト
ランジスタＱ９と、第１０のトランジスタＱ、。及び抵
抗器Ｒ，，Ｒ，とから成る。
定電流部１２は、第１．第２のトランジスタＱ１．Ｑ２
による差動回路と、トランジスタＱＩＱ２のエミッタ端
子の共通接続部とアースラインとの間に接続した第３の
トランジスタＱ、と、電源Ｖ ｅｃのラインと第２のト
ランジスタＱ２のコレクタ端子との間に接続した第１の
カレントミラー回路を構成するための第４のトランジス
タＱ４とを含む。第１のトランジスタＱ１のベース端子
には、第４のトランジスタＱ４と共に第１のカレントミ
ラー回路を構成する第５のトランジスタＱ。
による差動回路と、トランジスタＱＩＱ２のエミッタ端
子の共通接続部とアースラインとの間に接続した第３の
トランジスタＱ、と、電源Ｖ ｅｃのラインと第２のト
ランジスタＱ２のコレクタ端子との間に接続した第１の
カレントミラー回路を構成するための第４のトランジス
タＱ４とを含む。第１のトランジスタＱ１のベース端子
には、第４のトランジスタＱ４と共に第１のカレントミ
ラー回路を構成する第５のトランジスタＱ。
と電流設定用の抵抗器Ｒ２とによる電流設定回路を接続
している。一方、第２のトランジスタＱ２のベース端子
には、基準電圧源１４か接続されている。電源Ｖ ｃｃ
のラインとアースラインとの間には、第４のトランジス
タＱ４との間で第１のカレントミラー回路を構成する第
６のトランジスタＱ６と、第３のトランジスタＱ３との
間で第２のカレントミラー回路を構成する第７のトラン
ジスタＱ７との直列回路を接続している。なお、第３の
トランジスタＱ３は、電流利得を確保するため他のトラ
ンジスタに比べてエミッタ面積を２倍にしである（トラ
ンジスタＱ４、あるいはＱ６ても良い）。
している。一方、第２のトランジスタＱ２のベース端子
には、基準電圧源１４か接続されている。電源Ｖ ｃｃ
のラインとアースラインとの間には、第４のトランジス
タＱ４との間で第１のカレントミラー回路を構成する第
６のトランジスタＱ６と、第３のトランジスタＱ３との
間で第２のカレントミラー回路を構成する第７のトラン
ジスタＱ７との直列回路を接続している。なお、第３の
トランジスタＱ３は、電流利得を確保するため他のトラ
ンジスタに比べてエミッタ面積を２倍にしである（トラ
ンジスタＱ４、あるいはＱ６ても良い）。
電流供給部１３は、第４のトランジスタＱ４との間で第
１のカレントミラー回路を構成する第８のトランジスタ
ＱＢを有する。
１のカレントミラー回路を構成する第８のトランジスタ
ＱＢを有する。
この回路は、電源ｙ ｃｅの印加により起動部１１にお
ける抵抗器Ｒ３，Ｒ，によりトランジスタＱ、、、Ｑ、
がオンとなり、動作状態となる。ここで、トランジスタ
Ｑ、、Ｑ２がバランスしている状態では、トランジスタ
Ｑ、→Ｑ２→Ｑ４−Ｑ６−Ｑ 、 −ｉ−Ｑ 、の経路
で利得１の正帰還ループが形成される。一方、トランジ
スタＱ、−Ｑ２→Ｑ４→Ｑ３の経路で負帰還ループが形
成される。
ける抵抗器Ｒ３，Ｒ，によりトランジスタＱ、、、Ｑ、
がオンとなり、動作状態となる。ここで、トランジスタ
Ｑ、、Ｑ２がバランスしている状態では、トランジスタ
Ｑ、→Ｑ２→Ｑ４−Ｑ６−Ｑ 、 −ｉ−Ｑ 、の経路
で利得１の正帰還ループが形成される。一方、トランジ
スタＱ、−Ｑ２→Ｑ４→Ｑ３の経路で負帰還ループが形
成される。
ここで、負帰還ループについて考えると、トランジスタ
Ｑ、、Ｑ２の差動回路においてトランジスタＱ、を流れ
る電流１．：は、基準電圧源１４の電圧Ｖ、ｆ＋抵抗器
Ｒ２，トランジスタＱ４１Ｑ５．Ｑ６．Ｑ７．Ｑ３によ
って決まる。そして。
Ｑ、、Ｑ２の差動回路においてトランジスタＱ、を流れ
る電流１．：は、基準電圧源１４の電圧Ｖ、ｆ＋抵抗器
Ｒ２，トランジスタＱ４１Ｑ５．Ｑ６．Ｑ７．Ｑ３によ
って決まる。そして。
トランジスタＱ１．Ｑ２がバランスしている状態では、
トランジスタＱ３のエミッタ面積が２倍であるので。
トランジスタＱ３のエミッタ面積が２倍であるので。
Ｉ Ｅ −２Ｖ 、−１／ Ｒ２
で表わされる。
従って、差動回路の利得ＡＶは。
Ａ ｖ ＝ Ｑ Ｉ Ｅ Ｒ２／ ４ ｋ Ｔ−ＱＶ
ｒａ＋ ／２ｋＴ 但し、トランジスタＱ４．Ｑ５はカレントミラー回路で
電流利得は１である。
ｒａ＋ ／２ｋＴ 但し、トランジスタＱ４．Ｑ５はカレントミラー回路で
電流利得は１である。
ここで、ｋＴ／ｑ−２６ｍＶ、■１．ｒ−０，７ｖとす
ると、Ａｖ−１３，５となる。
ると、Ａｖ−１３，５となる。
これは、電流値設定用の抵抗器Ｒ２の値を自由に選んで
も利得は変化しない安定な回路構成となることを意味す
る。
も利得は変化しない安定な回路構成となることを意味す
る。
なお１本回路では、トランジスタＱ４の動作にに０．４
（Ｖ）程度を必要とするが、トランジスタＱ２．Ｑ３
のコレクターエミッタ間飽和電圧Ｖ ＣＥｍａ＋がそれ
ぞれ０．２ （Ｖ）程度であるノテ。
（Ｖ）程度を必要とするが、トランジスタＱ２．Ｑ３
のコレクターエミッタ間飽和電圧Ｖ ＣＥｍａ＋がそれ
ぞれ０．２ （Ｖ）程度であるノテ。
１（ｖ）以下での動作が可能となる。
このように、負帰還ループに加えて正帰還ループを併用
することで正帰還、負帰還共にループ利得が小さい構成
で素子感度が鈍く、トランジスタＱ１．Ｑ２がバランス
した状態でループは安定し。
することで正帰還、負帰還共にループ利得が小さい構成
で素子感度が鈍く、トランジスタＱ１．Ｑ２がバランス
した状態でループは安定し。
異常発振に対しても強い。
（発明の効果）
以上説明してきたように本発明によれば、１（Ｖ）以下
の低電圧でも異常発振を起こすことなく安定した動作が
可能な定電流回路を提供できる。
の低電圧でも異常発振を起こすことなく安定した動作が
可能な定電流回路を提供できる。
第１図は本発明の一実施例の回路図、第２図。
第３図はそれぞれ、従来の定電流回路の要部を示した回
路図。 図中、１１は起動部、１２は定電流部、１３は電流供給
部、１４．２２は基準電圧源。 第１図 第２図 第３図
路図。 図中、１１は起動部、１２は定電流部、１３は電流供給
部、１４．２２は基準電圧源。 第１図 第２図 第３図
Claims (1)
- （１）差動回路を構成する第１、第２のトランジスタの
共通接続部とアースラインとの間に第３のトランジスタ
を接続すると共に、前記第１、第２のトランジスタのう
ちの一方のトランジスタと電源ラインとの間には第１の
カレントミラー回路を構成する第４のトランジスタを接
続し、前記一方のトランジスタのベース端子には基準電
圧源を接続し、前記第１、第２のトランジスタのうちの
他方のトランジスタのベース端子には前記第４のトラン
ジスタと共に前記第１のカレントミラー回路を構成する
第５のトランジスタと抵抗器とによる電流設定回路を接
続し、電源ラインとアースラインとの間には前記第４の
トランジスタと共に前記第１のカレントミラー回路を構
成する第６のトランジスタと前記第３のトランジスタと
共に第２のカレントミラー回路を構成する第７のトラン
ジスタとの直列回路を接続し、前記第４のトランジスタ
と共に前記第１のカレントミラー回路を構成するように
接続された第８のトランジスタより定電流を得るように
構成した定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2201131A JPH0486907A (ja) | 1990-07-31 | 1990-07-31 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2201131A JPH0486907A (ja) | 1990-07-31 | 1990-07-31 | 定電流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0486907A true JPH0486907A (ja) | 1992-03-19 |
Family
ID=16435922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2201131A Pending JPH0486907A (ja) | 1990-07-31 | 1990-07-31 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0486907A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006077909A1 (ja) * | 2005-01-20 | 2006-07-27 | Rohm Co., Ltd | 定電流回路、それを用いた電源装置および発光装置 |
| WO2008149517A1 (ja) * | 2007-06-04 | 2008-12-11 | Panasonic Corporation | バイアス回路及びこれを備えた半導体集積回路 |
-
1990
- 1990-07-31 JP JP2201131A patent/JPH0486907A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006077909A1 (ja) * | 2005-01-20 | 2006-07-27 | Rohm Co., Ltd | 定電流回路、それを用いた電源装置および発光装置 |
| JP2006202043A (ja) * | 2005-01-20 | 2006-08-03 | Rohm Co Ltd | 定電流回路、それを用いた電源装置および発光装置 |
| US7915883B2 (en) | 2005-01-20 | 2011-03-29 | Rohm Co., Ltd. | Constant current circuit, light emitting apparatus and power supply apparatus using that constant current circuit |
| WO2008149517A1 (ja) * | 2007-06-04 | 2008-12-11 | Panasonic Corporation | バイアス回路及びこれを備えた半導体集積回路 |
| JPWO2008149517A1 (ja) * | 2007-06-04 | 2010-08-19 | パナソニック株式会社 | バイアス回路及びこれを備えた半導体集積回路 |
| US7834701B2 (en) | 2007-06-04 | 2010-11-16 | Panasonic Corporation | Bias circuit and semiconductor integrated circuit including the bias circuit |
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