JP3400354B2 - 電流源回路 - Google Patents
電流源回路Info
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
- G05F3/222—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
- G05F3/225—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage producing a current or voltage as a predetermined function of the temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—Dc amplifiers in which all stages are dc-coupled
- H03F3/343—Dc amplifiers in which all stages are dc-coupled with semiconductor devices only
- H03F3/3432—Dc amplifiers in which all stages are dc-coupled with semiconductor devices only with bipolar transistors
Description
【０００１】
【発明の属する技術分野】この発明はバイポーラトラン
ジスタを用いた半導体集積回路に係り、特に素子のばら
つきや周囲温度変化による入出力電流比の変動を改善し
た電流源回路に関する。
ジスタを用いた半導体集積回路に係り、特に素子のばら
つきや周囲温度変化による入出力電流比の変動を改善し
た電流源回路に関する。
【０００２】
【従来の技術】図６は電流源回路を備えた半導体集積回
路の一例である従来の同期検波回路の構成を示してい
る。この同期検波回路では、直流バイアス電圧ＶＢに重
畳された入力信号ＶＩＮがＮＰＮ型のトランジスタＱ１
のベースに供給される。そして、それぞれエミッタが共
通接続された各２個のＮＰＮ型のトランジスタＱ２、Ｑ
３及びＱ４、Ｑ５が、それぞれのベースに供給されるス
イッチ制御信号ＳＷ１、ＳＷ２に同期して制御されるこ
とにより、トランジスタＱ３、Ｑ５の共通コレクタから
検波出力信号ＯＵＴが得られる。
路の一例である従来の同期検波回路の構成を示してい
る。この同期検波回路では、直流バイアス電圧ＶＢに重
畳された入力信号ＶＩＮがＮＰＮ型のトランジスタＱ１
のベースに供給される。そして、それぞれエミッタが共
通接続された各２個のＮＰＮ型のトランジスタＱ２、Ｑ
３及びＱ４、Ｑ５が、それぞれのベースに供給されるス
イッチ制御信号ＳＷ１、ＳＷ２に同期して制御されるこ
とにより、トランジスタＱ３、Ｑ５の共通コレクタから
検波出力信号ＯＵＴが得られる。
【０００３】ここで、上記トランジスタＱ２、Ｑ３、Ｑ
４、Ｑ５の負荷として、ＰＮＰ型のトランジスタＱ６、
Ｑ７、Ｑ８、Ｑ９、ＮＰＮ型のトランジスタＱ１０及び
抵抗Ｒ１、Ｒ２、Ｒ３で構成されたカレントミラー回路
（電流源回路）１０が使用される。
４、Ｑ５の負荷として、ＰＮＰ型のトランジスタＱ６、
Ｑ７、Ｑ８、Ｑ９、ＮＰＮ型のトランジスタＱ１０及び
抵抗Ｒ１、Ｒ２、Ｒ３で構成されたカレントミラー回路
（電流源回路）１０が使用される。
【０００４】このカレントミラー回路１０において、ト
ランジスタＱ６のエミッタは抵抗Ｒ１を介して直流バイ
アス電圧ＶＡに接続されている。このトランジスタＱ６
のコレクタは前記トランジスタＱ２、Ｑ４の共通コレク
タに接続されている。トランジスタＱ７のエミッタは抵
抗Ｒ２を介して直流バイアス電圧ＶＡに接続されてい
る。このトランジスタＱ７のベースは上記トランジスタ
Ｑ６のベースに共通に接続され、コレクタは上記トラン
ジスタＱ３、Ｑ５の共通コレクタに接続されている。ト
ランジスタＱ９のエミッタは抵抗Ｒ３を介して直流バイ
アス電圧ＶＡに接続されている。このトランジスタＱ９
のベース及びコレクタは上記トランジスタＱ６、Ｑ７の
共通ベースに接続されている。なお、上記トランジスタ
Ｑ９と抵抗Ｒ３は、カレントミラー回路１０が発振する
ことを防止するために設けられている。
ランジスタＱ６のエミッタは抵抗Ｒ１を介して直流バイ
アス電圧ＶＡに接続されている。このトランジスタＱ６
のコレクタは前記トランジスタＱ２、Ｑ４の共通コレク
タに接続されている。トランジスタＱ７のエミッタは抵
抗Ｒ２を介して直流バイアス電圧ＶＡに接続されてい
る。このトランジスタＱ７のベースは上記トランジスタ
Ｑ６のベースに共通に接続され、コレクタは上記トラン
ジスタＱ３、Ｑ５の共通コレクタに接続されている。ト
ランジスタＱ９のエミッタは抵抗Ｒ３を介して直流バイ
アス電圧ＶＡに接続されている。このトランジスタＱ９
のベース及びコレクタは上記トランジスタＱ６、Ｑ７の
共通ベースに接続されている。なお、上記トランジスタ
Ｑ９と抵抗Ｒ３は、カレントミラー回路１０が発振する
ことを防止するために設けられている。
【０００５】上記トランジスタＱ１０のコレクタは上記
トランジスタＱ６、Ｑ７の共通ベースに接続されてい
る。このトランジスタＱ１０のエミッタは上記トランジ
スタＱ８のエミッタに接続されている。このトランジス
タＱ８のベースは上記トランジスタＱ６のコレクタに接
続されており、コレクタは接地電位に接続されている。
トランジスタＱ６、Ｑ７の共通ベースに接続されてい
る。このトランジスタＱ１０のエミッタは上記トランジ
スタＱ８のエミッタに接続されている。このトランジス
タＱ８のベースは上記トランジスタＱ６のコレクタに接
続されており、コレクタは接地電位に接続されている。
【０００６】また、ＮＰＮ型のトランジスタＱ１１、Ｑ
１２、Ｑ１３、Ｑ１４、抵抗Ｒ４、Ｒ５及び定電流源Ｉ
１、Ｉ２、Ｉ３、Ｉ４からなる回路は、上記トランジス
タＱ２、Ｑ３の共通エミッタ及びトランジスタＱ４、Ｑ
５の共通エミッタに、入力信号ＶＩＮに応じた電流もし
くは後述する一定電圧発生回路で発生される一定電圧に
応じた電流を供給するものであり、以下のように構成さ
れている。
１２、Ｑ１３、Ｑ１４、抵抗Ｒ４、Ｒ５及び定電流源Ｉ
１、Ｉ２、Ｉ３、Ｉ４からなる回路は、上記トランジス
タＱ２、Ｑ３の共通エミッタ及びトランジスタＱ４、Ｑ
５の共通エミッタに、入力信号ＶＩＮに応じた電流もし
くは後述する一定電圧発生回路で発生される一定電圧に
応じた電流を供給するものであり、以下のように構成さ
れている。
【０００７】すなわち、トランジスタＱ１１、Ｑ１２の
ベースはトランジスタＱ１のエミッタに接続されてい
る。トランジスタＱ１１のコレクタは上記一定電圧が供
給されるノードＮ１に接続され、エミッタは定電流源Ｉ
１を介して接地電位に接続されている。トランジスタＱ
１２のコレクタは上記トランジスタＱ２、Ｑ３の共通エ
ミッタに接続され、エミッタは定電流源Ｉ２を介して接
地電位に接続されている。トランジスタＱ１３、Ｑ１４
のベースは上記ノードＮ１に接続されている。トランジ
スタＱ１３のコレクタは上記トランジスタＱ４、Ｑ５の
共通エミッタに接続され、エミッタは定電流源Ｉ３を介
して接地電位に接続されている。トランジスタＱ１４の
コレクタは上記トランジスタＱ１のエミッタに接続さ
れ、エミッタは定電流源Ｉ４を介して接地電位に接続さ
れている。
ベースはトランジスタＱ１のエミッタに接続されてい
る。トランジスタＱ１１のコレクタは上記一定電圧が供
給されるノードＮ１に接続され、エミッタは定電流源Ｉ
１を介して接地電位に接続されている。トランジスタＱ
１２のコレクタは上記トランジスタＱ２、Ｑ３の共通エ
ミッタに接続され、エミッタは定電流源Ｉ２を介して接
地電位に接続されている。トランジスタＱ１３、Ｑ１４
のベースは上記ノードＮ１に接続されている。トランジ
スタＱ１３のコレクタは上記トランジスタＱ４、Ｑ５の
共通エミッタに接続され、エミッタは定電流源Ｉ３を介
して接地電位に接続されている。トランジスタＱ１４の
コレクタは上記トランジスタＱ１のエミッタに接続さ
れ、エミッタは定電流源Ｉ４を介して接地電位に接続さ
れている。
【０００８】また、上記トランジスタＱ１２、Ｑ１３の
エミッタ間には抵抗Ｒ４が、上記トランジスタＱ１１、
Ｑ１４のエミッタ間には抵抗Ｒ５がそれぞれ接続されて
いる。
エミッタ間には抵抗Ｒ４が、上記トランジスタＱ１１、
Ｑ１４のエミッタ間には抵抗Ｒ５がそれぞれ接続されて
いる。
【０００９】ＰＮＰ型のトランジスタＱ１５、Ｑ１６、
Ｑ１７、ＮＰＮ型のトランジスタＱ１８、Ｑ１９及び抵
抗Ｒ６からなる回路は上記一定電圧発生回路を構成して
いる。すなわち、トランジスタＱ１５のエミッタは抵抗
Ｒ６を介して直流バイアス電圧ＶＡに接続されている。
トランジスタＱ１６のエミッタは直流バイアス電圧ＶＡ
に接続されており、そのベースは上記トランジスタＱ１
５のベースに接続されている。また、トランジスタＱ１
６のベースとコレクタは短絡されている。トランジスタ
Ｑ１８のコレクタとベースは上記トランジスタＱ１５の
コレクタに接続されている。そして、このトランジスタ
Ｑ１８のコレクタ、ベース共通接続ノードＮ２はトラン
ジスタＱ１０のベースに接続されている。トランジスタ
Ｑ１７のエミッタは上記トランジスタＱ１８のエミッタ
に接続されている。
Ｑ１７、ＮＰＮ型のトランジスタＱ１８、Ｑ１９及び抵
抗Ｒ６からなる回路は上記一定電圧発生回路を構成して
いる。すなわち、トランジスタＱ１５のエミッタは抵抗
Ｒ６を介して直流バイアス電圧ＶＡに接続されている。
トランジスタＱ１６のエミッタは直流バイアス電圧ＶＡ
に接続されており、そのベースは上記トランジスタＱ１
５のベースに接続されている。また、トランジスタＱ１
６のベースとコレクタは短絡されている。トランジスタ
Ｑ１８のコレクタとベースは上記トランジスタＱ１５の
コレクタに接続されている。そして、このトランジスタ
Ｑ１８のコレクタ、ベース共通接続ノードＮ２はトラン
ジスタＱ１０のベースに接続されている。トランジスタ
Ｑ１７のエミッタは上記トランジスタＱ１８のエミッタ
に接続されている。
【００１０】トランジスタＱ１９のコレクタは上記トラ
ンジスタＱ１６のコレクタに接続されている。そして、
上記トランジスタＱ１７、Ｑ１９のベースは共通接続さ
れており、この共通ベースに直流バイアス電圧ＶＢが供
給されている。上記トランジスタＱ１７のコレクタは接
地電位に接続されており、上記トランジスタＱ１９のエ
ミッタはノードＮ１に接続されている。
ンジスタＱ１６のコレクタに接続されている。そして、
上記トランジスタＱ１７、Ｑ１９のベースは共通接続さ
れており、この共通ベースに直流バイアス電圧ＶＢが供
給されている。上記トランジスタＱ１７のコレクタは接
地電位に接続されており、上記トランジスタＱ１９のエ
ミッタはノードＮ１に接続されている。
【００１１】ところで、一般に、カレントミラー回路で
はトランジスタのベース電流等によって生じる入出力電
流比の誤差を補正する手段を有しており、図６に示した
カレントミラー回路１０では、トランジスタＱ６、Ｑ７
のベース電流とトランジスタＱ９のベース、コレクタ電
流による入出力電流比の誤差を補正するために、トラン
ジスタＱ８及びＱ１０を設けて、上記誤差を生じさせる
電流に相当する値の電流をトランジスタＱ８を介して接
地電位に流すようにしている。
はトランジスタのベース電流等によって生じる入出力電
流比の誤差を補正する手段を有しており、図６に示した
カレントミラー回路１０では、トランジスタＱ６、Ｑ７
のベース電流とトランジスタＱ９のベース、コレクタ電
流による入出力電流比の誤差を補正するために、トラン
ジスタＱ８及びＱ１０を設けて、上記誤差を生じさせる
電流に相当する値の電流をトランジスタＱ８を介して接
地電位に流すようにしている。
【００１２】しかし、上記補正用のトランジスタＱ８の
ベース電流自体がトランジスタＱ６のコレクタ電流と合
流し、このベース電流がカレントミラー回路の入出力電
流比に誤差を生じさせている。
ベース電流自体がトランジスタＱ６のコレクタ電流と合
流し、このベース電流がカレントミラー回路の入出力電
流比に誤差を生じさせている。
【００１３】このために、図６の回路では、さらに補正
回路２０を設けてトランジスタＱ８のベース電流による
誤差を補正している。この補正回路２０はＰＮＰ型のト
ランジスタＱ２０、Ｑ２１と抵抗Ｒ７によって構成され
ている。すなわち、トランジスタＱ２０のエミッタは抵
抗Ｒ７を介して直流バイアス電圧ＶＡに接続されてお
り、ベースはカレントミラー回路１０内のトランジスタ
Ｑ６、Ｑ７の共通ベースに接続されている。トランジス
タＱ２１のエミッタは上記トランジスタＱ２０のコレク
タに接続され、ベースはカレントミラー回路１０内のト
ランジスタＱ７のコレクタに接続され、コレクタは接地
電位に接続されている。
回路２０を設けてトランジスタＱ８のベース電流による
誤差を補正している。この補正回路２０はＰＮＰ型のト
ランジスタＱ２０、Ｑ２１と抵抗Ｒ７によって構成され
ている。すなわち、トランジスタＱ２０のエミッタは抵
抗Ｒ７を介して直流バイアス電圧ＶＡに接続されてお
り、ベースはカレントミラー回路１０内のトランジスタ
Ｑ６、Ｑ７の共通ベースに接続されている。トランジス
タＱ２１のエミッタは上記トランジスタＱ２０のコレク
タに接続され、ベースはカレントミラー回路１０内のト
ランジスタＱ７のコレクタに接続され、コレクタは接地
電位に接続されている。
【００１４】この補正回路２０において、トランジスタ
Ｑ２０はカレントミラー回路１０内のトランジスタＱ６
と共にカレントミラーを構成している。そして、トラン
ジスタＱ８とＱ２１のベース電流が等しくなるように抵
抗Ｒ７の値を設定することにより、トランジスタＱ６の
コレクタ電流とトランジスタＱ８のベース電流の和と、
トランジスタＱ７のコレクタ電流とトランジスタＱ２１
のベース電流の和とが等しくなり、これによってトラン
ジスタＱ８のベース電流によって生じる入出力電流比の
誤差が補正される。
Ｑ２０はカレントミラー回路１０内のトランジスタＱ６
と共にカレントミラーを構成している。そして、トラン
ジスタＱ８とＱ２１のベース電流が等しくなるように抵
抗Ｒ７の値を設定することにより、トランジスタＱ６の
コレクタ電流とトランジスタＱ８のベース電流の和と、
トランジスタＱ７のコレクタ電流とトランジスタＱ２１
のベース電流の和とが等しくなり、これによってトラン
ジスタＱ８のベース電流によって生じる入出力電流比の
誤差が補正される。
【００１５】
【発明が解決しようとする課題】ところで、上記図６の
従来回路において、トランジスタＱ８のベース電流の値
は、トランジスタＱ６のベース電流、トランジスタＱ７
のベース電流、トランジスタＱ９のベース電流及びコレ
クタ電流、トランジスタＱ２０のベース電流の総和の１
／ｈfe（ｈfeはトランジスタの電流増幅率）倍となり、
このベース電流に対する補正をトランジスタＱ２１のベ
ース電流（トランジスタＱ２０のコレクタ電流の１／ｈ
fe倍）のみで行っている。
従来回路において、トランジスタＱ８のベース電流の値
は、トランジスタＱ６のベース電流、トランジスタＱ７
のベース電流、トランジスタＱ９のベース電流及びコレ
クタ電流、トランジスタＱ２０のベース電流の総和の１
／ｈfe（ｈfeはトランジスタの電流増幅率）倍となり、
このベース電流に対する補正をトランジスタＱ２１のベ
ース電流（トランジスタＱ２０のコレクタ電流の１／ｈ
fe倍）のみで行っている。
【００１６】このため、ある条件下でトランジスタＱ２
１のベース電流の値を合わせ込んだとしても、素子のば
らつきや周囲温度変化により、トランジスタＱ８とＱ２
１のベース電流にアンバランスが生じることがある。こ
の結果、検波出力信号ＯＵＴを得るノードと、このノー
ドと対をなすトランジスタＱ２、Ｑ４の共通コレクタノ
ードであるノードＮ３とに流れる電流の値が、素子ばら
つきや周囲温度変化によって変動し、これにより入出力
電流比が変動するという問題がある。
１のベース電流の値を合わせ込んだとしても、素子のば
らつきや周囲温度変化により、トランジスタＱ８とＱ２
１のベース電流にアンバランスが生じることがある。こ
の結果、検波出力信号ＯＵＴを得るノードと、このノー
ドと対をなすトランジスタＱ２、Ｑ４の共通コレクタノ
ードであるノードＮ３とに流れる電流の値が、素子ばら
つきや周囲温度変化によって変動し、これにより入出力
電流比が変動するという問題がある。
【００１７】さらに、従来では、検波出力信号ＯＵＴを
得るノードと対をなすノードＮ３の電位は、各トランジ
スタのベース、エミッタ間電圧をＶBE（Ｑｉ）（ｉ＝
１、２…）で表わすと、ＶＢ＋ＶBE（Ｑ１７）＋ＶBE
（Ｑ１８）−ＶBE（Ｑ１０）−ＶBE（Ｑ８）で決まる。
しかし、検波出力信号ＯＵＴを得るノードの電位は一義
的に決まらず不確定となる。このため、トランジスタＱ
６とＱ７のエミッタ、コレクタ間電圧ＶCEの値が異なっ
たものとなり、アーリー効果の影響でトランジスタＱ６
とＱ７のコレクタ電流がアンバランスになるという問題
も生じていた。
得るノードと対をなすノードＮ３の電位は、各トランジ
スタのベース、エミッタ間電圧をＶBE（Ｑｉ）（ｉ＝
１、２…）で表わすと、ＶＢ＋ＶBE（Ｑ１７）＋ＶBE
（Ｑ１８）−ＶBE（Ｑ１０）−ＶBE（Ｑ８）で決まる。
しかし、検波出力信号ＯＵＴを得るノードの電位は一義
的に決まらず不確定となる。このため、トランジスタＱ
６とＱ７のエミッタ、コレクタ間電圧ＶCEの値が異なっ
たものとなり、アーリー効果の影響でトランジスタＱ６
とＱ７のコレクタ電流がアンバランスになるという問題
も生じていた。
【００１８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、素子のばらつきや周囲
温度変化に影響を受けずにカレントミラー回路の入出力
電流比を常に一定に保つことができる電流源回路を提供
することにある。
されたものであり、その目的は、素子のばらつきや周囲
温度変化に影響を受けずにカレントミラー回路の入出力
電流比を常に一定に保つことができる電流源回路を提供
することにある。
【００１９】この発明の他の目的は、カレントミラー回
路を構成する一対のトランジスタのエミッタ、コレクタ
間電圧の差に基づくアーリー効果の影響によるコレクタ
電流のアンバランス状態が防止できる電流源回路を提供
することにある。
路を構成する一対のトランジスタのエミッタ、コレクタ
間電圧の差に基づくアーリー効果の影響によるコレクタ
電流のアンバランス状態が防止できる電流源回路を提供
することにある。
【００２０】
【課題を解決するための手段】この発明の電流源回路
は、第１電位が供給される第１電位ノードと、上記第１
電位よりも低い第２電位が供給される第２電位ノード
と、エミッタが上記第１電位ノードに結合された第１極
性の第１のトランジスタと、エミッタが上記第１電位ノ
ードに結合され、ベースが上記第１のトランジスタのベ
ースに共通に接続された第１極性の第２のトランジスタ
と、コレクタが上記第１、第２のトランジスタのベース
共通接続ノードに結合され、上記第１極性とは反対極性
の第２極性の第３のトランジスタと、エミッタが上記第
３のトランジスタのエミッタに接続され、ベースが上記
第１のトランジスタのコレクタに接続され、コレクタが
上記第２電位ノードに接続された第１極性の第４のトラ
ンジスタとを有し、上記第１、第２のトランジスタのコ
レクタを電流入出力端子とするカレントミラー回路と、
エミッタが上記第１電位ノードに結合された第１極性の
第５のトランジスタと、エミッタが上記第１電位ノード
に結合され、ベースが上記第５のトランジスタのベース
に共通に接続され、コレクタが上記第３のトランジスタ
のベースに接続された第１極性の第６のトランジスタ
と、エミッタが上記第５、第６のトランジスタのベース
共通接続ノードに結合され、ベースが上記第５のトラン
ジスタのコレクタに接続された第１極性の第７のトラン
ジスタと、エミッタが上記第７のトランジスタのコレク
タに接続され、ベースが上記第２のトランジスタのコレ
クタに接続され、コレクタが上記第２電位ノードに接続
された第１極性の第８のトランジスタと、ベース及びコ
レクタが上記第３のトランジスタのベースに接続され、
エミッタが上記第８のトランジスタのエミッタに接続さ
れた第２極性の第９のトランジスタとを有する補正回路
とを具備したことを特徴とする。
は、第１電位が供給される第１電位ノードと、上記第１
電位よりも低い第２電位が供給される第２電位ノード
と、エミッタが上記第１電位ノードに結合された第１極
性の第１のトランジスタと、エミッタが上記第１電位ノ
ードに結合され、ベースが上記第１のトランジスタのベ
ースに共通に接続された第１極性の第２のトランジスタ
と、コレクタが上記第１、第２のトランジスタのベース
共通接続ノードに結合され、上記第１極性とは反対極性
の第２極性の第３のトランジスタと、エミッタが上記第
３のトランジスタのエミッタに接続され、ベースが上記
第１のトランジスタのコレクタに接続され、コレクタが
上記第２電位ノードに接続された第１極性の第４のトラ
ンジスタとを有し、上記第１、第２のトランジスタのコ
レクタを電流入出力端子とするカレントミラー回路と、
エミッタが上記第１電位ノードに結合された第１極性の
第５のトランジスタと、エミッタが上記第１電位ノード
に結合され、ベースが上記第５のトランジスタのベース
に共通に接続され、コレクタが上記第３のトランジスタ
のベースに接続された第１極性の第６のトランジスタ
と、エミッタが上記第５、第６のトランジスタのベース
共通接続ノードに結合され、ベースが上記第５のトラン
ジスタのコレクタに接続された第１極性の第７のトラン
ジスタと、エミッタが上記第７のトランジスタのコレク
タに接続され、ベースが上記第２のトランジスタのコレ
クタに接続され、コレクタが上記第２電位ノードに接続
された第１極性の第８のトランジスタと、ベース及びコ
レクタが上記第３のトランジスタのベースに接続され、
エミッタが上記第８のトランジスタのエミッタに接続さ
れた第２極性の第９のトランジスタとを有する補正回路
とを具備したことを特徴とする。
【００２１】この発明の電流源回路は、第１電位が供給
される第１電位ノードと、上記第１電位よりも低い第２
電位が供給される第２電位ノードと、エミッタが上記第
１電位ノードに結合された第１極性の第１のトランジス
タと、エミッタが上記第１電位ノードに結合され、ベー
スが上記第１のトランジスタのベースに共通に接続され
た第１極性の第２のトランジスタと、エミッタが上記第
１、第２のトランジスタのベース共通接続ノードに結合
され、ベースが上記第１のトランジスタのコレクタに接
続され、コレクタが上記第２電位ノードに接続された第
１極性の第３のトランジスタと、エミッタが上記第１電
位ノードに結合され、ベース及びコレクタが上記第１、
第２のトランジスタのベース共通接続ノードに接続され
た第１極性の第４のトランジスタとを有し、上記第１、
第２のトランジスタのコレクタを電流入出力端子とする
カレントミラー回路と、エミッタが上記第１電位ノード
に結合された第１極性の第５のトランジスタと、エミッ
タが上記第１電位ノードに結合され、ベースが上記第５
のトランジスタのベースに共通に接続され、コレクタが
上記第２電位ノードに接続された第１極性の第６のトラ
ンジスタと、エミッタが上記第１電位ノードに結合さ
れ、ベースが上記第５、第６のトランジスタのベース共
通接続ノードに接続された第１極性の第７のトランジス
タと、エミッタが上記第５、第６、第７のトランジスタ
のベース共通接続ノードに接続され、ベースが上記第５
のトランジスタのコレクタに接続され、コレクタが上記
第７のトランジスタのコレクタに接続された第１極性の
第８のトランジスタと、エミッタが上記第８のトランジ
スタのコレクタに接続され、ベースが上記第２のトラン
ジスタのコレクタに接続され、コレクタが上記第２電位
ノードに接続された第１極性の第９のトランジスタとを
有する補正回路とを具備したことを特徴とする。
される第１電位ノードと、上記第１電位よりも低い第２
電位が供給される第２電位ノードと、エミッタが上記第
１電位ノードに結合された第１極性の第１のトランジス
タと、エミッタが上記第１電位ノードに結合され、ベー
スが上記第１のトランジスタのベースに共通に接続され
た第１極性の第２のトランジスタと、エミッタが上記第
１、第２のトランジスタのベース共通接続ノードに結合
され、ベースが上記第１のトランジスタのコレクタに接
続され、コレクタが上記第２電位ノードに接続された第
１極性の第３のトランジスタと、エミッタが上記第１電
位ノードに結合され、ベース及びコレクタが上記第１、
第２のトランジスタのベース共通接続ノードに接続され
た第１極性の第４のトランジスタとを有し、上記第１、
第２のトランジスタのコレクタを電流入出力端子とする
カレントミラー回路と、エミッタが上記第１電位ノード
に結合された第１極性の第５のトランジスタと、エミッ
タが上記第１電位ノードに結合され、ベースが上記第５
のトランジスタのベースに共通に接続され、コレクタが
上記第２電位ノードに接続された第１極性の第６のトラ
ンジスタと、エミッタが上記第１電位ノードに結合さ
れ、ベースが上記第５、第６のトランジスタのベース共
通接続ノードに接続された第１極性の第７のトランジス
タと、エミッタが上記第５、第６、第７のトランジスタ
のベース共通接続ノードに接続され、ベースが上記第５
のトランジスタのコレクタに接続され、コレクタが上記
第７のトランジスタのコレクタに接続された第１極性の
第８のトランジスタと、エミッタが上記第８のトランジ
スタのコレクタに接続され、ベースが上記第２のトラン
ジスタのコレクタに接続され、コレクタが上記第２電位
ノードに接続された第１極性の第９のトランジスタとを
有する補正回路とを具備したことを特徴とする。
【００２２】この発明の電流源回路は、第１電位が供給
される第１電位ノードと、上記第１電位よりも低い第２
電位が供給される第２電位ノードと、エミッタが上記第
１電位ノードに結合された第１極性の第１のトランジス
タと、エミッタが上記第１電位ノードに結合され、ベー
スが上記第１のトランジスタのベースに共通に接続され
た第１極性の第２のトランジスタと、コレクタが上記第
１、第２のトランジスタのベース共通接続ノードに接続
され、上記第１極性とは反対極性の第２極性の第３のト
ランジスタと、エミッタが上記第３のトランジスタのエ
ミッタに接続され、ベースが上記第１のトランジスタの
コレクタに接続され、コレクタが上記第２電位ノードに
接続された第１極性の第４のトランジスタと、エミッタ
が上記第１電位ノードに結合され、ベース及びコレクタ
が上記第１、第２のトランジスタのベース共通接続ノー
ドに接続された第１極性の第５のトランジスタとを有
し、上記第１、第２のトランジスタのコレクタを電流入
出力端子とするカレントミラー回路と、エミッタが上記
第１電位ノードに結合された第１極性の第６のトランジ
スタと、エミッタが上記第１電位ノードに結合され、ベ
ースが上記第６のトランジスタのベースに共通に接続さ
れ、コレクタが上記第２電位ノードに接続された第１極
性の第７のトランジスタと、エミッタが上記第１電位ノ
ードに結合され、ベースが上記第６、第７のトランジス
タのベース共通接続ノードに接続され、コレクタが上記
第３のトランジスタのベースに接続された第１極性の第
８のトランジスタと、エミッタが上記第６、第７、第８
のトランジスタのベース共通接続ノードに接続され、ベ
ースが上記第６のトランジスタのコレクタに接続された
第１極性の第９のトランジスタと、エミッタが上記第９
のトランジスタのコレクタに接続され、ベースが上記第
２のトランジスタのコレクタに接続され、コレクタが上
記第２電位ノードに接続された第１極性の第１０のトラ
ンジスタと、ベース及びコレクタが上記第３のトランジ
スタのベースに接続され、エミッタが上記第１０のトラ
ンジスタのエミッタに接続された第２極性の第１１のト
ランジスタとを有する補正回路とを具備したことを特徴
とする。
される第１電位ノードと、上記第１電位よりも低い第２
電位が供給される第２電位ノードと、エミッタが上記第
１電位ノードに結合された第１極性の第１のトランジス
タと、エミッタが上記第１電位ノードに結合され、ベー
スが上記第１のトランジスタのベースに共通に接続され
た第１極性の第２のトランジスタと、コレクタが上記第
１、第２のトランジスタのベース共通接続ノードに接続
され、上記第１極性とは反対極性の第２極性の第３のト
ランジスタと、エミッタが上記第３のトランジスタのエ
ミッタに接続され、ベースが上記第１のトランジスタの
コレクタに接続され、コレクタが上記第２電位ノードに
接続された第１極性の第４のトランジスタと、エミッタ
が上記第１電位ノードに結合され、ベース及びコレクタ
が上記第１、第２のトランジスタのベース共通接続ノー
ドに接続された第１極性の第５のトランジスタとを有
し、上記第１、第２のトランジスタのコレクタを電流入
出力端子とするカレントミラー回路と、エミッタが上記
第１電位ノードに結合された第１極性の第６のトランジ
スタと、エミッタが上記第１電位ノードに結合され、ベ
ースが上記第６のトランジスタのベースに共通に接続さ
れ、コレクタが上記第２電位ノードに接続された第１極
性の第７のトランジスタと、エミッタが上記第１電位ノ
ードに結合され、ベースが上記第６、第７のトランジス
タのベース共通接続ノードに接続され、コレクタが上記
第３のトランジスタのベースに接続された第１極性の第
８のトランジスタと、エミッタが上記第６、第７、第８
のトランジスタのベース共通接続ノードに接続され、ベ
ースが上記第６のトランジスタのコレクタに接続された
第１極性の第９のトランジスタと、エミッタが上記第９
のトランジスタのコレクタに接続され、ベースが上記第
２のトランジスタのコレクタに接続され、コレクタが上
記第２電位ノードに接続された第１極性の第１０のトラ
ンジスタと、ベース及びコレクタが上記第３のトランジ
スタのベースに接続され、エミッタが上記第１０のトラ
ンジスタのエミッタに接続された第２極性の第１１のト
ランジスタとを有する補正回路とを具備したことを特徴
とする。
【００２３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１はこの発明の第１の実施の
形態による半導体集積回路の回路図であり、従来と同様
に同期検波回路の例が示されている。なお、図６に示し
た従来回路と対応する箇所には同じ符号を付して説明を
行う。
実施の形態を説明する。図１はこの発明の第１の実施の
形態による半導体集積回路の回路図であり、従来と同様
に同期検波回路の例が示されている。なお、図６に示し
た従来回路と対応する箇所には同じ符号を付して説明を
行う。
【００２４】ＮＰＮ型のトランジスタＱ１のベースには
直流バイアス電圧ＶＢに重畳された入力信号ＶＩＮが供
給される。なお、図６に示した従来回路では、このトラ
ンジスタＱ１のコレクタを直流バイアス電圧ＶＡに接続
していたが、この例では後述する補正回路内の所定のノ
ードに接続している。
直流バイアス電圧ＶＢに重畳された入力信号ＶＩＮが供
給される。なお、図６に示した従来回路では、このトラ
ンジスタＱ１のコレクタを直流バイアス電圧ＶＡに接続
していたが、この例では後述する補正回路内の所定のノ
ードに接続している。
【００２５】それぞれ２個のＮＰＮ型のトランジスタＱ
２、Ｑ３及びＱ４、Ｑ５のエミッタ同士が共通接続さ
れ、トランジスタＱ２、Ｑ５のベースにはスイッチ制御
信号ＳＷ１が、トランジスタＱ３、Ｑ４のベースにはス
イッチ制御信号ＳＷ２がそれぞれ供給される。上記トラ
ンジスタＱ２、Ｑ４のコレクタは共通接続され、トラン
ジスタＱ３、Ｑ５のコレクタは共通接続される。そして
トランジスタＱ３、Ｑ５のコレクタ共通接続ノードから
検波出力信号ＯＵＴが得られる。
２、Ｑ３及びＱ４、Ｑ５のエミッタ同士が共通接続さ
れ、トランジスタＱ２、Ｑ５のベースにはスイッチ制御
信号ＳＷ１が、トランジスタＱ３、Ｑ４のベースにはス
イッチ制御信号ＳＷ２がそれぞれ供給される。上記トラ
ンジスタＱ２、Ｑ４のコレクタは共通接続され、トラン
ジスタＱ３、Ｑ５のコレクタは共通接続される。そして
トランジスタＱ３、Ｑ５のコレクタ共通接続ノードから
検波出力信号ＯＵＴが得られる。
【００２６】上記トランジスタＱ２、Ｑ３、Ｑ４、Ｑ５
の負荷として、従来と同様に、ＰＮＰ型のトランジスタ
Ｑ６、Ｑ７、Ｑ８、Ｑ９、ＮＰＮ型のトランジスタＱ１
０及び抵抗Ｒ１、Ｒ２、Ｒ３で構成されたカレントミラ
ー回路１０が使用される。
の負荷として、従来と同様に、ＰＮＰ型のトランジスタ
Ｑ６、Ｑ７、Ｑ８、Ｑ９、ＮＰＮ型のトランジスタＱ１
０及び抵抗Ｒ１、Ｒ２、Ｒ３で構成されたカレントミラ
ー回路１０が使用される。
【００２７】上記トランジスタＱ９と抵抗Ｒ３は、カレ
ントミラー回路が発振することを防止するために設けら
れている。この実施の形態に係る同期検波回路では、従
来の補正回路２０に代えて新たに補正回路３０が設けら
れている。この補正回路３０は、ＰＮＰ型のトランジス
タＱ３１、Ｑ３２、Ｑ３３、Ｑ３４、ＮＰＮ型のトラン
ジスタＱ３５及び抵抗Ｒ１１、Ｒ１２を含んで構成され
ている。
ントミラー回路が発振することを防止するために設けら
れている。この実施の形態に係る同期検波回路では、従
来の補正回路２０に代えて新たに補正回路３０が設けら
れている。この補正回路３０は、ＰＮＰ型のトランジス
タＱ３１、Ｑ３２、Ｑ３３、Ｑ３４、ＮＰＮ型のトラン
ジスタＱ３５及び抵抗Ｒ１１、Ｒ１２を含んで構成され
ている。
【００２８】この補正回路３０は、カレントミラー回路
１０におけるトランジスタＱ８のベース電流を補正する
と共に、トランジスタＱ６、Ｑ７のアーリー効果に基づ
くコレクタ電流のアンバランス状態の補正も行う。
１０におけるトランジスタＱ８のベース電流を補正する
と共に、トランジスタＱ６、Ｑ７のアーリー効果に基づ
くコレクタ電流のアンバランス状態の補正も行う。
【００２９】ＰＮＰ型のトランジスタＱ３１、Ｑ３２
は、カレントミラー回路１０内のトランジスタＱ６、Ｑ
７に対応したものであり、トランジスタＱ６、Ｑ７に対
応してベースが共通に接続されている。さらに抵抗Ｒ１
１、Ｒ１２はカレントミラー回路１０内の抵抗Ｒ１、Ｒ
２に対応したものであり、トランジスタＱ３１、Ｑ３２
のエミッタがこれら抵抗Ｒ１１、Ｒ１２を介して直流バ
イアス電圧ＶＡに接続されている。
は、カレントミラー回路１０内のトランジスタＱ６、Ｑ
７に対応したものであり、トランジスタＱ６、Ｑ７に対
応してベースが共通に接続されている。さらに抵抗Ｒ１
１、Ｒ１２はカレントミラー回路１０内の抵抗Ｒ１、Ｒ
２に対応したものであり、トランジスタＱ３１、Ｑ３２
のエミッタがこれら抵抗Ｒ１１、Ｒ１２を介して直流バ
イアス電圧ＶＡに接続されている。
【００３０】トランジスタＱ３３のエミッタは上記Ｑ３
１、Ｑ３２の共通ベースに接続され、ベースは上記トラ
ンジスタＱ３１のコレクタに接続されている。さらにト
ランジスタＱ３４のエミッタは上記トランジスタＱ３３
のコレクタに接続され、ベースはカレントミラー回路１
０内のトランジスタＱ７のコレクタに接続され、コレク
タは接地電位に接続されている。
１、Ｑ３２の共通ベースに接続され、ベースは上記トラ
ンジスタＱ３１のコレクタに接続されている。さらにト
ランジスタＱ３４のエミッタは上記トランジスタＱ３３
のコレクタに接続され、ベースはカレントミラー回路１
０内のトランジスタＱ７のコレクタに接続され、コレク
タは接地電位に接続されている。
【００３１】トランジスタＱ３５のコレクタ及びベース
は上記トランジスタＱ３２のコレクタに接続されると共
にカレントミラー回路１０内のトランジスタＱ１０のベ
ースが接続されたノードＮ２に接続されている。
は上記トランジスタＱ３２のコレクタに接続されると共
にカレントミラー回路１０内のトランジスタＱ１０のベ
ースが接続されたノードＮ２に接続されている。
【００３２】また、この実施の形態の回路では、先のノ
ードＮ１に一定電位を与えるためにＮＰＮ型のトランジ
スタＱ２２が設けられている。すなわち、このトランジ
スタＱ２２のコレクタは先のトランジスタＱ１のコレク
タと共に上記トランジスタＱ３１のコレクタに接続さ
れ、エミッタはノードＮ１に接続され、ベースには直流
バイアス電圧ＶＢが供給されている。
ードＮ１に一定電位を与えるためにＮＰＮ型のトランジ
スタＱ２２が設けられている。すなわち、このトランジ
スタＱ２２のコレクタは先のトランジスタＱ１のコレク
タと共に上記トランジスタＱ３１のコレクタに接続さ
れ、エミッタはノードＮ１に接続され、ベースには直流
バイアス電圧ＶＢが供給されている。
【００３３】なお、定電流源Ｉ１、Ｉ２、Ｉ３、Ｉ４の
電流比は例えば１：２：２：１に設定されている。この
同期検波回路では、補正回路３０内にトランジスタＱ３
１〜Ｑ３５及び抵抗Ｒ１１、Ｒ１２を設けて、カレント
ミラー回路１０内のトランジスタＱ６、Ｑ７、Ｑ１０、
Ｑ８及び抵抗Ｒ１、Ｒ２からなるカレントミラーと同等
のカレントミラーを補正回路３０内に構成し、かつトラ
ンジスタＱ３４のエミッタとカレントミラー回路１０内
のトランジスタＱ１０のベースとの間にエミッタ、ベー
ス間が挿入されるようにトランジスタＱ３５を設けてい
る。
電流比は例えば１：２：２：１に設定されている。この
同期検波回路では、補正回路３０内にトランジスタＱ３
１〜Ｑ３５及び抵抗Ｒ１１、Ｒ１２を設けて、カレント
ミラー回路１０内のトランジスタＱ６、Ｑ７、Ｑ１０、
Ｑ８及び抵抗Ｒ１、Ｒ２からなるカレントミラーと同等
のカレントミラーを補正回路３０内に構成し、かつトラ
ンジスタＱ３４のエミッタとカレントミラー回路１０内
のトランジスタＱ１０のベースとの間にエミッタ、ベー
ス間が挿入されるようにトランジスタＱ３５を設けてい
る。
【００３４】さらにノードＮ１に供給する一定電圧を発
生させるためにトランジスタＱ１に対応したトランジス
タＱ２２が付加されている。なお、カレントミラー回路
１０では、抵抗Ｒ１〜Ｒ３を省略することができるが、
これらを省略した場合には補正回路３０側でも抵抗Ｒ１
１とＲ１２を省略することができる。
生させるためにトランジスタＱ１に対応したトランジス
タＱ２２が付加されている。なお、カレントミラー回路
１０では、抵抗Ｒ１〜Ｒ３を省略することができるが、
これらを省略した場合には補正回路３０側でも抵抗Ｒ１
１とＲ１２を省略することができる。
【００３５】図１の回路において、カレントミラー回路
１０では、トランジスタＱ１０のコレクタ、エミッタ間
及びトランジスタＱ８のエミッタ、ベース間を介してト
ランジスタＱ６、Ｑ７の共通ベースからトランジスタＱ
６のコレクタ側に、トランジスタＱ８のベース電流が流
れ込む。
１０では、トランジスタＱ１０のコレクタ、エミッタ間
及びトランジスタＱ８のエミッタ、ベース間を介してト
ランジスタＱ６、Ｑ７の共通ベースからトランジスタＱ
６のコレクタ側に、トランジスタＱ８のベース電流が流
れ込む。
【００３６】これに対して、補正回路３０内では、トラ
ンジスタＱ３３のエミッタ、コレクタ間及びトランジス
タＱ３４のエミッタ、ベース間を介してトランジスタＱ
３１、Ｑ３２の共通ベースからトランジスタＱ７のコレ
クタ側に、トランジスタＱ３４のベース電流が流れ込
む。
ンジスタＱ３３のエミッタ、コレクタ間及びトランジス
タＱ３４のエミッタ、ベース間を介してトランジスタＱ
３１、Ｑ３２の共通ベースからトランジスタＱ７のコレ
クタ側に、トランジスタＱ３４のベース電流が流れ込
む。
【００３７】このため、トランジスタＱ６とＱ３１、Ｑ
７とＱ３２、Ｑ１０とＱ３５、Ｑ８とＱ３４それぞれの
素子サイズ等の各種条件及び抵抗Ｒ１とＲ１１、Ｒ２と
Ｒ１２の抵抗値を等しくすることにより、トランジスタ
Ｑ８のベース電流をトランジスタＱ３４のベース電流に
ほぼ等しく設定することができる。
７とＱ３２、Ｑ１０とＱ３５、Ｑ８とＱ３４それぞれの
素子サイズ等の各種条件及び抵抗Ｒ１とＲ１１、Ｒ２と
Ｒ１２の抵抗値を等しくすることにより、トランジスタ
Ｑ８のベース電流をトランジスタＱ３４のベース電流に
ほぼ等しく設定することができる。
【００３８】ここで、製造時に素子にばらつきが発生し
た場合、各種条件が等しい素子どうしのばらつきは同等
になるので、上記両ベース電流の値は素子のばらつきに
応じて同等に変化する。また、周囲温度変化を考えた場
合、補正回路３０でトランジスタＱ３４のベース電流を
発生させる部分の回路構成がカレントミラー回路１０の
それとほぼ同等なので、周囲温度変化による上記両ベー
ス電流の変動も同等になる。この結果、素子のばらつき
や周囲温度変化に影響を受けずにカレントミラー回路の
入出力電流比を一定に保つことができる。
た場合、各種条件が等しい素子どうしのばらつきは同等
になるので、上記両ベース電流の値は素子のばらつきに
応じて同等に変化する。また、周囲温度変化を考えた場
合、補正回路３０でトランジスタＱ３４のベース電流を
発生させる部分の回路構成がカレントミラー回路１０の
それとほぼ同等なので、周囲温度変化による上記両ベー
ス電流の変動も同等になる。この結果、素子のばらつき
や周囲温度変化に影響を受けずにカレントミラー回路の
入出力電流比を一定に保つことができる。
【００３９】一方、トランジスタＱ２、Ｑ４の共通コレ
クタノードであるノードＮ３の電位は、検波出力信号Ｏ
ＵＴを得るノードの電位から、トランジスタＱ３４、Ｑ
３５それぞれのベース、エミッタ間電圧ＶBE分だけ上が
り、さらにそれからトランジスタＱ１０、Ｑ８それぞれ
のベース、エミッタ間電圧ＶBE分だけ下がったものとな
る。ここで、ＰＮＰ型、ＮＰＮ型トランジスタそれぞれ
のＶBEは一般に等しいと考えてよいので、ノードＮ３の
電位は検波出力信号ＯＵＴを得るノードの電位と等しく
なる。この結果、トランジスタＱ６とＱ７のエミッタ、
コレクタ間電圧ＶCEを等しくすることができ、それぞれ
のエミッタ、コレクタ間電圧ＶCEの値が異なることによ
って生じるアーリー効果による影響で、トランジスタＱ
６とＱ７のコレクタ電流がアンバランス状態になるとい
う問題が解消される。
クタノードであるノードＮ３の電位は、検波出力信号Ｏ
ＵＴを得るノードの電位から、トランジスタＱ３４、Ｑ
３５それぞれのベース、エミッタ間電圧ＶBE分だけ上が
り、さらにそれからトランジスタＱ１０、Ｑ８それぞれ
のベース、エミッタ間電圧ＶBE分だけ下がったものとな
る。ここで、ＰＮＰ型、ＮＰＮ型トランジスタそれぞれ
のＶBEは一般に等しいと考えてよいので、ノードＮ３の
電位は検波出力信号ＯＵＴを得るノードの電位と等しく
なる。この結果、トランジスタＱ６とＱ７のエミッタ、
コレクタ間電圧ＶCEを等しくすることができ、それぞれ
のエミッタ、コレクタ間電圧ＶCEの値が異なることによ
って生じるアーリー効果による影響で、トランジスタＱ
６とＱ７のコレクタ電流がアンバランス状態になるとい
う問題が解消される。
【００４０】また、ノードＮ１の電位は、直流バイアス
電圧ＶＢからトランジスタＱ２２のベース、エミッタ間
電圧だけ下がった一定電圧にされる。図２はこの発明の
第２の実施の形態による半導体集積回路の構成を示して
いる。この図２の回路において、図１に示した第１の実
施の形態による回路と対応する箇所には同じ符号を付し
て説明を行う。
電圧ＶＢからトランジスタＱ２２のベース、エミッタ間
電圧だけ下がった一定電圧にされる。図２はこの発明の
第２の実施の形態による半導体集積回路の構成を示して
いる。この図２の回路において、図１に示した第１の実
施の形態による回路と対応する箇所には同じ符号を付し
て説明を行う。
【００４１】この実施の形態に係る同期検波回路が図１
のものと異なる点は、カレントミラー回路１０内のトラ
ンジスタＱ１０が省略され、ベース電流補正用のトラン
ジスタＱ８のエミッタがトランジスタＱ６、Ｑ７の共通
ベースに直接に接続されている点と、図１中の補正回路
３０に代えて別の補正回路４０が設けられている点であ
る。
のものと異なる点は、カレントミラー回路１０内のトラ
ンジスタＱ１０が省略され、ベース電流補正用のトラン
ジスタＱ８のエミッタがトランジスタＱ６、Ｑ７の共通
ベースに直接に接続されている点と、図１中の補正回路
３０に代えて別の補正回路４０が設けられている点であ
る。
【００４２】上記補正回路４０が図１の補正回路３０と
異なる点は、カレントミラー回路１０内でトランジスタ
Ｑ１０が省略されたことに対応してトランジスタＱ３５
が省略されている点と、新たにＰＮＰ型のトランジスタ
Ｑ３６と抵抗Ｒ１３が追加されている点である。そし
て、トランジスタＱ３５が省略されたことにより、トラ
ンジスタＱ３２のコレクタはトランジスタＱ３４のエミ
ッタに直接に接続されている。
異なる点は、カレントミラー回路１０内でトランジスタ
Ｑ１０が省略されたことに対応してトランジスタＱ３５
が省略されている点と、新たにＰＮＰ型のトランジスタ
Ｑ３６と抵抗Ｒ１３が追加されている点である。そし
て、トランジスタＱ３５が省略されたことにより、トラ
ンジスタＱ３２のコレクタはトランジスタＱ３４のエミ
ッタに直接に接続されている。
【００４３】追加された上記トランジスタＱ３６のエミ
ッタは、抵抗Ｒ１３を介して直流バイアス電圧ＶＡに接
続されている。また、このトランジスタＱ３６のベース
は、トランジスタＱ３１、Ｑ３２のベース共通接続ノー
ドに接続され、コレクタは接地電位に接続されている。
ッタは、抵抗Ｒ１３を介して直流バイアス電圧ＶＡに接
続されている。また、このトランジスタＱ３６のベース
は、トランジスタＱ３１、Ｑ３２のベース共通接続ノー
ドに接続され、コレクタは接地電位に接続されている。
【００４４】なお、この実施の形態でも、カレントミラ
ー回路１０で抵抗Ｒ１〜Ｒ３を省略してもよいが、これ
らを省略した場合には補正回路４０側でも抵抗Ｒ１１〜
Ｒ１３を省略することができる。
ー回路１０で抵抗Ｒ１〜Ｒ３を省略してもよいが、これ
らを省略した場合には補正回路４０側でも抵抗Ｒ１１〜
Ｒ１３を省略することができる。
【００４５】このような構成において、カレントミラー
回路１０では、トランジスタＱ８のエミッタ、ベース間
を介してトランジスタＱ６、Ｑ７の共通ベースからトラ
ンジスタＱ６のコレクタ側に、トランジスタＱ８のベー
ス電流が流れ込む。
回路１０では、トランジスタＱ８のエミッタ、ベース間
を介してトランジスタＱ６、Ｑ７の共通ベースからトラ
ンジスタＱ６のコレクタ側に、トランジスタＱ８のベー
ス電流が流れ込む。
【００４６】これに対して、補正回路４０内では、トラ
ンジスタＱ３３のエミッタ、コレクタ間及びトランジス
タＱ３４のエミッタ、ベース間を介してトランジスタＱ
３１、Ｑ３２、Ｑ３７の共通ベースからトランジスタＱ
７のコレクタ側に、トランジスタＱ３４のベース電流が
流れ込む。
ンジスタＱ３３のエミッタ、コレクタ間及びトランジス
タＱ３４のエミッタ、ベース間を介してトランジスタＱ
３１、Ｑ３２、Ｑ３７の共通ベースからトランジスタＱ
７のコレクタ側に、トランジスタＱ３４のベース電流が
流れ込む。
【００４７】ここで、カレントミラー回路１０内のトラ
ンジスタＱ８のベース電流は、トランジスタＱ６のベー
ス電流、トランジスタＱ９のベース電流及びコレクタ電
流、トランジスタＱ７のベース電流の総和の１／ｈfe、
すなわち３個分のトランジスタのベース電流と１個分の
トランジスタのコレクタ電流の総和の１／ｈfeとなり、
ベース電流をＩｂ、コレクタ電流をＩｃで表すと、（Ｉ
ｃ＋３Ｉｂ）／ｈfeとなる。
ンジスタＱ８のベース電流は、トランジスタＱ６のベー
ス電流、トランジスタＱ９のベース電流及びコレクタ電
流、トランジスタＱ７のベース電流の総和の１／ｈfe、
すなわち３個分のトランジスタのベース電流と１個分の
トランジスタのコレクタ電流の総和の１／ｈfeとなり、
ベース電流をＩｂ、コレクタ電流をＩｃで表すと、（Ｉ
ｃ＋３Ｉｂ）／ｈfeとなる。
【００４８】これに対し、補正回路４０では、トランジ
スタＱ３３のコレクタ電流は、３個のトランジスタＱ３
１、Ｑ３２、Ｑ３６のベース電流の総和よりもわずかに
少ない３Ｉｂ−αとなる。トランジスタＱ３４のコレク
タには、トランジスタＱ３３のコレクタ電流とトランジ
スタＱ３２のコレクタ電流とが合流するので、トランジ
スタＱ３２のコレクタ電流をＩｃとすると、トランジス
タＱ３４のコレクタ電流は（Ｉｃ＋３Ｉｂ−α）とな
り、トランジスタＱ３４のベース電流は（Ｉｃ＋３Ｉｂ
−α）／ｈfeとなる。（Ｉｃ＋３Ｉｂ）／ｈfeに比べて
α／ｈfeは十分に小さいので、トランジスタＱ８とＱ３
４のベース電流はほぼ等しくなる。
スタＱ３３のコレクタ電流は、３個のトランジスタＱ３
１、Ｑ３２、Ｑ３６のベース電流の総和よりもわずかに
少ない３Ｉｂ−αとなる。トランジスタＱ３４のコレク
タには、トランジスタＱ３３のコレクタ電流とトランジ
スタＱ３２のコレクタ電流とが合流するので、トランジ
スタＱ３２のコレクタ電流をＩｃとすると、トランジス
タＱ３４のコレクタ電流は（Ｉｃ＋３Ｉｂ−α）とな
り、トランジスタＱ３４のベース電流は（Ｉｃ＋３Ｉｂ
−α）／ｈfeとなる。（Ｉｃ＋３Ｉｂ）／ｈfeに比べて
α／ｈfeは十分に小さいので、トランジスタＱ８とＱ３
４のベース電流はほぼ等しくなる。
【００４９】ここで、製造時に素子にばらつきが発生し
た場合、各種条件が等しい素子同士のばらつきは同等に
なるので、上記両ベース電流の値は素子のばらつきに応
じて同等に変化する。また、周囲温度変化を考えた場
合、補正回路４０でトランジスタＱ３４のベース電流を
発生させる部分の回路構成がカレントミラー回路１０と
同等なので、周囲温度変化による上記両ベース電流の変
動も同等になる。
た場合、各種条件が等しい素子同士のばらつきは同等に
なるので、上記両ベース電流の値は素子のばらつきに応
じて同等に変化する。また、周囲温度変化を考えた場
合、補正回路４０でトランジスタＱ３４のベース電流を
発生させる部分の回路構成がカレントミラー回路１０と
同等なので、周囲温度変化による上記両ベース電流の変
動も同等になる。
【００５０】この結果、図２の実施の形態においても、
素子のばらつきや周囲温度変化に影響を受けずにカレン
トミラー回路の入出力電流比を一定に保つことができ
る。次にこの発明の第３の実施の形態について、図３を
参照して説明する。
素子のばらつきや周囲温度変化に影響を受けずにカレン
トミラー回路の入出力電流比を一定に保つことができ
る。次にこの発明の第３の実施の形態について、図３を
参照して説明する。
【００５１】この実施の形態に係る同期検波回路が図２
のものと異なる点は、図２中の補正回路４０に代えて別
の補正回路５０が設けられている点である。上記補正回
路５０が図２の補正回路４０と異なる点は、新たにＮＰ
Ｎ型のトランジスタＱ３７と定電流源Ｉ５が追加されて
いる点である。
のものと異なる点は、図２中の補正回路４０に代えて別
の補正回路５０が設けられている点である。上記補正回
路５０が図２の補正回路４０と異なる点は、新たにＮＰ
Ｎ型のトランジスタＱ３７と定電流源Ｉ５が追加されて
いる点である。
【００５２】追加された上記トランジスタＱ３７のコレ
クタは直流バイアス電圧ＶＡに接続されており、ベース
はトランジスタＱ３２のコレクタに接続されている。ま
た、上記トランジスタＱ３７のエミッタは、定電流源Ｉ
５を介して接地電位に接続されている。
クタは直流バイアス電圧ＶＡに接続されており、ベース
はトランジスタＱ３２のコレクタに接続されている。ま
た、上記トランジスタＱ３７のエミッタは、定電流源Ｉ
５を介して接地電位に接続されている。
【００５３】図示のように、補正回路５０内のトランジ
スタＱ３１のコレクタには、トランジスタＱ１もしくは
Ｑ２２を介して、トランジスタＱ１１〜Ｑ１４のベース
電流が流れる。すなわち、トランジスタＱ３１のコレク
タ電流はこれらトランジスタＱ１１〜Ｑ１４のベース電
流分だけ増加する。これに応じて、トランジスタＱ３２
のコレクタ電流も増加し、その結果、カレントミラー回
路１０内のトランジスタＱ８と、補正回路５０内のトラ
ンジスタＱ３４とのベース電流の間にずれが生じること
がある。
スタＱ３１のコレクタには、トランジスタＱ１もしくは
Ｑ２２を介して、トランジスタＱ１１〜Ｑ１４のベース
電流が流れる。すなわち、トランジスタＱ３１のコレク
タ電流はこれらトランジスタＱ１１〜Ｑ１４のベース電
流分だけ増加する。これに応じて、トランジスタＱ３２
のコレクタ電流も増加し、その結果、カレントミラー回
路１０内のトランジスタＱ８と、補正回路５０内のトラ
ンジスタＱ３４とのベース電流の間にずれが生じること
がある。
【００５４】この実施の形態による補正回路５０では、
トランジスタＱ１１〜Ｑ１４のベース電流によるトラン
ジスタＱ３２のコレクタ電流の増加分を、トランジスタ
Ｑ３７にベース電流として流すことができるので、カレ
ントミラー回路１０内のトランジスタＱ８のベース電流
と、補正回路５０内のトランジスタＱ３４のベース電と
の間に生じるずれを十分に小さくすることができ、これ
によりカレントミラー回路１０における入出力電流比を
一定に保つことができる。
トランジスタＱ１１〜Ｑ１４のベース電流によるトラン
ジスタＱ３２のコレクタ電流の増加分を、トランジスタ
Ｑ３７にベース電流として流すことができるので、カレ
ントミラー回路１０内のトランジスタＱ８のベース電流
と、補正回路５０内のトランジスタＱ３４のベース電と
の間に生じるずれを十分に小さくすることができ、これ
によりカレントミラー回路１０における入出力電流比を
一定に保つことができる。
【００５５】また、上記定電流源Ｉ５は、先の定電流源
Ｉ１〜Ｉ４と共に特性の揃ったトランジスタを用いて構
成すればよい。次にこの発明の第４の実施の形態につい
て、図４を参照して説明する。
Ｉ１〜Ｉ４と共に特性の揃ったトランジスタを用いて構
成すればよい。次にこの発明の第４の実施の形態につい
て、図４を参照して説明する。
【００５６】この実施の形態に係る同期検波回路では、
先の図１に示した第１の実施の形態における補正回路３
０に代えて別の補正回路６０が設けられている。上記補
正回路６０が図１の補正回路３０と異なる点は、図１の
補正回路３０に対して、図２に示した補正回路４０内の
トランジスタＱ３６と抵抗Ｒ１３とが追加されている点
である。
先の図１に示した第１の実施の形態における補正回路３
０に代えて別の補正回路６０が設けられている。上記補
正回路６０が図１の補正回路３０と異なる点は、図１の
補正回路３０に対して、図２に示した補正回路４０内の
トランジスタＱ３６と抵抗Ｒ１３とが追加されている点
である。
【００５７】従って、この実施の形態によれば、カレン
トミラー回路１０内の発振防止用のトランジスタＱ９の
コレクタ電流及びベース電流に応じたトランジスタＱ８
のベース電流成分の補正を補正回路６０で行うことがで
き、より高い精度で電流の補正を行うことができる。
トミラー回路１０内の発振防止用のトランジスタＱ９の
コレクタ電流及びベース電流に応じたトランジスタＱ８
のベース電流成分の補正を補正回路６０で行うことがで
き、より高い精度で電流の補正を行うことができる。
【００５８】次にこの発明の第５の実施の形態につい
て、図５を参照して説明する。この実施の形態に係る同
期検波回路では、図４に示した第４の実施の形態におけ
る補正回路６０に代えて別の補正回路７０が設けられて
いる。
て、図５を参照して説明する。この実施の形態に係る同
期検波回路では、図４に示した第４の実施の形態におけ
る補正回路６０に代えて別の補正回路７０が設けられて
いる。
【００５９】上記補正回路７０が図４の補正回路６０と
異なる点は、図４の補正回路６０に対して、図３に示し
た補正回路５０内のトランジスタＱ３７と定電流源Ｉ５
とが追加されている点である。
異なる点は、図４の補正回路６０に対して、図３に示し
た補正回路５０内のトランジスタＱ３７と定電流源Ｉ５
とが追加されている点である。
【００６０】従って、この実施の形態によれば、トラン
ジスタＱ１１〜Ｑ１４のベース電流に基づき、カレント
ミラー回路１０内のトランジスタＱ８のベース電流と、
補正回路７０内のトランジスタＱ３４のベース電流との
間に生じるずれを十分に小さくして、カレントミラー回
路１０内の入出力電流比を一定にすることができるとい
う効果が得られる。
ジスタＱ１１〜Ｑ１４のベース電流に基づき、カレント
ミラー回路１０内のトランジスタＱ８のベース電流と、
補正回路７０内のトランジスタＱ３４のベース電流との
間に生じるずれを十分に小さくして、カレントミラー回
路１０内の入出力電流比を一定にすることができるとい
う効果が得られる。
【００６１】なお、この発明は上記実施の形態に限定さ
れるものではなく種々の変形が可能であることはいうま
でもない。例えば上記した各実施の形態では、この発明
を同期検波回路に実施した場合について説明したが、こ
の発明の電流源回路はどのような用途の回路にも容易に
実施をすることができる。
れるものではなく種々の変形が可能であることはいうま
でもない。例えば上記した各実施の形態では、この発明
を同期検波回路に実施した場合について説明したが、こ
の発明の電流源回路はどのような用途の回路にも容易に
実施をすることができる。
【００６２】
【発明の効果】以上説明したようにこの発明によれば、
素子のばらつきや周囲温度の変化の影響を受けずにカレ
ントミラー回路の入出力電流比を一定に保つことができ
る電流源回路を提供することができる。
素子のばらつきや周囲温度の変化の影響を受けずにカレ
ントミラー回路の入出力電流比を一定に保つことができ
る電流源回路を提供することができる。
【００６３】また、この発明によれば、カレントミラー
回路を構成するトランジスタのエミッタ、コレクタ間電
圧の差に基づくアーリー効果の影響によるコレクタ電流
のアンバランス状態も防止することができる。
回路を構成するトランジスタのエミッタ、コレクタ間電
圧の差に基づくアーリー効果の影響によるコレクタ電流
のアンバランス状態も防止することができる。
【図１】この発明の第１の実施の形態による同期検波回
路の回路図。
路の回路図。
【図２】この発明の第２の実施の形態による同期検波回
路の回路図。
路の回路図。
【図３】この発明の第３の実施の形態による同期検波回
路の回路図。
路の回路図。
【図４】この発明の第４の実施の形態による同期検波回
路の回路図。
路の回路図。
【図５】この発明の第５の実施の形態による同期検波回
路の回路図。
路の回路図。
【図６】従来の同期検波回路の回路図。
１０…カレントミラー回路、
３０、４０、５０、６０、７０…補正回路、
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ９、Ｑ１０、Ｑ１
１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ２２、Ｑ３５、Ｑ３７
…ＮＰＮ型のトランジスタ、 Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ３１、Ｑ３２、Ｑ３３、Ｑ
３４、Ｑ３５、Ｑ３６…ＰＮＰ型のトランジスタ、 Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ１１、Ｒ１２、Ｒ１
３…抵抗。
１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ２２、Ｑ３５、Ｑ３７
…ＮＰＮ型のトランジスタ、 Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ３１、Ｑ３２、Ｑ３３、Ｑ
３４、Ｑ３５、Ｑ３６…ＰＮＰ型のトランジスタ、 Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ１１、Ｒ１２、Ｒ１
３…抵抗。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 伊藤 直樹
神奈川県川崎市川崎区駅前本町25番地１
東芝マイクロエレクトロニクス株式会
社内
(56)参考文献 特開 平１−21616（ＪＰ，Ａ)
特表 昭57−501452（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/343
H03F 1/30
Claims (10)
- 【請求項１】 第１電位が供給される第１電位ノード
と、 上記第１電位よりも低い第２電位が供給される第２電位
ノードと、 エミッタが上記第１電位ノードに結合された第１極性の
第１のトランジスタと、エミッタが上記第１電位ノード
に結合され、ベースが上記第１のトランジスタのベース
に共通に接続された第１極性の第２のトランジスタと、
コレクタが上記第１、第２のトランジスタのベース共通
接続ノードに結合され、上記第１極性とは反対極性の第
２極性の第３のトランジスタと、エミッタが上記第３の
トランジスタのエミッタに接続され、ベースが上記第１
のトランジスタのコレクタに接続され、コレクタが上記
第２電位ノードに接続された第１極性の第４のトランジ
スタとを有し、上記第１、第２のトランジスタのコレク
タを電流入出力端子とするカレントミラー回路と、 エミッタが上記第１電位ノードに結合された第１極性の
第５のトランジスタと、エミッタが上記第１電位ノード
に結合され、ベースが上記第５のトランジスタのベース
に共通に接続され、コレクタが上記第３のトランジスタ
のベースに接続された第１極性の第６のトランジスタ
と、エミッタが上記第５、第６のトランジスタのベース
共通接続ノードに結合され、ベースが上記第５のトラン
ジスタのコレクタに接続された第１極性の第７のトラン
ジスタと、エミッタが上記第７のトランジスタのコレク
タに接続され、ベースが上記第２のトランジスタのコレ
クタに接続され、コレクタが上記第２電位ノードに接続
された第１極性の第８のトランジスタと、ベース及びコ
レクタが上記第３のトランジスタのベースに接続され、
エミッタが上記第８のトランジスタのエミッタに接続さ
れた第２極性の第９のトランジスタとを有する補正回路
とを具備したことを特徴とする電流源回路。 - 【請求項２】 前記カレントミラー回路は、エミッタが
前記第１電位ノードに結合され、ベース及びコレクタが
前記第１、第２のバイポーラトランジスタのベース共通
接続ノードに接続された第１極性の第１０のトランジス
タをさらに有していることを特徴とする請求項１に記載
の電流源回路。 - 【請求項３】 前記カレントミラー回路は、 前記第１のトランジスタのエミッタと前記第１電位ノー
ドとの間に接続された第１の抵抗と、前記第２のトラン
ジスタのエミッタと前記第１電位ノードとの間に接続さ
れた第２の抵抗とをさらに有し、 前記補正回路は、 前記第５のトランジスタのエミッタと前記第１電位ノー
ドとの間に接続された第３の抵抗と、前記第６のトラン
ジスタのエミッタと前記第１電位ノードとの間に接続さ
れた第４の抵抗とをさらに有していることを特徴とする
請求項１に記載の電流源回路。 - 【請求項４】 前記カレントミラー回路は、 前記第１のトランジスタのエミッタと前記第１電位ノー
ドとの間に接続された第１の抵抗と、前記第２のトラン
ジスタのエミッタと前記第１電位ノードとの間に接続さ
れた第２の抵抗と、前記第１０のトランジスタのエミッ
タと前記第１電位ノードとの間に接続された第３の抵抗
とをさらに有し、 前記補正回路は、 前記第５のトランジスタのエミッタと前記第１電位ノー
ドとの間に接続された第４の抵抗と、前記第６のトラン
ジスタのエミッタと前記第１電位ノードとの間に接続さ
れた第４の抵抗とをさらに有していることを特徴とする
請求項２に記載の電流源回路。 - 【請求項５】 第１電位が供給される第１電位ノード
と、 上記第１電位よりも低い第２電位が供給される第２電位
ノードと、 エミッタが上記第１電位ノードに結合された第１極性の
第１のトランジスタと、エミッタが上記第１電位ノード
に結合され、ベースが上記第１のトランジスタのベース
に共通に接続された第１極性の第２のトランジスタと、
エミッタが上記第１、第２のトランジスタのベース共通
接続ノードに結合され、ベースが上記第１のトランジス
タのコレクタに接続され、コレクタが上記第２電位ノー
ドに接続された第１極性の第３のトランジスタと、エミ
ッタが上記第１電位ノードに結合され、ベース及びコレ
クタが上記第１、第２のトランジスタのベース共通接続
ノードに接続された第１極性の第４のトランジスタとを
有し、上記第１、第２のトランジスタのコレクタを電流
入出力端子とするカレントミラー回路と、 エミッタが上記第１電位ノードに結合された第１極性の
第５のトランジスタと、エミッタが上記第１電位ノード
に結合され、ベースが上記第５のトランジスタのベース
に共通に接続され、コレクタが上記第２電位ノードに接
続された第１極性の第６のトランジスタと、エミッタが
上記第１電位ノードに結合され、ベースが上記第５、第
６のトランジスタのベース共通接続ノードに接続された
第１極性の第７のトランジスタと、エミッタが上記第
５、第６、第７のトランジスタのベース共通接続ノード
に接続され、ベースが上記第５のトランジスタのコレク
タに接続され、コレクタが上記第７のトランジスタのコ
レクタに接続された第１極性の第８のトランジスタと、
エミッタが上記第８のトランジスタのコレクタに接続さ
れ、ベースが上記第２のトランジスタのコレクタに接続
され、コレクタが上記第２電位ノードに接続された第１
極性の第９のトランジスタとを有する補正回路とを具備
したことを特徴とする電流源回路。 - 【請求項６】 前記カレントミラー回路は、 前記第１のトランジスタのエミッタと前記第１電位ノー
ドとの間に接続された第１の抵抗と、前記第２のトラン
ジスタのエミッタと前記第１電位ノードとの間に接続さ
れた第２の抵抗と、前記第４のトランジスタのエミッタ
と前記第１電位ノードとの間に接続された第３の抵抗と
をさらに有し、 前記補正回路は、 前記第５のトランジスタのエミッタと前記第１電位ノー
ドとの間に接続された第４の抵抗と、前記第６のトラン
ジスタのエミッタと前記第１電位ノードとの間に接続さ
れた第５の抵抗と、前記第７のトランジスタのエミッタ
と前記第１電位ノードとの間に接続された第６の抵抗と
をさらに有していることを特徴とする請求項５に記載の
電流源回路。 - 【請求項７】 コレクタが前記第１電位ノードに接続さ
れ、ベースが前記第７のトランジスタのコレクタに接続
された第２極性の第１０のトランジスタと、 上記第１０のトランジスタのエミッタに接続された電流
源回路とをさらに具備したことを特徴とする請求項５に
記載の電流源回路。 - 【請求項８】 第１電位が供給される第１電位ノード
と、 上記第１電位よりも低い第２電位が供給される第２電位
ノードと、 エミッタが上記第１電位ノードに結合された第１極性の
第１のトランジスタと、エミッタが上記第１電位ノード
に結合され、ベースが上記第１のトランジスタのベース
に共通に接続された第１極性の第２のトランジスタと、
コレクタが上記第１、第２のトランジスタのベース共通
接続ノードに接続され、上記第１極性とは反対極性の第
２極性の第３のトランジスタと、エミッタが上記第３の
トランジスタのエミッタに接続され、ベースが上記第１
のトランジスタのコレクタに接続され、コレクタが上記
第２電位ノードに接続された第１極性の第４のトランジ
スタと、エミッタが上記第１電位ノードに結合され、ベ
ース及びコレクタが上記第１、第２のトランジスタのベ
ース共通接続ノードに接続された第１極性の第５のトラ
ンジスタとを有し、上記第１、第２のトランジスタのコ
レクタを電流入出力端子とするカレントミラー回路と、 エミッタが上記第１電位ノードに結合された第１極性の
第６のトランジスタと、エミッタが上記第１電位ノード
に結合され、ベースが上記第６のトランジスタのベース
に共通に接続され、コレクタが上記第２電位ノードに接
続された第１極性の第７のトランジスタと、エミッタが
上記第１電位ノードに結合され、ベースが上記第６、第
７のトランジスタのベース共通接続ノードに接続され、
コレクタが上記第３のトランジスタのベースに接続され
た第１極性の第８のトランジスタと、エミッタが上記第
６、第７、第８のトランジスタのベース共通接続ノード
に接続され、ベースが上記第６のトランジスタのコレク
タに接続された第１極性の第９のトランジスタと、エミ
ッタが上記第９のトランジスタのコレクタに接続され、
ベースが上記第２のトランジスタのコレクタに接続さ
れ、コレクタが上記第２電位ノードに接続された第１極
性の第１０のトランジスタと、ベース及びコレクタが上
記第３のトランジスタのベースに接続され、エミッタが
上記第１０のトランジスタのエミッタに接続された第２
極性の第１１のトランジスタとを有する補正回路とを具
備したことを特徴とする電流源回路。 - 【請求項９】 コレクタが前記第１電位ノードに接続さ
れ、ベースが前記第１１のトランジスタのエミッタに接
続された第２極性の第１２のトランジスタと、 上記第１２のトランジスタのエミッタに接続された電流
源回路とをさらに具備したことを特徴とする請求項８に
記載の電流源回路。 - 【請求項１０】 前記カレントミラー回路は、 前記第１のトランジスタのエミッタと前記第１電位ノー
ドとの間に接続された第１の抵抗と、前記第２のトラン
ジスタのエミッタと前記第１電位ノードとの間に接続さ
れた第２の抵抗と、前記第５のトランジスタのエミッタ
と前記第１電位ノードとの間に接続された第３の抵抗と
をさらに有し、 前記補正回路は、 前記第６のトランジスタのエミッタと前記第１電位ノー
ドとの間に接続された第４の抵抗と、前記第７のトラン
ジスタのエミッタと前記第１電位ノードとの間に接続さ
れた第５の抵抗と、前記第８のトランジスタのエミッタ
と前記第１電位ノードとの間に接続された第６の抵抗と
をさらに有していることを特徴とする請求項８に記載の
電流源回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16215398A JP3400354B2 (ja) | 1997-07-14 | 1998-06-10 | 電流源回路 |
| KR1019980028080A KR100284964B1 (ko) | 1997-07-14 | 1998-07-13 | 전류원 회로 |
| US09/114,240 US5966007A (en) | 1997-07-14 | 1998-07-13 | Current source circuit |
| DE69832851T DE69832851T2 (de) | 1997-07-14 | 1998-07-14 | Stromquellenschaltung |
| EP98113058A EP0892333B1 (en) | 1997-07-14 | 1998-07-14 | Current source circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-188725 | 1997-07-14 | ||
| JP18872597 | 1997-07-14 | ||
| JP16215398A JP3400354B2 (ja) | 1997-07-14 | 1998-06-10 | 電流源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1188073A JPH1188073A (ja) | 1999-03-30 |
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ID=26488043
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16215398A Expired - Fee Related JP3400354B2 (ja) | 1997-07-14 | 1998-06-10 | 電流源回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5966007A (ja) |
| EP (1) | EP0892333B1 (ja) |
| JP (1) | JP3400354B2 (ja) |
| KR (1) | KR100284964B1 (ja) |
| DE (1) | DE69832851T2 (ja) |
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|---|---|---|---|---|
| KR20130036554A (ko) * | 2011-10-04 | 2013-04-12 | 에스케이하이닉스 주식회사 | 레귤레이터 및 고전압 발생기 |
| KR102408860B1 (ko) * | 2015-11-30 | 2022-06-15 | 에스케이하이닉스 주식회사 | 집적회로 및 그의 구동 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4350904A (en) * | 1980-09-22 | 1982-09-21 | Bell Telephone Laboratories, Incorporated | Current source with modified temperature coefficient |
| US4525683A (en) * | 1983-12-05 | 1985-06-25 | Motorola, Inc. | Current mirror having base current error cancellation circuit |
| JP2542623B2 (ja) * | 1987-07-17 | 1996-10-09 | 株式会社東芝 | カレントミラ−回路 |
| JP2795753B2 (ja) * | 1991-02-28 | 1998-09-10 | シャープ株式会社 | 集積回路用フィルタ回路 |
| US5451859A (en) * | 1991-09-30 | 1995-09-19 | Sgs-Thomson Microelectronics, Inc. | Linear transconductors |
| EP0621688B1 (en) * | 1993-04-19 | 2001-10-31 | SANYO ELECTRIC Co., Ltd. | High-impedance circuit |
| US5483151A (en) * | 1994-09-27 | 1996-01-09 | Mitsubishi Denki Kabushiki Kaisha | Variable current source for variably controlling an output current in accordance with a control voltage |
| US5637993A (en) * | 1995-10-16 | 1997-06-10 | Analog Devices, Inc. | Error compensated current mirror |
-
1998
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