JPH04338811A - バンドギャップ基準電圧発生回路 - Google Patents
バンドギャップ基準電圧発生回路Info
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- JPH04338811A JPH04338811A JP11184691A JP11184691A JPH04338811A JP H04338811 A JPH04338811 A JP H04338811A JP 11184691 A JP11184691 A JP 11184691A JP 11184691 A JP11184691 A JP 11184691A JP H04338811 A JPH04338811 A JP H04338811A
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- 239000003990 capacitor Substances 0.000 claims abstract description 30
- 230000003321 amplification Effects 0.000 abstract description 5
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 12
- 239000000758 substrate Substances 0.000 description 3
- 238000013016 damping Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は基準電圧発生回路に関し
、負帰還を用いて出力電圧を安定化する基準電圧発生回
路に関する。
、負帰還を用いて出力電圧を安定化する基準電圧発生回
路に関する。
【０００２】
【従来の技術】半導体集積回路では負帰還を用いて出力
電圧を安定化する定電圧回路が基準電圧源としてしばし
ば使用される。例えば特願平１−３２４３８６号公報に
記載の如きバンドギャップ基準電圧回路はその代表的な
ものであり、温度依存性の極めて小さい基準電圧源とし
てバイポーラ集積回路で頻繁に使用される。
電圧を安定化する定電圧回路が基準電圧源としてしばし
ば使用される。例えば特願平１−３２４３８６号公報に
記載の如きバンドギャップ基準電圧回路はその代表的な
ものであり、温度依存性の極めて小さい基準電圧源とし
てバイポーラ集積回路で頻繁に使用される。
【０００３】図７（Ａ）は従来のバンドギャップ基準電
圧発生回路の一例の回路図、同図（Ｂ）はその回路構成
図を示す。同図中、トランジスタＱ３ 〜Ｑ６ 及び抵
抗Ｒ４ で差動増幅器１０が構成され、トランジスタＱ
７ ，Ｑ８ 及び抵抗Ｒ５ で電流増幅器Ａｉが構成さ
れており、定電流源１１は回路全体の動作電流を供給し
ている。ここでは、差動増幅器１０の反転入力端子と非
反転入力端子とが同電位となるよう負帰還制御される。 コンデンサＣ１ は高周波数帯域での帰還電圧利得（ル
ープゲイン）を下げ発振を防ぐための位相補償コンデン
サである。
圧発生回路の一例の回路図、同図（Ｂ）はその回路構成
図を示す。同図中、トランジスタＱ３ 〜Ｑ６ 及び抵
抗Ｒ４ で差動増幅器１０が構成され、トランジスタＱ
７ ，Ｑ８ 及び抵抗Ｒ５ で電流増幅器Ａｉが構成さ
れており、定電流源１１は回路全体の動作電流を供給し
ている。ここでは、差動増幅器１０の反転入力端子と非
反転入力端子とが同電位となるよう負帰還制御される。 コンデンサＣ１ は高周波数帯域での帰還電圧利得（ル
ープゲイン）を下げ発振を防ぐための位相補償コンデン
サである。
【０００４】ここで、抵抗Ｒ１ ，Ｒ２ 夫々を流れる
電流をＩ１ ，Ｉ２ とし、トランジスタＱ１ のベー
ス・エミッタ間電圧をＶＢＥ１ とする。トランジスタ
Ｑ１ ，Ｑ２ のベース電流及び差動増幅器１０の入力
バイアス電流、オフセット等を無視すると出力電圧ＶＢ
Ｇは次式で表わされる。
電流をＩ１ ，Ｉ２ とし、トランジスタＱ１ のベー
ス・エミッタ間電圧をＶＢＥ１ とする。トランジスタ
Ｑ１ ，Ｑ２ のベース電流及び差動増幅器１０の入力
バイアス電流、オフセット等を無視すると出力電圧ＶＢ
Ｇは次式で表わされる。
【０００５】
【数１】
【０００６】（但しｋはボルツマン定数、Ｔは絶対温度
、ｑは電子の電荷である。）右辺第１項のＶＢＥ１ は
略−２ｍＶ／℃の負の温度係数を持ち、一方Ｉ１ ＞Ｉ
２ の関係から第２項は正の温度係数を持つので抵抗Ｒ
２ の値を適当に選ぶことで出力電圧ＶＢＧの温度係数
を零にできる。
、ｑは電子の電荷である。）右辺第１項のＶＢＥ１ は
略−２ｍＶ／℃の負の温度係数を持ち、一方Ｉ１ ＞Ｉ
２ の関係から第２項は正の温度係数を持つので抵抗Ｒ
２ の値を適当に選ぶことで出力電圧ＶＢＧの温度係数
を零にできる。
【０００７】
【発明が解決しようとする課題】従来回路は、トランジ
スタＱ４ ，Ｑ７ のベース・エミッタ間電圧降下が０
．７Ｖで、出力電圧ＶＢＧが１．２Ｖとすると、コンデ
ンサＣ１ のトランジスタＱ７ のベースとの接続点Ａ
はトランジスタＱ７ のベース・エミッタ間電圧降下に
より略０．５Ｖであり、コンデンサＣ１ のトランジス
タＱ４ のベースとの接続点ＢはトランジスタＱ４ の
ベース・エミッタ間電圧降下０．７Ｖと抵抗Ｒ４ の電
圧降下０．１Ｖで略０．８Ｖとなる。しかしトランジス
タのベース・エミッタ間電圧降下は略−２ｍＶ／℃の温
度特性を有しており、例えば温度が１００℃上昇すると
接続点Ａが略０．７Ｖで接続点Ｂが略０．６Ｖとなる。 つまり、コンデンサＣ１ 両端の極性が温度変化によっ
て逆転するためコンデンサＣ１ としてＰＮ接合を逆バ
イアス状態で使用するジャンクションコンデンサを使用
できず、これに比してチップ面積が大きなＭＯＳコンデ
ンサを使用しなければならずチップ面積が大きくなって
いた。
スタＱ４ ，Ｑ７ のベース・エミッタ間電圧降下が０
．７Ｖで、出力電圧ＶＢＧが１．２Ｖとすると、コンデ
ンサＣ１ のトランジスタＱ７ のベースとの接続点Ａ
はトランジスタＱ７ のベース・エミッタ間電圧降下に
より略０．５Ｖであり、コンデンサＣ１ のトランジス
タＱ４ のベースとの接続点ＢはトランジスタＱ４ の
ベース・エミッタ間電圧降下０．７Ｖと抵抗Ｒ４ の電
圧降下０．１Ｖで略０．８Ｖとなる。しかしトランジス
タのベース・エミッタ間電圧降下は略−２ｍＶ／℃の温
度特性を有しており、例えば温度が１００℃上昇すると
接続点Ａが略０．７Ｖで接続点Ｂが略０．６Ｖとなる。 つまり、コンデンサＣ１ 両端の極性が温度変化によっ
て逆転するためコンデンサＣ１ としてＰＮ接合を逆バ
イアス状態で使用するジャンクションコンデンサを使用
できず、これに比してチップ面積が大きなＭＯＳコンデ
ンサを使用しなければならずチップ面積が大きくなって
いた。
【０００８】更に定電流源１１は回路全体の動作電流及
び出力電流を供給するため、負荷に応じた出力電流の変
動も含めて定電流源１１の電流駆動能力は大きくなけれ
ばならず、チップ面積が大きくなっていた。
び出力電流を供給するため、負荷に応じた出力電流の変
動も含めて定電流源１１の電流駆動能力は大きくなけれ
ばならず、チップ面積が大きくなっていた。
【０００９】本発明は上記の点に鑑みなされたもので、
差動増幅器の能動負荷を基準電圧より高い所定電位の点
に接続し、差動増幅器出力を２段のエミッタフォロアに
より出力することにより、出力電流が増大し、位相補償
コンデンサが小容量で小面積とすることを目的とする。
差動増幅器の能動負荷を基準電圧より高い所定電位の点
に接続し、差動増幅器出力を２段のエミッタフォロアに
より出力することにより、出力電流が増大し、位相補償
コンデンサが小容量で小面積とすることを目的とする。
【００１０】
【課題を解決するための手段】本発明のバンドギャップ
基準電圧発生回路は、バンドギャップ回路からの出力を
位相補償コンデンサを設けた差動増幅器によって増幅し
、バンドギャップ電圧を出力するバンドギャップ基準電
圧発生回路において、差動増幅器の能動負荷であるカレ
ントミラー回路を構成するトランジスタの共通エミッタ
を基準電圧の出力端子電位より高い所定電位の点に接続
し、差動増幅器の出力をエミッタに定電流源が接続され
たエミッタフォロアのＰＮＰトランジスタで取り出し、
エミッタフォロアのＰＮＰトランジスタの出力をエミッ
タフォロアのＮＰＮトランジスタで取り出して出力する
。
基準電圧発生回路は、バンドギャップ回路からの出力を
位相補償コンデンサを設けた差動増幅器によって増幅し
、バンドギャップ電圧を出力するバンドギャップ基準電
圧発生回路において、差動増幅器の能動負荷であるカレ
ントミラー回路を構成するトランジスタの共通エミッタ
を基準電圧の出力端子電位より高い所定電位の点に接続
し、差動増幅器の出力をエミッタに定電流源が接続され
たエミッタフォロアのＰＮＰトランジスタで取り出し、
エミッタフォロアのＰＮＰトランジスタの出力をエミッ
タフォロアのＮＰＮトランジスタで取り出して出力する
。
【００１１】
【作用】本発明においては、ＰＮＰトランジスタとＮＰ
Ｎトランジスタとの２段のエミッタフォロアにより出力
電流が増大し、また周波数特性が良好で位相補償コンデ
ンサを小容量化でき、差動増幅器の能動負荷を基準電圧
より高い所定電位の点に接続しているため差動増幅器を
正常にバイアスでき、位相補償コンデンサの両端の極性
が温度変化で逆転しないためジャンクションコンデンサ
を使用して小面積化することができ、定電流源の消費電
流が小さく回路全体の消費電流を低減できる。
Ｎトランジスタとの２段のエミッタフォロアにより出力
電流が増大し、また周波数特性が良好で位相補償コンデ
ンサを小容量化でき、差動増幅器の能動負荷を基準電圧
より高い所定電位の点に接続しているため差動増幅器を
正常にバイアスでき、位相補償コンデンサの両端の極性
が温度変化で逆転しないためジャンクションコンデンサ
を使用して小面積化することができ、定電流源の消費電
流が小さく回路全体の消費電流を低減できる。
【００１２】
【実施例】図１は本発明回路の第１実施例の回路図を示
す。同図中、図７と同一部分には同一符号を付し、その
説明を省略する。
す。同図中、図７と同一部分には同一符号を付し、その
説明を省略する。
【００１３】図１中、ツェナーダイオードＤＺ と抵抗
Ｒ５ とＮＰＮトランジスタＱ９ は定電圧源を構成し
、トランジスタＱ９ のエミッタは出力端子２０の電位
ＶＢＧ（例えば１．２Ｖ）より大なる所定値Ｖ１ （例
えば５Ｖ以上）とされ、カレントミラー型能動負荷であ
るトランジスタＱ５ ，Ｑ６ の共通エミッタに接続さ
れている。エミッタフォロア構成のＰＮＰトランジスタ
Ｑ７ のエミッタは定電流源２１を介して電源電圧ＶＣ
Ｃの電源端子２２に接続され、コレクタは接地されてい
る。このトランジスタのエミッタにはエミッタフォロア
構成のＮＰＮトランジスタＱ１０のベースが接続され、
トランジスタＱ１０のコレクタは電源端子２２に接続さ
れ、エミッタは出力端子２０に接続されている。この出
力端子２０には抵抗Ｒ１ ，Ｒ２ 夫々の一端が接続さ
れている。
Ｒ５ とＮＰＮトランジスタＱ９ は定電圧源を構成し
、トランジスタＱ９ のエミッタは出力端子２０の電位
ＶＢＧ（例えば１．２Ｖ）より大なる所定値Ｖ１ （例
えば５Ｖ以上）とされ、カレントミラー型能動負荷であ
るトランジスタＱ５ ，Ｑ６ の共通エミッタに接続さ
れている。エミッタフォロア構成のＰＮＰトランジスタ
Ｑ７ のエミッタは定電流源２１を介して電源電圧ＶＣ
Ｃの電源端子２２に接続され、コレクタは接地されてい
る。このトランジスタのエミッタにはエミッタフォロア
構成のＮＰＮトランジスタＱ１０のベースが接続され、
トランジスタＱ１０のコレクタは電源端子２２に接続さ
れ、エミッタは出力端子２０に接続されている。この出
力端子２０には抵抗Ｒ１ ，Ｒ２ 夫々の一端が接続さ
れている。
【００１４】ここではＰＮＰトランジスタＱ７ のエミ
ッタフォロアとＮＰＮトランジスタＱ８ のエミッタフ
ォロアとの２段のエミッタフォロアで出力回路を構成す
ることにより、電流増幅度を増大させ、出力電流の増大
及び出力電圧の安定化を図っている。また、定電流源２
１の出力電流Ｉ０ を適当な値に選定してカレントミラ
ー能動負荷のＰＮＰトランジスタＱ５ ，Ｑ６ のベー
ス電流とエミッタフォロアのＰＮＰトランジスタＱ７
のベース電流を略同一とすることにより、差動増幅器の
入力オフセットを最小の値にすることができる。
ッタフォロアとＮＰＮトランジスタＱ８ のエミッタフ
ォロアとの２段のエミッタフォロアで出力回路を構成す
ることにより、電流増幅度を増大させ、出力電流の増大
及び出力電圧の安定化を図っている。また、定電流源２
１の出力電流Ｉ０ を適当な値に選定してカレントミラ
ー能動負荷のＰＮＰトランジスタＱ５ ，Ｑ６ のベー
ス電流とエミッタフォロアのＰＮＰトランジスタＱ７
のベース電流を略同一とすることにより、差動増幅器の
入力オフセットを最小の値にすることができる。
【００１５】また、トランジスタＱ７ はコレクタが接
地されるため、コレクタがサブストレートに接続された
サブストレートＰＮＰトランジスタを使用でき、このサ
ブストレートＰＮＰトランジスタはテラテルＰＮＰトラ
ンジスタに比して電流増幅度が高くなり、チップ面積が
小さくて済む。
地されるため、コレクタがサブストレートに接続された
サブストレートＰＮＰトランジスタを使用でき、このサ
ブストレートＰＮＰトランジスタはテラテルＰＮＰトラ
ンジスタに比して電流増幅度が高くなり、チップ面積が
小さくて済む。
【００１６】また、トランジスタＱ５ ，Ｑ６ のエミ
ッタには出力電圧ＶＢＧ（１．２Ｖ）より高い電位Ｖ１
が印加されるため、トランジスタＱ５ ，Ｑ６ 夫々
のベース・エミッタ間電圧を０．７Ｖにとれて正常にバ
イアスでき、差動増幅器を安定動作させることができる
。
ッタには出力電圧ＶＢＧ（１．２Ｖ）より高い電位Ｖ１
が印加されるため、トランジスタＱ５ ，Ｑ６ 夫々
のベース・エミッタ間電圧を０．７Ｖにとれて正常にバ
イアスでき、差動増幅器を安定動作させることができる
。
【００１７】また、上記の実施例ではトランジスタＱ３
〜Ｑ６ 及び抵抗Ｒ４ で構成される差動増幅器の部
分でのみ電圧増幅を行なっており、抵抗Ｒ２ と位相補
償コンデンサＣ１ とで高周波数におけるループゲイン
が下げられている。ループゲインＡｖＬＯＯＰ は周波
数が充分高いとき次式で表わされる。
〜Ｑ６ 及び抵抗Ｒ４ で構成される差動増幅器の部
分でのみ電圧増幅を行なっており、抵抗Ｒ２ と位相補
償コンデンサＣ１ とで高周波数におけるループゲイン
が下げられている。ループゲインＡｖＬＯＯＰ は周波
数が充分高いとき次式で表わされる。
【００１８】ＡｖＬＯＯＰ ＝α／（ωＲ２ Ｃ１ ）
但し、αはトランジスタＱ１ ，Ｑ２ 、抵抗Ｒ１ ，
Ｒ２ ，Ｒ３ による減衰比、ωは角周波数である。
但し、αはトランジスタＱ１ ，Ｑ２ 、抵抗Ｒ１ ，
Ｒ２ ，Ｒ３ による減衰比、ωは角周波数である。
【００１９】従ってループゲインは抵抗Ｒ１ ，Ｒ２
，Ｒ３ とコンデンサＣ１ によって決定されて安定で
ある。更に差動増幅器以外は周波数特性が良好な分圧回
路とエミッタフォロア回路であり、回路全体の周波数特
性が良好である。つまり、エミッタフォロア回路を用い
ることにより、コンデンサＣ１ は従来に比して小容量
の３ｐＦ程度で済む。従って、ＭＯＳコンデンサを使用
しても小面積化が可能になる。
，Ｒ３ とコンデンサＣ１ によって決定されて安定で
ある。更に差動増幅器以外は周波数特性が良好な分圧回
路とエミッタフォロア回路であり、回路全体の周波数特
性が良好である。つまり、エミッタフォロア回路を用い
ることにより、コンデンサＣ１ は従来に比して小容量
の３ｐＦ程度で済む。従って、ＭＯＳコンデンサを使用
しても小面積化が可能になる。
【００２０】また、コンデンサＣ１ の接続点Ａはトラ
ンジスタＱ７ ，Ｑ１０のベース・エミッタ間電圧降下
ＶＢＥが相殺され出力電圧ＶＢＧつまり略１．２Ｖとな
り、コンデンサＣ１ の接続点ＢはトランジスタＱ４
のＶＢＥと抵抗Ｒ４ の電圧降下０．１Ｖで略０．８Ｖ
となる。例えば温度が１００℃上昇しても接続点Ａは略
１．２Ｖと変わらず、接続点Ｂは略０．６Ｖとなり、温
度変化によってコンデンサＣ１ の両端の極性が変わら
ない。従って、コンデサＣ１ としてＰＮ接合を逆バイ
アス状態で使用するジャンクションコンデンサを使用す
ることが可能となり、チップ面積を小さくできる。
ンジスタＱ７ ，Ｑ１０のベース・エミッタ間電圧降下
ＶＢＥが相殺され出力電圧ＶＢＧつまり略１．２Ｖとな
り、コンデンサＣ１ の接続点ＢはトランジスタＱ４
のＶＢＥと抵抗Ｒ４ の電圧降下０．１Ｖで略０．８Ｖ
となる。例えば温度が１００℃上昇しても接続点Ａは略
１．２Ｖと変わらず、接続点Ｂは略０．６Ｖとなり、温
度変化によってコンデンサＣ１ の両端の極性が変わら
ない。従って、コンデサＣ１ としてＰＮ接合を逆バイ
アス状態で使用するジャンクションコンデンサを使用す
ることが可能となり、チップ面積を小さくできる。
【００２１】また、トランジスタＱ７ ，Ｑ１０と２段
のエミッタフォロアを用いるので端子２０の出力電流は
数ｍＡと従来の数十μＡから大幅に大きくなる。加えて
出力電流の変化等による出力電圧ＶＢＧの変動も格段に
小さくなる。定電流源２１は、トランジスタＱ１ ，Ｑ
２ 及び抵抗Ｒ１ 〜Ｒ３ の回路部分と差動増幅器夫
々の動作電流とエミッタフォロアのトランジスタＱ７
のバイアス電流及びエミッタフォロアのトランジスタＱ
１０のベース電流を供給しているだけで大きな出力電流
はトランジスタＱ１０が供給している。従来は出力の変
動分を見込んで電流源の電流値を大きめに設定していた
がその変動分も増幅率分の１になるのでそのマージンも
小さくなるため回路全体の消費電流は例えば訳１３０μ
Ａとなり、従来回路の消費電流が１７０μＡであるのに
対して小さくなる。上記実施例では図７の従来回路に対
してトランジスタＱ９ ，Ｑ１０、抵抗Ｒ５ 、ツェナ
ーダイオードＤＺ を追加しているにも拘らず、コンデ
ンサＣ１ にジャンクションコンデンサを使用てき、定
電流源２１を小型化できるためチップ面積は図１の実施
例のものの方が小さくなる。
のエミッタフォロアを用いるので端子２０の出力電流は
数ｍＡと従来の数十μＡから大幅に大きくなる。加えて
出力電流の変化等による出力電圧ＶＢＧの変動も格段に
小さくなる。定電流源２１は、トランジスタＱ１ ，Ｑ
２ 及び抵抗Ｒ１ 〜Ｒ３ の回路部分と差動増幅器夫
々の動作電流とエミッタフォロアのトランジスタＱ７
のバイアス電流及びエミッタフォロアのトランジスタＱ
１０のベース電流を供給しているだけで大きな出力電流
はトランジスタＱ１０が供給している。従来は出力の変
動分を見込んで電流源の電流値を大きめに設定していた
がその変動分も増幅率分の１になるのでそのマージンも
小さくなるため回路全体の消費電流は例えば訳１３０μ
Ａとなり、従来回路の消費電流が１７０μＡであるのに
対して小さくなる。上記実施例では図７の従来回路に対
してトランジスタＱ９ ，Ｑ１０、抵抗Ｒ５ 、ツェナ
ーダイオードＤＺ を追加しているにも拘らず、コンデ
ンサＣ１ にジャンクションコンデンサを使用てき、定
電流源２１を小型化できるためチップ面積は図１の実施
例のものの方が小さくなる。
【００２２】更に、定電流源２１の電圧降下をＶＣＥと
すると、出力電圧ＶＢＥとトランジスタＱ１０のＶＢＥ
とにより電源電圧ＶＣＣは次式の関係となる。
すると、出力電圧ＶＢＥとトランジスタＱ１０のＶＢＥ
とにより電源電圧ＶＣＣは次式の関係となる。
【００２３】ＶＣＣ≧ＶＢＧ＋ＶＣＥ＋ＶＢＥここで、
例えばＶＢＧが１．２Ｖ、ＶＣＥが０．１Ｖ、ＶＢＥが
０．７Ｖとすると、回路はＶＣＣが２Ｖ以上で正常に動
作し、従来に比して電源電圧ＶＣＣが低くて済む。
例えばＶＢＧが１．２Ｖ、ＶＣＥが０．１Ｖ、ＶＢＥが
０．７Ｖとすると、回路はＶＣＣが２Ｖ以上で正常に動
作し、従来に比して電源電圧ＶＣＣが低くて済む。
【００２４】図２〜図５は本発明回路の他の実施例の回
路図を示す。
路図を示す。
【００２５】図２の実施例はツェナーダイオードＤＺ
と抵抗Ｒ５とトランジスタＱ９ との定電圧源の代りに
ＮＰＮトランジスタＱ１１，Ｑ１２及び定電流源２３を
設けている。トランジスタＱ１１はコレクタを電源端子
２２に接続され、エミッタをトランジスタＱ５ ，Ｑ６
の共通エミッタに接続され、そのベース・コレクタ間
に定電流源２３が接続されている。トランジスタＱ１１
のベースにはトランジスタＱ１２のエミッタに接続され
、トランジスタＱ１２はベースをトランジスタＱ７ の
エミッタに接続され、コレクタを接地されている。
と抵抗Ｒ５とトランジスタＱ９ との定電圧源の代りに
ＮＰＮトランジスタＱ１１，Ｑ１２及び定電流源２３を
設けている。トランジスタＱ１１はコレクタを電源端子
２２に接続され、エミッタをトランジスタＱ５ ，Ｑ６
の共通エミッタに接続され、そのベース・コレクタ間
に定電流源２３が接続されている。トランジスタＱ１１
のベースにはトランジスタＱ１２のエミッタに接続され
、トランジスタＱ１２はベースをトランジスタＱ７ の
エミッタに接続され、コレクタを接地されている。
【００２６】このため、各トランジスタのベース・エミ
ッタ間電圧をＶＢＥとすると、トランジスタＱ５ ，Ｑ
６ の共通エミッタの電位は、端子２０の電位ＶＢＧに
トランジスタＱ１０及びＱ１２のＶＢＥが加算され、ト
ランジスタＱ１１のＶＢＥが減算されるためにＶＢＧ＋
ＶＢＥに固定される。
ッタ間電圧をＶＢＥとすると、トランジスタＱ５ ，Ｑ
６ の共通エミッタの電位は、端子２０の電位ＶＢＧに
トランジスタＱ１０及びＱ１２のＶＢＥが加算され、ト
ランジスタＱ１１のＶＢＥが減算されるためにＶＢＧ＋
ＶＢＥに固定される。
【００２７】図３の実施例では、定電圧源の代りにＰＮ
ＰトランジスタＱ１３と定電流源２４を設けている。ト
ランジスタＱ１３はベースを端子２０に接続され、コレ
クタを接地され、エミッタは定電流源２４を介して電源
端子２２に接続されている。この実施例でもトランジス
タＱ５ ，Ｑ６ の共通エミッタはトランジスタＱ１３
により、端子２０の電位ＶＢＧにトランジスタＱ１３の
ＶＢＥが加算されるためにＶＢＧ＋ＶＢＥに固定される
。
ＰトランジスタＱ１３と定電流源２４を設けている。ト
ランジスタＱ１３はベースを端子２０に接続され、コレ
クタを接地され、エミッタは定電流源２４を介して電源
端子２２に接続されている。この実施例でもトランジス
タＱ５ ，Ｑ６ の共通エミッタはトランジスタＱ１３
により、端子２０の電位ＶＢＧにトランジスタＱ１３の
ＶＢＥが加算されるためにＶＢＧ＋ＶＢＥに固定される
。
【００２８】図４の実施例では、定電圧源の代りに、Ｎ
ＰＮトランジスタＱ１４とダイオードＤ１ が設けられ
ている。トランジスタＱ１４はエミッタをトランジスタ
Ｑ５ ，Ｑ６ の共通エミッタに接続され、ベースを定
電流源２１とダイオードＤ１ のアノードとに接続され
コレクタを電源端子２２に接続されている。ダイオード
Ｄ１ のカソードはトランジスタＱ７ のエミッタ及び
トランジスタＱ１０のベースに接続されている。
ＰＮトランジスタＱ１４とダイオードＤ１ が設けられ
ている。トランジスタＱ１４はエミッタをトランジスタ
Ｑ５ ，Ｑ６ の共通エミッタに接続され、ベースを定
電流源２１とダイオードＤ１ のアノードとに接続され
コレクタを電源端子２２に接続されている。ダイオード
Ｄ１ のカソードはトランジスタＱ７ のエミッタ及び
トランジスタＱ１０のベースに接続されている。
【００２９】この実施例でもダイオードＤ１ のＰＮ接
合の順方向電圧降下をＶＢＥとしてトランジスタＱ５
，Ｑ６ の共通エミッタの電位は端子２０の電位ＶＢＥ
にトランジスタＱ１０及びダイオードＤ１ のＶＢＥが
加算され、トランジスタＱ１４のＶＢＥが減算されるた
めにＶＢＧ＋ＶＢＥに固定される。
合の順方向電圧降下をＶＢＥとしてトランジスタＱ５
，Ｑ６ の共通エミッタの電位は端子２０の電位ＶＢＥ
にトランジスタＱ１０及びダイオードＤ１ のＶＢＥが
加算され、トランジスタＱ１４のＶＢＥが減算されるた
めにＶＢＧ＋ＶＢＥに固定される。
【００３０】図５の実施例では、ＰＮＰトランジスタＱ
１５を設けており、更にトランジスタＱ１０の後段にト
ランジスタＱ１６を設けている。トランジスタＱ５ ，
Ｑ６ のエミッタは電源端子２２に接続され、トランジ
スタＱ５ ，Ｑ６ のベース及びトランジスタＱ６ の
コクレタにトランジスタＱ１５のエミッタが接続されて
おり、トランジスタＱ１５はベースをトランジスタＱ５
のコレクタに接続され、コレクタをトランジスタＱ７
のベース及びトランジスタＱ４ のコレクタに接続さ
れている。また、トランジスタＱ１０のエミッタはＮＰ
ＮトランジスタＱ１６のベースに接続されると共に抵抗
Ｒ６ を介して出力端子２０に接続されており、トラン
ジスタＱ１６はコレクタを電源端子２２に接続され、エ
ミッタを出力端子２０に接続されてトランジスタＱ１０
とダーリントン接続構成になっている。
１５を設けており、更にトランジスタＱ１０の後段にト
ランジスタＱ１６を設けている。トランジスタＱ５ ，
Ｑ６ のエミッタは電源端子２２に接続され、トランジ
スタＱ５ ，Ｑ６ のベース及びトランジスタＱ６ の
コクレタにトランジスタＱ１５のエミッタが接続されて
おり、トランジスタＱ１５はベースをトランジスタＱ５
のコレクタに接続され、コレクタをトランジスタＱ７
のベース及びトランジスタＱ４ のコレクタに接続さ
れている。また、トランジスタＱ１０のエミッタはＮＰ
ＮトランジスタＱ１６のベースに接続されると共に抵抗
Ｒ６ を介して出力端子２０に接続されており、トラン
ジスタＱ１６はコレクタを電源端子２２に接続され、エ
ミッタを出力端子２０に接続されてトランジスタＱ１０
とダーリントン接続構成になっている。
【００３１】この実施例では、トランジスタＱ５ ，Ｑ
６ にＱ１５を追加してカレントミラー回路の精度を向
上させている。またトランジスタＱ１０とＱ１６のダー
リントン接続により出力電流を数十ｍＡに増大させてい
る上記図２〜図５の実施例でも大出力電流を得ることが
でき、コンデンサＣ１ の容量が小さくチップ面積が小
さくて済み、回路の消費電流が低減され、電源電圧ＶＣ
Ｃが低くて済むことは図１の実施例と同様である。ただ
、図４，図５の実施例では電源電圧ＶＣＣがＶＢＧ＋２
・ＶＢＥ以上、例えば２．７Ｖ以上必要となる。
６ にＱ１５を追加してカレントミラー回路の精度を向
上させている。またトランジスタＱ１０とＱ１６のダー
リントン接続により出力電流を数十ｍＡに増大させてい
る上記図２〜図５の実施例でも大出力電流を得ることが
でき、コンデンサＣ１ の容量が小さくチップ面積が小
さくて済み、回路の消費電流が低減され、電源電圧ＶＣ
Ｃが低くて済むことは図１の実施例と同様である。ただ
、図４，図５の実施例では電源電圧ＶＣＣがＶＢＧ＋２
・ＶＢＥ以上、例えば２．７Ｖ以上必要となる。
【００３２】なお、カレントミラー回路の精度を上げる
ために、トランジスタＱ５ ，Ｑ６ 夫々にエミッタ抵
抗を追加しても良く、図５の如くトランジスタＱ１５を
追加しても良く、またトランジスタＱ５ ，Ｑ６ を単
一のマルチコレクタＰＮＰトランジスタに代えて小面積
化しても良い。エミッタフォロアの出力回路は３段以上
のエミッタフォロア又はダーリントン接続により出力を
行なっても良く、またレベルシフトダイオードを追加も
しくはレベルシフトダイオードに置き換えたものであっ
ても良く、更にプッシュプル出力としたものであっても
良く、上記実施例に限定されない。
ために、トランジスタＱ５ ，Ｑ６ 夫々にエミッタ抵
抗を追加しても良く、図５の如くトランジスタＱ１５を
追加しても良く、またトランジスタＱ５ ，Ｑ６ を単
一のマルチコレクタＰＮＰトランジスタに代えて小面積
化しても良い。エミッタフォロアの出力回路は３段以上
のエミッタフォロア又はダーリントン接続により出力を
行なっても良く、またレベルシフトダイオードを追加も
しくはレベルシフトダイオードに置き換えたものであっ
ても良く、更にプッシュプル出力としたものであっても
良く、上記実施例に限定されない。
【００３３】また、差動増幅器の前段のトランジスタＱ
１ ，Ｑ２、抵抗Ｒ１ 〜Ｒ３ の回路についても、図
６に示す如くトランジスタＱ２ と抵抗Ｒ３ とを入れ
換えて構成する等、その目的を変えない範囲で変形、追
加を行なっても良い。また図１，図６の実施例ではツェ
ナーダイオードＤＺ を用いて電位Ｖ１ を発生してい
るが、他の定電圧回路で電位Ｖ１ を発生しても良い。 更に図２，図３夫々のトランジスタＱ１２，Ｑ１３夫々
はダイオードに置き換えても良く、上記実施例に限定さ
れない。
１ ，Ｑ２、抵抗Ｒ１ 〜Ｒ３ の回路についても、図
６に示す如くトランジスタＱ２ と抵抗Ｒ３ とを入れ
換えて構成する等、その目的を変えない範囲で変形、追
加を行なっても良い。また図１，図６の実施例ではツェ
ナーダイオードＤＺ を用いて電位Ｖ１ を発生してい
るが、他の定電圧回路で電位Ｖ１ を発生しても良い。 更に図２，図３夫々のトランジスタＱ１２，Ｑ１３夫々
はダイオードに置き換えても良く、上記実施例に限定さ
れない。
【００３４】
【発明の効果】上述の如く、本発明の基準電圧発生回路
によれば出力電流が増大し、位相補償コンデンサが小容
量となるのでＭＯＳコンデンサを使用してもチップ面積
を小さくでき、またジャンクションコンデンサを使用す
ることができるのでチップ面積を更に小さくすることが
できるため、実用上きわめて有用である。
によれば出力電流が増大し、位相補償コンデンサが小容
量となるのでＭＯＳコンデンサを使用してもチップ面積
を小さくでき、またジャンクションコンデンサを使用す
ることができるのでチップ面積を更に小さくすることが
できるため、実用上きわめて有用である。
【図１】本発明回路の一実施例の回路図である。
【図２】本発明回路の他の実施例の回路図である。
【図３】本発明回路の他の実施例の回路図である。
【図４】本発明回路の他の実施例の回路図である。
【図５】本発明回路の他の実施例の回路図である。
【図６】本発明回路の他の実施例の回路図である。
【図７】従来回路の回路図及び回路構成図である。
Ｑ１ 〜Ｑ１６ トランジスタ
Ｒ１ 〜Ｒ６ 抵抗
Ｃ１ 位相補償コンデンサ
Claims (1)
- 【請求項１】 バンドギャップ回路からの出力を位相
補償コンデンサを設けた差動増幅器によって増幅し、バ
ンドギャップ電圧を出力するバンドギャップ基準電圧発
生回路において、該差動増幅器の能動負荷であるカレン
トミラー回路を構成するトランジスタの共通エミッタを
基準電圧の出力端子電位より高い所定電位の点に接続し
、該差動増幅器の出力をエミッタに定電流源が接続され
たエミッタフォロアのＰＮＰトランジスタで取り出し、
該エミッタフォロアのＰＮＰトランジスタの出力をエミ
ッタフォロアのＮＰＮトランジスタで取り出して出力す
ることを特徴とするバンドギャップ基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03111846A JP3134343B2 (ja) | 1991-05-16 | 1991-05-16 | バンドギャップ基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03111846A JP3134343B2 (ja) | 1991-05-16 | 1991-05-16 | バンドギャップ基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04338811A true JPH04338811A (ja) | 1992-11-26 |
| JP3134343B2 JP3134343B2 (ja) | 2001-02-13 |
Family
ID=14571634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03111846A Expired - Fee Related JP3134343B2 (ja) | 1991-05-16 | 1991-05-16 | バンドギャップ基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134343B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0715238A3 (en) * | 1994-12-01 | 1997-07-30 | Texas Instruments Inc | Circuit and method for regulating a voltage |
| JP2008243082A (ja) * | 2007-03-28 | 2008-10-09 | Fuji Electric Device Technology Co Ltd | 基準電圧回路 |
-
1991
- 1991-05-16 JP JP03111846A patent/JP3134343B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0715238A3 (en) * | 1994-12-01 | 1997-07-30 | Texas Instruments Inc | Circuit and method for regulating a voltage |
| JP2008243082A (ja) * | 2007-03-28 | 2008-10-09 | Fuji Electric Device Technology Co Ltd | 基準電圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3134343B2 (ja) | 2001-02-13 |
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