JP3484922B2 - アーリー効果補正回路 - Google Patents
アーリー効果補正回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はＤ／Ａコンバータ
（以下ＤＡＣと略す）などに使用する、カレントミラー
回路のアーリー効果補正回路に関するものである。
（以下ＤＡＣと略す）などに使用する、カレントミラー
回路のアーリー効果補正回路に関するものである。
【０００２】
【従来の技術】従来、電流加算型のＤＡＣ等に使用する
カレントミラー回路の一部は図３のように構成される。
図３は従来の電流加算型のＤＡＣ等に使用するカレント
ミラー回路の一部の構成を示す図である。
カレントミラー回路の一部は図３のように構成される。
図３は従来の電流加算型のＤＡＣ等に使用するカレント
ミラー回路の一部の構成を示す図である。
【０００３】図３において、１は電源端子、２は接地端
子、３は基準電流を定める基準電圧端子、５はＰＮＰト
ランジスタ、７，８はカレントミラー回路のＮＰＮトラ
ンジスタ、９，１０はカレントミラー回路のＰＮＰトラ
ンジスタ、１３，１４，１５は抵抗、１６は負荷であ
る。電源端子１、基準電圧端子３、抵抗１３とＰＮＰト
ランジスタ５から定まる電流をＮＰＮトランジスタ７，
８で構成するカレントミラー回路で反転させ、その出力
をＰＮＰトランジスタ９，１０と抵抗１４，１５で構成
されるカレントミラー回路に入力しそれを出力電流とし
て取り出した回路である。
子、３は基準電流を定める基準電圧端子、５はＰＮＰト
ランジスタ、７，８はカレントミラー回路のＮＰＮトラ
ンジスタ、９，１０はカレントミラー回路のＰＮＰトラ
ンジスタ、１３，１４，１５は抵抗、１６は負荷であ
る。電源端子１、基準電圧端子３、抵抗１３とＰＮＰト
ランジスタ５から定まる電流をＮＰＮトランジスタ７，
８で構成するカレントミラー回路で反転させ、その出力
をＰＮＰトランジスタ９，１０と抵抗１４，１５で構成
されるカレントミラー回路に入力しそれを出力電流とし
て取り出した回路である。
【０００４】
【発明が解決しようとする課題】従来、電流加算型ＤＡ
Ｃに使用するカレントミラー回路において、負荷が抵抗
などの場合出力端子電圧が変動し、それに対応してＰＮ
Ｐトランジスタのコレクタ−エミッタ間の電圧が変動
し、カレントミラー回路入力側のＰＮＰトランジスタの
コレクタ−エミッタ間電圧と異なり、特にＰＮＰトラン
ジスタのアーリー電圧が低い場合に、ミラー精度が悪化
してしまう課題があった。
Ｃに使用するカレントミラー回路において、負荷が抵抗
などの場合出力端子電圧が変動し、それに対応してＰＮ
Ｐトランジスタのコレクタ−エミッタ間の電圧が変動
し、カレントミラー回路入力側のＰＮＰトランジスタの
コレクタ−エミッタ間電圧と異なり、特にＰＮＰトラン
ジスタのアーリー電圧が低い場合に、ミラー精度が悪化
してしまう課題があった。
【０００５】本発明は上記従来の課題を解決するもので
あり、ＰＮＰトランジスタのアーリー電圧が低い場合で
も、出力端子電圧が大きく変動しても、設定したミラー
精度を確保することができるカレントミラー回路に内蔵
されるアーリー効果補正回路を提供することを目的とす
る。
あり、ＰＮＰトランジスタのアーリー電圧が低い場合で
も、出力端子電圧が大きく変動しても、設定したミラー
精度を確保することができるカレントミラー回路に内蔵
されるアーリー効果補正回路を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明のアーリー効果補正回路においては、電流を補
正するＰＮＰトランジスタ４と、抵抗１２と、出力端子
電圧を検出するＰＮＰトランジスタ６を備えたものであ
る。
に本発明のアーリー効果補正回路においては、電流を補
正するＰＮＰトランジスタ４と、抵抗１２と、出力端子
電圧を検出するＰＮＰトランジスタ６を備えたものであ
る。
【０００７】この構成により、電流加算型ＤＡＣに内蔵
されるカレントミラー回路においてアーリー効果の補正
が得られる。
されるカレントミラー回路においてアーリー効果の補正
が得られる。
【０００８】
【発明の実施の形態】本発明の請求項１に記載の発明
は、第一の電源端子１に接続された第一の抵抗１２と、
それと並列に接続された第二の抵抗１３と、第一の抵抗
の一端が第一のＰＮＰトランジスタ４のエミッタ及び第
二のＰＮＰトランジスタ５のエミッタにそれぞれ接続さ
れ、前記第一のＰＮＰトランジスタのコレクタが第三の
ＰＮＰトランジスタ６のエミッタに接続され、前記第三
のＰＮＰトランジスタのコレクタが第二の電源端子２に
接続され、前記第一、第二のＰＮＰトランジスタ４，５
のベースが互いに第一の基準電圧端子３に接続され、前
記第二のＰＮＰトランジスタ５のコレクタが第一のカレ
ントミラー回路の入力側に接続され、出力側がエミッタ
抵抗を有した第二のカレントミラー回路の入力側に接続
され、さらにその出力側にダイオード１１のアノードが
接続され、そのダイオードのカソードに前記第三のＰＮ
Ｐトランジスタのベースが接続されると共に、負荷１６
が接続された構成をとることで、アーリー効果の補正が
行われるという作用を有する。
は、第一の電源端子１に接続された第一の抵抗１２と、
それと並列に接続された第二の抵抗１３と、第一の抵抗
の一端が第一のＰＮＰトランジスタ４のエミッタ及び第
二のＰＮＰトランジスタ５のエミッタにそれぞれ接続さ
れ、前記第一のＰＮＰトランジスタのコレクタが第三の
ＰＮＰトランジスタ６のエミッタに接続され、前記第三
のＰＮＰトランジスタのコレクタが第二の電源端子２に
接続され、前記第一、第二のＰＮＰトランジスタ４，５
のベースが互いに第一の基準電圧端子３に接続され、前
記第二のＰＮＰトランジスタ５のコレクタが第一のカレ
ントミラー回路の入力側に接続され、出力側がエミッタ
抵抗を有した第二のカレントミラー回路の入力側に接続
され、さらにその出力側にダイオード１１のアノードが
接続され、そのダイオードのカソードに前記第三のＰＮ
Ｐトランジスタのベースが接続されると共に、負荷１６
が接続された構成をとることで、アーリー効果の補正が
行われるという作用を有する。
【０００９】本発明の請求項２に記載の発明は、第一の
電源端子１に接続された第一の抵抗１２と、それと並列
に接続された第二の抵抗１３と、第一の抵抗の一端が第
一のＰＮＰトランジスタ４のエミッタ及び第二のＰＮＰ
トランジスタ５のエミッタにそれぞれ接続され、前記第
一のＰＮＰトランジスタのコレクタが第一のＰ型ＭＯＳ
トランジスタ１７のソースに接続され、前記第一のＰ型
ＭＯＳトランジスタ１７のドレインが第二の電源端子２
に接続され、前記第一、第二のＰＮＰトランジスタ４，
５のベースが互いに第一の基準電圧端子３に接続され、
前記第二のＰＮＰトランジスタ５のコレクタが第一のカ
レントミラー回路の入力側に接続され、出力側がエミッ
タ抵抗を有した第二のカレントミラー回路の入力側に接
続され、さらにその出力側に第二のＰ型ＭＯＳトランジ
スタ２０のソースが接続され、そのＰ型ＭＯＳトランジ
スタ２０のゲート及びドレインが互いに接続され、さら
に前記第一のＰ型ＭＯＳトランジスタ１７のゲートが接
続されると共に、負荷１６が接続された構成をとること
で、アーリー効果の補正が行われるという作用を有す
る。
電源端子１に接続された第一の抵抗１２と、それと並列
に接続された第二の抵抗１３と、第一の抵抗の一端が第
一のＰＮＰトランジスタ４のエミッタ及び第二のＰＮＰ
トランジスタ５のエミッタにそれぞれ接続され、前記第
一のＰＮＰトランジスタのコレクタが第一のＰ型ＭＯＳ
トランジスタ１７のソースに接続され、前記第一のＰ型
ＭＯＳトランジスタ１７のドレインが第二の電源端子２
に接続され、前記第一、第二のＰＮＰトランジスタ４，
５のベースが互いに第一の基準電圧端子３に接続され、
前記第二のＰＮＰトランジスタ５のコレクタが第一のカ
レントミラー回路の入力側に接続され、出力側がエミッ
タ抵抗を有した第二のカレントミラー回路の入力側に接
続され、さらにその出力側に第二のＰ型ＭＯＳトランジ
スタ２０のソースが接続され、そのＰ型ＭＯＳトランジ
スタ２０のゲート及びドレインが互いに接続され、さら
に前記第一のＰ型ＭＯＳトランジスタ１７のゲートが接
続されると共に、負荷１６が接続された構成をとること
で、アーリー効果の補正が行われるという作用を有す
る。
【００１０】以下本発明の実施の形態について、図面を
参照しながら説明する。図１は第１の実施の形態におけ
るアーリー効果補正回路の構成を示すものである。
参照しながら説明する。図１は第１の実施の形態におけ
るアーリー効果補正回路の構成を示すものである。
【００１１】図１において、１は各部に電源を供給する
電源端子、２は各部の接地端子、３は電流設定をするた
めの基準電圧端子、４はアーリー効果補正回路を構成す
るためのＰＮＰトランジスタ、５は出力電流を決定する
ためのＰＮＰトランジスタ、６は出力端子の電圧を検出
するためのＰＮＰトランジスタ、７及び８はカレントミ
ラー回路を構成するＮＰＮトランジスタ、９及び１０は
カレントミラー回路を構成するＰＮＰトランジスタ、１
１は検出用トランジスタ６とのバランスを取るためのダ
イオード、１２及び１３は出力電流を定める抵抗、１４
及び１５はカレントミラー回路を構成する抵抗及び１６
は負荷である。端子１〜３、ＰＮＰトランジスタ５及び
９〜１０、ＮＰＮトランジスタ７，８、抵抗１３〜１５
で通常のカレントミラー回路を構成し、ＰＮＰトランジ
スタ４と、抵抗１２、ＰＮＰトランジスタ６とからアー
リー効果補正回路を構成する。
電源端子、２は各部の接地端子、３は電流設定をするた
めの基準電圧端子、４はアーリー効果補正回路を構成す
るためのＰＮＰトランジスタ、５は出力電流を決定する
ためのＰＮＰトランジスタ、６は出力端子の電圧を検出
するためのＰＮＰトランジスタ、７及び８はカレントミ
ラー回路を構成するＮＰＮトランジスタ、９及び１０は
カレントミラー回路を構成するＰＮＰトランジスタ、１
１は検出用トランジスタ６とのバランスを取るためのダ
イオード、１２及び１３は出力電流を定める抵抗、１４
及び１５はカレントミラー回路を構成する抵抗及び１６
は負荷である。端子１〜３、ＰＮＰトランジスタ５及び
９〜１０、ＮＰＮトランジスタ７，８、抵抗１３〜１５
で通常のカレントミラー回路を構成し、ＰＮＰトランジ
スタ４と、抵抗１２、ＰＮＰトランジスタ６とからアー
リー効果補正回路を構成する。
【００１２】以上のように構成された第１の実施の形態
のアーリー効果補正回路について以下、図１を用いてそ
の動作を説明する。
のアーリー効果補正回路について以下、図１を用いてそ
の動作を説明する。
【００１３】電源端子１、基準電圧端子３、抵抗１３と
ＰＮＰトランジスタ５から定まる電流をＮＰＮトランジ
スタ７及び８で構成するカレントミラー回路で反転さ
せ、その出力をＰＮＰトランジスタ９及び１０と抵抗１
４及び１５で構成されるカレントミラー回路に入力しそ
れを出力電流として取り出す。この時、基準電圧端子３
の電圧が変化した場合、その出力電流は増減する。従っ
て、負荷に流れる電流が増減するために、負荷にかかる
電圧が変動し、ＰＮＰトランジスタ１０のエミッタ−コ
レクタ間の電圧が、ＰＮＰトランジスタ９のエミッタ−
コレクタ間の電圧と異なってしまう。そのため、ＰＮＰ
トランジスタ１０のアーリー電圧が十分高い場合は、カ
レントミラー回路のミラー比は極端に悪化はしないが、
低い場合は極端にミラー比が悪化する。そこで、ＰＮＰ
トランジスタ１０のコレクタ−エミッタ間の電圧をＰＮ
Ｐトランジスタ６のエミッタ電圧で再現し、ＰＮＰトラ
ンジスタ４でＰＮＰトランジスタ１０の状態を再現す
る。再現された電圧によりＰＮＰトランジスタ４に流れ
る電流は増減し、その差分がＰＮＰトランジスタ５の方
に流れ、その電流をカレントミラーし、最終的に基準電
圧端子３で決めた電流とほぼ等しい電流が負荷に流れ
る。
ＰＮＰトランジスタ５から定まる電流をＮＰＮトランジ
スタ７及び８で構成するカレントミラー回路で反転さ
せ、その出力をＰＮＰトランジスタ９及び１０と抵抗１
４及び１５で構成されるカレントミラー回路に入力しそ
れを出力電流として取り出す。この時、基準電圧端子３
の電圧が変化した場合、その出力電流は増減する。従っ
て、負荷に流れる電流が増減するために、負荷にかかる
電圧が変動し、ＰＮＰトランジスタ１０のエミッタ−コ
レクタ間の電圧が、ＰＮＰトランジスタ９のエミッタ−
コレクタ間の電圧と異なってしまう。そのため、ＰＮＰ
トランジスタ１０のアーリー電圧が十分高い場合は、カ
レントミラー回路のミラー比は極端に悪化はしないが、
低い場合は極端にミラー比が悪化する。そこで、ＰＮＰ
トランジスタ１０のコレクタ−エミッタ間の電圧をＰＮ
Ｐトランジスタ６のエミッタ電圧で再現し、ＰＮＰトラ
ンジスタ４でＰＮＰトランジスタ１０の状態を再現す
る。再現された電圧によりＰＮＰトランジスタ４に流れ
る電流は増減し、その差分がＰＮＰトランジスタ５の方
に流れ、その電流をカレントミラーし、最終的に基準電
圧端子３で決めた電流とほぼ等しい電流が負荷に流れ
る。
【００１４】以上のように第１の実施の形態によれば、
従来のカレントミラー回路に抵抗１２とＰＮＰトランジ
スタ４及び６を備えることにより出力変動があっても設
定した電流を確実にミラーさせて出力させることができ
る。
従来のカレントミラー回路に抵抗１２とＰＮＰトランジ
スタ４及び６を備えることにより出力変動があっても設
定した電流を確実にミラーさせて出力させることができ
る。
【００１５】なお、本実施の形態では、ＰＮＰトランジ
スタと抵抗で電流設定させ、出力を第二の電源端子に流
し込む構成としたが、ＰＮＰトランジスタをＮＰＮトラ
ンジスタに、電流設定を第二の電源端子から決定させ、
出力を第一の電源端子から引き込む形にしても同様であ
る。さらに、抵抗１２と抵抗１３を並列に接続したが、
１つの抵抗として合成しても同様である。
スタと抵抗で電流設定させ、出力を第二の電源端子に流
し込む構成としたが、ＰＮＰトランジスタをＮＰＮトラ
ンジスタに、電流設定を第二の電源端子から決定させ、
出力を第一の電源端子から引き込む形にしても同様であ
る。さらに、抵抗１２と抵抗１３を並列に接続したが、
１つの抵抗として合成しても同様である。
【００１６】次に、図２は第２の実施の形態におけるア
ーリー効果補正回路の構成を示すものである。
ーリー効果補正回路の構成を示すものである。
【００１７】図２において、１は各部に電源を供給する
電源端子、２は各部の接地端子、３は電流設定をするた
めの基準電圧端子、４はアーリー効果補正回路を構成す
るためのＰＮＰトランジスタ、５は出力電流を決定する
ためのＰＮＰトランジスタ、１７は出力端子の電圧を検
出するためのＰ型ＭＯＳトランジスタ、１８及び１９は
カレントミラー回路を構成するＮ型ＭＯＳトランジス
タ、９及び１０はカレントミラー回路を構成するＰＮＰ
トランジスタ、２０は検出用Ｐ型ＭＯＳトランジスタ１
７とのバランスを取るためのＰ型ＭＯＳトランジスタ、
１２及び１３は出力電流を定める抵抗、１４及び１５は
カレントミラー回路を構成する抵抗及び１６は負荷であ
る。端子１〜３、ＰＮＰトランジスタ５及び９，１０、
Ｎ型ＭＯＳトランジスタ１８，１９、抵抗１３〜１５で
通常のカレントミラー回路を構成し、ＰＮＰトランジス
タ４と抵抗１２、Ｐ型ＭＯＳトランジスタ１７とからア
ーリー効果補正回路を構成する。
電源端子、２は各部の接地端子、３は電流設定をするた
めの基準電圧端子、４はアーリー効果補正回路を構成す
るためのＰＮＰトランジスタ、５は出力電流を決定する
ためのＰＮＰトランジスタ、１７は出力端子の電圧を検
出するためのＰ型ＭＯＳトランジスタ、１８及び１９は
カレントミラー回路を構成するＮ型ＭＯＳトランジス
タ、９及び１０はカレントミラー回路を構成するＰＮＰ
トランジスタ、２０は検出用Ｐ型ＭＯＳトランジスタ１
７とのバランスを取るためのＰ型ＭＯＳトランジスタ、
１２及び１３は出力電流を定める抵抗、１４及び１５は
カレントミラー回路を構成する抵抗及び１６は負荷であ
る。端子１〜３、ＰＮＰトランジスタ５及び９，１０、
Ｎ型ＭＯＳトランジスタ１８，１９、抵抗１３〜１５で
通常のカレントミラー回路を構成し、ＰＮＰトランジス
タ４と抵抗１２、Ｐ型ＭＯＳトランジスタ１７とからア
ーリー効果補正回路を構成する。
【００１８】以上のように構成された第２の実施の形態
のアーリー効果補正回路について以下、図２を用いてそ
の動作を説明する。
のアーリー効果補正回路について以下、図２を用いてそ
の動作を説明する。
【００１９】電源端子１、基準電圧端子３、抵抗１３と
ＰＮＰトランジスタ５から定まる電流をＮ型ＭＯＳトラ
ンジスタ１８及び１９で構成するカレントミラー回路で
反転させ、その出力をＰＮＰトランジスタ９及び１０と
抵抗１４及び１５で構成されるカレントミラー回路に入
力しそれを出力電流として取り出す。この時、基準電圧
端子３の電圧が変化した場合、その出力電流は増減す
る。従って、負荷に流れる電流が増減するために、負荷
にかかる電圧が変動し、ＰＮＰトランジスタ１０のエミ
ッタ−コレクタ間の電圧が、ＰＮＰトランジスタ９のエ
ミッタ−コレクタ間の電圧と異なってしまう。そのた
め、ＰＮＰトランジスタ１０のアーリー電圧が十分高い
場合は、カレントミラー回路のミラー比は極端に悪化は
しないが、低い場合は極端にミラー比が悪化する。そこ
で、ＰＮＰトランジスタ１０のコレクタ−エミッタ間の
電圧をＰ型ＭＯＳトランジスタ１７のソース電圧で再現
し、ＰＮＰトランジスタ４でＰＮＰトランジスタ１０の
状態を再現する。再現された電圧によりＰＮＰトランジ
スタ４に流れる電流は増減し、その差分がＰＮＰトラン
ジスタ５の方に流れ、その電流をカレントミラーし、最
終的に基準電圧端子３で決めた電流とほぼ等しい電流が
負荷に流れる。
ＰＮＰトランジスタ５から定まる電流をＮ型ＭＯＳトラ
ンジスタ１８及び１９で構成するカレントミラー回路で
反転させ、その出力をＰＮＰトランジスタ９及び１０と
抵抗１４及び１５で構成されるカレントミラー回路に入
力しそれを出力電流として取り出す。この時、基準電圧
端子３の電圧が変化した場合、その出力電流は増減す
る。従って、負荷に流れる電流が増減するために、負荷
にかかる電圧が変動し、ＰＮＰトランジスタ１０のエミ
ッタ−コレクタ間の電圧が、ＰＮＰトランジスタ９のエ
ミッタ−コレクタ間の電圧と異なってしまう。そのた
め、ＰＮＰトランジスタ１０のアーリー電圧が十分高い
場合は、カレントミラー回路のミラー比は極端に悪化は
しないが、低い場合は極端にミラー比が悪化する。そこ
で、ＰＮＰトランジスタ１０のコレクタ−エミッタ間の
電圧をＰ型ＭＯＳトランジスタ１７のソース電圧で再現
し、ＰＮＰトランジスタ４でＰＮＰトランジスタ１０の
状態を再現する。再現された電圧によりＰＮＰトランジ
スタ４に流れる電流は増減し、その差分がＰＮＰトラン
ジスタ５の方に流れ、その電流をカレントミラーし、最
終的に基準電圧端子３で決めた電流とほぼ等しい電流が
負荷に流れる。
【００２０】以上のように第２の実施の形態によれば、
従来のカレントミラー回路に抵抗１２とＰＮＰトランジ
スタ４、Ｐ型ＭＯＳトランジスタ１７及び２０を備える
ことにより出力変動があっても設定した電流を確実にミ
ラーさせて出力させることができる。
従来のカレントミラー回路に抵抗１２とＰＮＰトランジ
スタ４、Ｐ型ＭＯＳトランジスタ１７及び２０を備える
ことにより出力変動があっても設定した電流を確実にミ
ラーさせて出力させることができる。
【００２１】なお、本実施の形態では、ＰＮＰトランジ
スタと抵抗で電流設定させ、出力を第二の電源端子に流
し込む構成としたが、ＰＮＰトランジスタをＮＰＮトラ
ンジスタに、Ｎ型ＭＯＳトランジスタをＰ型ＭＯＳトラ
ンジスタに、電流設定を第二の電源端子から決定させ、
出力を第一の電源端子から引き込む形にしても同様であ
る。さらに、抵抗１２と抵抗１３を並列に接続したが、
１つの抵抗として合成しても同様である。
スタと抵抗で電流設定させ、出力を第二の電源端子に流
し込む構成としたが、ＰＮＰトランジスタをＮＰＮトラ
ンジスタに、Ｎ型ＭＯＳトランジスタをＰ型ＭＯＳトラ
ンジスタに、電流設定を第二の電源端子から決定させ、
出力を第一の電源端子から引き込む形にしても同様であ
る。さらに、抵抗１２と抵抗１３を並列に接続したが、
１つの抵抗として合成しても同様である。
【００２２】
【発明の効果】以上のように本発明は、電流設定用のＰ
ＮＰトランジスタと、そのエミッタに接続される抵抗
と、電圧検出用のＰＮＰトランジスタ及びＰ型ＭＯＳト
ランジスタと、それらのトランジスタの電圧のバランス
を取るダイオード、もしくはＰ型ＭＯＳトランジスタを
備えることにより、負荷の電圧が変動しても設定した電
流が正確に負荷に流れ、ミラー精度を向上させることが
できる優れたカレントミラー回路を実現できるものであ
る。
ＮＰトランジスタと、そのエミッタに接続される抵抗
と、電圧検出用のＰＮＰトランジスタ及びＰ型ＭＯＳト
ランジスタと、それらのトランジスタの電圧のバランス
を取るダイオード、もしくはＰ型ＭＯＳトランジスタを
備えることにより、負荷の電圧が変動しても設定した電
流が正確に負荷に流れ、ミラー精度を向上させることが
できる優れたカレントミラー回路を実現できるものであ
る。
【図１】本発明の第１の実施形態におけるアーリー効果
補正回路を示す図
補正回路を示す図
【図２】本発明の第２の実施形態におけるアーリー効果
補正回路を示す図
補正回路を示す図
【図３】従来のカレントミラー回路を示す図
１ 第一の電源端子
２ 第二の電源端子
３ 基準電圧端子
４〜６ ＰＮＰトランジスタ
７，８ ＮＰＮトランジスタ
９，１０ ＰＮＰトランジスタ
１１ ダイオード
１２〜１５ 抵抗
１６ 負荷
１７ Ｐ型ＭＯＳトランジスタ
１８，１９ Ｎ型ＭＯＳトランジスタ
２０ Ｐ型ＭＯＳトランジスタ
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/00 - 3/72
Claims (2)
- 【請求項１】 第一の電源端子に接続された第一の抵抗
と、それと並列に接続された第二の抵抗と、第一の抵抗
の一端が第一のＰＮＰトランジスタのエミッタ及び第二
のＰＮＰトランジスタのエミッタにそれぞれ接続され、
前記第一のＰＮＰトランジスタのコレクタが第三のＰＮ
Ｐトランジスタのエミッタに接続され、前記第三のＰＮ
Ｐトランジスタのコレクタが第二の電源端子に接続さ
れ、前記第一、第二のＰＮＰトランジスタのベースが互
いに第一の基準電源端子に接続され、前記第二のＰＮＰ
トランジスタのコレクタが第一のカレントミラー回路の
入力側に接続され、出力側がエミッタ抵抗を有した第二
のカレントミラー回路の入力側に接続され、さらにその
出力側にダイオードのアノードが接続され、そのダイオ
ードのカソードに前記第三のＰＮＰトランジスタのベー
スが接続されると共に、第二の電源端子との間に負荷が
接続されたアーリー効果補正回路。 - 【請求項２】 第一の電源端子に接続された第一の抵抗
と、それと並列に接続された第二の抵抗と、第一の抵抗
の一端が第一のＰＮＰトランジスタのエミッタ及び第二
のＰＮＰトランジスタのエミッタにそれぞれ接続され、
前記第一のＰＮＰトランジスタのコレクタが第一のＰ型
ＭＯＳトランジスタのソースに接続され、前記第一のＰ
型ＭＯＳトランジスタのドレインが第二の電源端子に接
続され、前記第一、第二のＰＮＰトランジスタのベース
が互いに第一の基準電源端子に接続され、前記第二のＰ
ＮＰトランジスタのコレクタが第一のカレントミラー回
路の入力側に接続され、出力側がエミッタ抵抗を有した
第二のカレントミラー回路の入力側に接続され、さらに
その出力側に第二のＰ型ＭＯＳトランジスタのソースが
接続され、そのＰ型ＭＯＳトランジスタのゲート及びド
レインが互いに接続され、さらに前記第一のＰ型ＭＯＳ
トランジスタのゲートが接続されると共に、第二の電源
端子との間に負荷が接続されたアーリー効果補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13811897A JP3484922B2 (ja) | 1997-05-28 | 1997-05-28 | アーリー効果補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13811897A JP3484922B2 (ja) | 1997-05-28 | 1997-05-28 | アーリー効果補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335949A JPH10335949A (ja) | 1998-12-18 |
| JP3484922B2 true JP3484922B2 (ja) | 2004-01-06 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP13811897A Expired - Fee Related JP3484922B2 (ja) | 1997-05-28 | 1997-05-28 | アーリー効果補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3484922B2 (ja) |
-
1997
- 1997-05-28 JP JP13811897A patent/JP3484922B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10335949A (ja) | 1998-12-18 |
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