JP3255226B2

JP3255226B2 - 電圧制御増幅器

Info

Publication number: JP3255226B2
Application number: JP27878597A
Authority: JP
Inventors: 浩猪瀬
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-10-13
Filing date: 1997-10-13
Publication date: 2002-02-12
Anticipated expiration: 2017-10-13
Also published as: JPH11122061A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
自動利得制御回路等に用いられる電圧制御増幅器に関
し、特に、出力バイアスを安定化させる回路を備えた電
圧制御増幅器に関する。

【０００２】

【従来の技術】出力バイアスを安定化させる回路を備え
た従来の電圧制御増幅器は、例えば、特開平６ー４５８
５３号公報に開示されている。図４は、従来の電圧制御
増幅器を示す回路図である。

【０００３】図４において、ｐｎｐ型のトランジスタ１
９ａのエミッタは電源電圧端子１２に接続され、コレク
タとべースは定電流源１７を介して接地される。ｐｎｐ
型のトランジスタ１９ｂのエミッタは電源電圧端子１２
に接続され、ベースはトランジスタ１９ａのべースに接
続され、コレクタは抵抗１８を介して接地される。抵抗
１８、トランジスタ１９ａ及び１９ｂ、定電流源１７か
ら定電圧源５０が構成される。

【０００４】ｎｐｎ型のトランジスタ３ａ、３ｂの組
み、ｎｐｎ型のトランジスタ３ｃ、３ｄの組み、ｎｐｎ
型のトランジスタ３ｅ、３ｆの組みがそれぞれエミッタ
結合型差動増幅器を構成している。この差動増幅器と、
抵抗４、抵抗５ａ、５ｂ及び定電流源６ａ、６ｂとから
増幅回路６０を構成している。

【０００５】トランジスタ３ｃと３ｆのコレクタはｐｎ
ｐ型のトランジスタ８ｂのコレクタに接続される。トラ
ンジスタ８ｂのエミッタは電源電圧端子１２に接続さ
れ、ベースはそのコレクタに接続される。ｐｎｐ型のト
ランジスタ８ａのエミッタは電源電圧端子１２に接続さ
れ、べースはトランジスタ８ｂのべースに接続され、コ
レクタは定電流源１７とトランジスタ１９ａのコレクタ
及びべースに接続される。

【０００６】ｎｐｎ型のバイアスレベル制御用トランジ
スタ２０のべースは、トランジスタ１９ｂのコレクタに
接続され、コレクタは、電源電圧端子１２に接続され、
エミッタは、抵抗５ａ、５ｂに接続される。

【０００７】１ａと１ｂは正と負の利得制御信号入力端
子であり、それぞれ、トランジスタ３ｃ、３ｆのベー
ス、トランジスタ３ｄ及び３ｅのベースに接続される。

【０００８】１ｃ、１ｄは正と負の信号入力端子であ
り、それぞれ、トランジスタ３ａのベース、トランジス
タ３ｂのベースに接続される。

【０００９】２ａ、２ｂは正と負の信号出力端子であ
り、それぞれ、抵抗５ｂとトランジスタ３ｅのコレク
タ、抵抗５ａとトランジスタ３ｄのコレクタに接続され
る。

【００１０】次に、従来の電圧制御増幅器の動作につい
て説明する。利得制御入力端子１ｂの電圧を高くした場
合、トランジスタ３ｄ、３ｅのコレクタ電流が増加し、
トランジスタ３ｃとトランジスタ３ｆのコレクタ電流が
減少するため、抵抗５ａ、５ｂに流れる電流が増加し利
得が増加する。また、抵抗５ａ、５ｂに流れる電流が増
加することにより抵抗５ａ、５ｂでの電圧降下が増加
し、出力バイアスレベルは低下する。

【００１１】一方、トランジスタ１９ａとトランジスタ
８ａのコレクタ電流の和は定電流源１７の電流であるの
で、トランジスタ３ｃとトランジスタ３ｆのコレクタ電
流が減少するとトランジスタ８ａのコレクタ電流が減少
し、トランジスタ１９ａのコレクタ電流は増加しトラン
ジスタ１９ｂのコレクタ電流が増加するため、抵抗１８
での電圧降下が増大しトランジスタ２０のベース電位を
上昇させ、出力バイアスレベルの低下を打ち消しー定と
なる。

【００１２】いま出力端子２ａ、２ｂの出力バイアスレ
ベルをＶOとし、定電流源６ａ、６ｂの電流をＩ₀、定電
流源１７の電流をＩＡ、抵抗５ａ、５ｂの抵抗値をＲ
Ｌ、抵抗１８の抵抗値をＲＡ、トランジスタ２０のべー
スエミッタ間電圧をＶBE20、トランジスタ３ｃとトラン
ジスタ３ｆのコレクタ電流をＩ₁とすれば、Ｖ0＝ＲＡ（ＩA−２Ｉ₁）一ＶBE20ーＲＬ（Ｉ₀ーＩ₁）ここでＲＡ＝ＲＬ／２とすれば、Ｖ0＝ＲＬ（ＩA／２ーＩ₀）ーＶBE20 となり、トランジスタ３ｃ、トランジスタ３ｄ、トラン
ジスタ３ｅ、トランジスタ３ｆのコレクタ電流に無関係
に出力バイアスレベルＶ0が決まり、利得制御信号入力
によらずＶ0は一定になる。

【００１３】利得制御入力端子１ｂの電圧を低くした場
合、上記と逆の動作となる。すなわち、トランジスタ３
ｄ、３ｅのコレクタ電流が減少し、トランジスタ３ｃと
トランジスタ３ｆのコレクタ電流が増加するため、抵抗
５ａ、５ｂに流れる電流が減少し利得が低下する。ま
た、抵抗５ａ、５ｂに流れる電流が減少することにより
抵抗５ａ、５ｂでの電圧降下が減少し、出力バイアスレ
ベルは増加する。

【００１４】一方、トランジスタ３ｃとトランジスタ３
ｆのコレクタ電流が増加するとトランジスタ８ａのコレ
クタ電流が増加し、トランジスタ１９ａのコレクタ電流
は減少しトランジスタ１９ｂのコレクタ電流が減少する
ため、抵抗１８での電圧降下が減少しトランジスタ２０
のベース電位を下降させ、出力バイアスレベルの増加を
打ち消しー定となる。

【００１５】

【発明が解決しようとする課題】従来の電圧制御増幅器
には、次のような問題点がある。（１）トランジスタ２０のべースエミッタ間電圧ＶBE20
がそのエミッタ電流により変動するため、出力バイアス
Ｖ0は利得制御信号入力が大きい場合にはー定にならな
い。

【００１６】ここで、トランジスタのべースエミッタ間
電圧をＶBE、その飽和電流をＩS、エミッタ電流をＩE、
絶対温度をＴ、ポルツマン定数をＫ、電子の素電化をq
とするとＶBEは以下の式で近似されることが一般的に知
られている。ＶBE＝ｋt／q・Ｉｎ（ＩE／ＩS）利得制御信号によりトランジスタ２０のエミッタ電流が
増減することによりＶBE20が変動し、特に、利得最小付
近になるように利得制御信号を与えた場合にはトランジ
スタ２０のエミッタ電流が微少となるため出力バイアス
Ｖ0の変動は顕著となる。例えば、常温時でエミッタ電
流が２００μＡの場合と５μＡの場合では約０．１Ｖ変
動する。（２）トランジスタ２０のべースエミッタ間電圧ＶBE20
が温度依存性を有するため、出力バイアスＶ0が温度に
より変動する。（３）負荷抵抗５ａ、５ｂと電源電圧端子１２との間に
バイアスレベル制御用トランジスタ２０を接続している
ため、出力振幅の上限値が電源電圧まで取れない。

【００１７】ここで、出力レベルの上限をＶ0MAXとし、
トランジスタ１９ｂの飽和電圧ＶCE（sat）１９ｂ、電
源電圧をＶccとすれば、Ｖ0max＝ＶccーＶCE（sat）１
９ｂ-ＶBE20となる。

【００１８】本発明は、上記課題を解決するためになさ
れたものであり、出力バイアスの安定化及び出力最大振
幅の向上が得られる電圧制御増幅器を提供することを目
的とする。

【００１９】

【課題を解決するための手段】本発明の電圧制御増幅器
は、利得制御信号が入力されるトランジスタを備えた増
幅部と、その増幅部に接続される負荷抵抗と、前記増幅
部の利得の変動に伴う前記トランジスタのコレクタ電流
の変動を検知する利得変動検知手段と、前記トランジス
タと前記負荷抵抗との間に接続され、前記利得変動検知
手段によって検知されたトランジスタのコレクタ電流の
変動に基づいて、前記負荷抵抗に流れる電流を補正し、
増幅部の出力バイアスを安定化させる出力安定化手段
と、を有し、前記負荷抵抗は、電源あるいは接地に直接
に接続されており、かつ、出力バイアスにトランジスタ
のベースエミッタ間電圧が加わらないように構成されて
いる、ことを特徴とするものである。

【００２０】本発明の電圧制御増幅器は又、入力端子に
接続される第１組のトランジスタと、その第１組のトラ
ンジスタのうち一方のトランジスタに接続され、利得制
御信号入力端子に接続される第２組のトランジスタと、
前記第１組のトランジスタのうち他方のトランジスタに
接続され、利得制御信号入力端子に接続される第３組の
トランジスタと、を備え、第２組及び第３組のトランジ
スタのうち一方のトランジスタがそれぞれ出力端子に接
続される増幅部と、その増幅部の第２組及び第３組のト
ランジスタの一方のトランジスタにそれぞれ接続される
負荷抵抗と、前記増幅部の第１組のトランジスタに接続
される定電流源と、前記増幅部の第２組及び第３組のト
ランジスタの他方のトランジスタに接続され、前記増幅
部の利得の変動に伴う第２組及び第３組の他方のトラン
ジスタのコレクタ電流の変動を検知する利得変動検知手
段と、前記増幅部の第２組及び第３組のトランジスタの
一方のトランジスタと前記負荷抵抗との間に接続され、
前記利得変動検知手段によって検知されたトランジスタ
のコレクタ電流の変動に基づいて、前記負荷抵抗に流れ
る電流を補正し、増幅部の出力バイアスを安定化させる
出力安定化手段と、を有し、前記負荷抵抗は、電源ある
いは接地に直接に接続されており、かつ、出力バイアス
にトランジスタのベースエミッタ間電圧が加わらないよ
うに構成されている、ことを特徴とするものである。

【００２１】上記利得変動検知手段は、増幅部の第２組
及び第３組のトランジスタの他方のトランジスタに接続
される第１のトランジスタと、出力安定化手段に接続さ
れる第２のトランジスタとを備え、第１のトランジスタ
のベースが第２のトランジスタのベースに接続されるカ
レントミラー回路を有してもよい。

【００２２】上記出力安定化手段は、利得変動検知手段
に接続される第３のトランジスタと、増幅部の第２組の
トランジスタの一方のトランジスタと負荷抵抗との間に
接続される第４のトランジスタと、増幅部の第３組のト
ランジスタの一方のトランジスタと負荷抵抗との間に接
続される第５のトランジスタと、を備え、第３のトラン
ジスタのベース、第４のトランジスタのベース及び第５
のトランジスタのベースが互いに接続されるカレントミ
ラー回路を有してもよい。

【００２３】出力安定化手段は、定電流源に接続され、
その定電流源と出力安定化手段との間に利得変動検知手
段が接続されてもよい。

【００２４】増幅部の端子は接地され、負荷抵抗の端子
は電源電圧端子に接続されてもよく、逆に、増幅部の端
子は電源電圧端子に接続され、負荷抵抗の端子は接地さ
れてもよい。

【００２５】本発明によれば、バイアスレベル制御用の
トランジスタを用いることなく、負荷抵抗に流れる電流
を補正することによって、増幅部の出力バイアスを安定
化させることができる。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の第１の実
施の形態に係る電圧制御増幅器を示す回路図である。

【００２７】図１を参照すると、ｎｐｎ型のトランジス
タ３ａ、３ｂからなる第１組のトランジスタ、ｎｐｎ型
のトランジスタ３ｃ、３ｄからなる第２組のトランジス
タ及びｎｐｎ型のトランジスタ３ｅ、３ｆからなる第３
組のトランジスタによってエミッタ結合型差動増幅器を
構成している。この差動増幅器と、抵抗４、抵抗５ａ、
５ｂ及び定電流源６ａ、６ｂとから増幅回路２５を構成
している。

【００２８】トランジスタ３ｃと３ｆのコレクタはｐｎ
ｐ型のトランジスタ８ｂのコレクタに接続される。ま
た、抵抗５ａ、５ｂは電源電圧端子１２に接続される。

【００２９】トランジスタ８ｂのエミッタは抵抗７ｂを
介して電源電圧端子１２に接続され、ベースはそのコレ
クタに接続される。ｐｎｐ型のトランジスタ８ａのエミ
ッタは抵抗７ａを介して電源電圧端子１２に接続され、
ベースはトランジスタ８ｂのべースに接続され、コレク
タは定電流源１１とｎｐｎ型のトランジスタ１０ａのコ
レクタとべースに接続される。トランジスタ８ａ、８ｂ
と抵抗７ａ、７ｂとからカレントミラー回路３０（利得
変動検知手段）を構成している。定電流源１１の他方の
端子は電源電圧端子１２に接続される。

【００３０】トランジスタ１０ａのエミッタは抵抗９ａ
を介して接地される。ｎｐｎ型のトランジスタ１０ｂの
コレクタは増幅回路２５のトランジスタ３ｄのコレクタ
並びに抵抗５ａに接続され、トランジスタ１０ｂのエミ
ッタは抵抗９ｂを介して接地される。ｎｐｎ型のトラン
ジスタ１０ｃのコレクタは増幅回路２５のトランジスタ
３ｅのコレクタ並びに抵抗５ｂに接続される。トランジ
スタ１０ｃのエミッタは抵抗９ｃを介して接地される。
トランジスタ１０ｂとトランジスタ１０ｃのべースはト
ランジスタ１０ａのべースにそれぞれ接続される。トラ
ンジスタ１０ａ、１０ｂ、１０ｃ、抵抗９ａ、９ｂ、９
ｃとからカレントミラー回路４０（出力安定化手段）を
構成している。

【００３１】１ａと１ｂは正と負の利得制御信号入力端
子であり、それぞれ、トランジスタ３ｃ、３ｆのベー
ス、トランジスタ３ｄ及び３ｅのベースに接続される。

【００３２】１ｃ、１ｄは正と負の信号入力端子であ
り、それぞれ、トランジスタ３ａのベース、トランジス
タ３ｂのベースに接続される。

【００３３】２ａ、２ｂは正と負の信号出力端子であ
り、それぞれ、抵抗５ｂとトランジスタ３ｅのコレク
タ、抵抗５ａとトランジスタ３ｄのコレクタに接続され
る。

【００３４】次に、本発明の第１の実施の形態に係る電
圧制御増幅器の動作を説明する。利得制御入力端子１ｂ
の電圧を高くした場合、トランジスタ３ｄ、３ｅのコレ
クタ電流が増加し、トランジスタ３ｃとトランジスタ３
ｆのコレクタ電流が減少するため、抵抗５ａ、５ｂに流
れる電流が増加し利得が増加する。また、抵抗５ａ、５
ｂに流れる電流が増加することにより抵抗５ａ、５ｂで
の電圧降下が増加し、出力バイアスレベルは低下する。

【００３５】一方、トランジスタ３ｃとトランジスタ３
ｆの電流が減少することによりトランジスタ１０ａのコ
レクタ電流が減少するためトランジスタ１０ｂ、１０ｃ
のコレクタ電流が減少し抵抗５ａ、５ｂでの電圧降下を
打ち消し出力バイアスレベルをー定にする。

【００３６】利得制御信号入力端子１ｂの電圧を低くし
た場合には、トランジスタ３ｄ、３ｅのコレクタ電流が
減少し、トランジスタ３ｃとトランジスタ３ｆのコレク
タ電流が増加するため、抵抗５ａ、５ｂに流れる電流が
減少し利得が低下する。また、抵抗５ａ、５ｂに流れる
電流が減少することにより抵抗５ａ、５ｂでの電圧降下
が低下し、出力バイアスレベルは増加する。

【００３７】一方、トランジスタ３ｃとトランジスタ３
ｆの電流が増加することによりトランジスタ１０ａのコ
レクタ電流が増加するためトランジスタ１０ｂ、１０ｃ
のコレクタ電流が増加し抵抗５ａ、５ｂでの電圧降下を
打ち消し出力バイアスレベルをー定にする。

【００３８】いま、トランジスタ８ａ、８ｂのトランジ
スタサイズを８ａ：８ｂ＝１：２、抵抗７ａ、７ｂの抵
抗値を７ａ：７ｂ＝２：１とすることによりトランジス
タ８ａ、８ｂのコレクタ電流Ｉc8a、Ｉc8bの電流比はＩ
c8a：Ｉc8b＝１：２となる。出力端子２ａ、２ｂの出力
バイアスレベルをＶ0とし、定電流源６ａ、６ｂの電流
をＩ₀、定電流源１１の電流をＩB、抵抗５ａ、５ｂの抵
抗値をＲＬ、トランジスタ３ｃとトランジスタ３ｆのコ
レクタ電流をＩ₁、電源電圧端子１２の電圧をＶccとす
れば、トランジスタ８ａのコレクタ電流はＩ₁となるの
で、トランジスタ１０ａのコレクタ電流はＩB＋Ｉ₁とな
るためトランジスタ１０ｂ、１０ｃのコレクタ電流もＩ
B＋Ｉ₁となる。

【００３９】一方、トランジスタ３ｄと３ｅのコレクタ
電流はＩ₀ーＩ₁であるので、抵抗５ａ、５ｂを流れる電
流はＩ₀＋ＩBとなる。従って、Ｖ0＝ＶccーＲＬ（Ｉ₀＋ＩB）となり、利得制御信号とは無関係に出力バイアスレベル
はー定となる。出力レベルの上限をＶ0maxとすれば、Ｖ0max＝ＶccーＲＬ・ＩB となる。トランジスタのべースエミッタ間電圧ＶBEは通
常０．７Ｖ程度であるので、ＲＬとＩBの組み合わせに
より従来よりも大きなＶ0maxを得ることが可能である。

【００４０】図２は、本発明の第２の実施の形態に係る
電圧制御増幅器を示す回路図である。図２に示すよう
に、第２の実施の形態では、第１の実施の形態のトラン
ジスタにおいて、ｎｐｎ型のトランジスタをｐｎｐ型の
トランジスタに置き換え、ｐｎｐ型のトランジスタをｎ
ｐｎ型のトランジスタに置き換え、電源電圧端子と接地
の位置を置き換えた構成となっている。

【００４１】すなわち、トランジスタ３ａ、３ｂ、３
ｃ、３ｄ、３ｅ、３ｆ、１０ａ、１０ｂ、１０ｃは、ｐ
ｎｐ型であり、トランジスタ８ａ、８ｂはｎｐｎ型であ
る。また、定電流源６ａ、６ｂ、抵抗９ａ、９ｂ、９ｃ
は、電源電圧端子１２に接続され、抵抗５ａ、５ｂ、７
ａ、７ｂ、定電流源１１は接地される。

【００４２】第２の実施の形態の動作は、第１の実施の
形態の動作と同様である。

【００４３】図３は、本発明の第３の実施の形態に係る
電圧制御増幅器を示す回路図である。図３を参照する
と、ｎｐｎ型のトランジスタ１７ａのべースとコレクタ
が接続され、エミッタは抵抗１８ａを介して接地され
る。ｎｐｎ型のトランジスタ１７ｂのコレクタは、トラ
ンジスタ３ａのエミッタと抵抗４に接続され、エミッタ
は抵抗１８ｂを介して接地される。ｎｐｎ型のトランジ
スタ１７ｃのコレクタは、トランジスタ３ｂのエミッタ
と抵抗４に接続され、エミッタは抵抗１８ｃを介して接
地される。トランジスタ１７ｂとトランジスタ１７ｃの
べースはトランジスタ１７ａのべースに接続される。こ
れらトランジスタ１７ａ、１７ｂ、１７ｃ、抵抗１８
ａ、１８ｂ、１８ｃとから定電流源回路４５を構成して
いる。

【００４４】トランジスタ３ａ、３ｂの組み、トランジ
スタ３ｃ、３ｄの組み、トランジスタ３ｅ、３ｆの組み
がそれぞれエミッタ結合型差動増幅器を構成しており、
このエミッタ結合型差動増幅器、抵抗４、５ａ、５ｂ及
びトランジスタ１７ａ、１７ｂ、１７ｃ、抵抗１８ａ、
１８ｂ、１８ｃから構成される定電流源回路４５とから
増幅回路４６を構成している。

【００４５】トランジスタ３ｃと３ｆのコレクタはトラ
ンジスタ８ｂのコレクタに接続される。トランジスタ８
ｂのエミッタは抵抗７ｂを介して電源電圧端子１２に接
続され、ベースはそのコレクタに接続される。トランジ
スタ８ａのエミッタは抵抗７ａを介して電源電圧端子１
２に接続され、ベースはトランジスタ８ｂのべースに接
続され、コレクタはトランジスタ１３ｃのコレクタとト
ランジスタ１０ａのコレクタとベースに接続される。ト
ランジスタ８ａ、８ｂと抵抗７ａ、７ｂとからカレント
ミラー回路３０を構成している。

【００４６】トランジスタ１０ａのエミッタは抵抗９ａ
を介して接地される。トランジスタ１０ｂのコレクタは
増幅回路４６を構成するトランジスタ３ｄのコレクタ並
びに抵抗５ａに接続され、トランジスタ１０ｂのエミッ
タは抵抗９ｂを介して接地される。トランジスタ１０ｃ
のコレクタは増幅回路４６を構成するトランジスタ３ｅ
のコレクタ並びに抵抗５ｂに接続される。トランジスタ
１０ｃのエミッタは抵抗９ｃを介して接地される。トラ
ンジスタ１０ｂとトランジスタ１０ｃのべースはトラン
ジスタ１０ａのべースにそれぞれ接続される。トランジ
スタ１０ａ、１０ｂ、１０ｃ、抵抗９ａ、９ｂ、９ｃと
からカレントミラー回路４０を構成している。

【００４７】基準電源回路１６の出力端子は抵抗１５を
介して接地される。トランジスタ１３ａのコレクタとべ
−スが接続され、かつ、基準電源回路１６の出力端子と
抵抗１５に接続される。トランジスタ１３ａのエミッタ
は抵抗１４ａを介して電源電圧端子１２に接続される。
トランジスタ１３ｂのエミッタは抵抗１４ｂを介して電
源電圧端子１２に接続される。トランジスタ１３ｃのエ
ミッタは抵抗１４ｃを介して電源電圧端子１２に接続さ
れ、トランジスタ１３ｂとトランジスタ１３ｃのべース
はトランジスタ１３ａのべースに接続される。トランジ
スタ１３ａ、１３ｂ、１３ｃ、抵抗１４ａ、１４ｂ、１
４ｃ、基準電源回路１６及び抵抗１５とから定電流源回
路４７を構成している。

【００４８】１ａと１ｂは正と負の利得制御信号入力端
子であり、それぞれ、トランジスタ３ｃ、３ｆのベー
ス、トランジスタ３ｄ及び３ｅのベースに接続される。

【００４９】１ｃ、１ｄは正と負の信号入力端子であ
り、それぞれ、トランジスタ３ａのベース、トランジス
タ３ｂのベースに接続される。

【００５０】２ａ、２ｂは正と負の信号出力端子であ
り、それぞれ、抵抗５ｂとトランジスタ３ｅのコレク
タ、抵抗５ａとトランジスタ３ｄのコレクタに接続され
る。

【００５１】次に、本発明の第３の実施の形態に係る電
圧制御増幅器の動作を説明する。

【００５２】いま、トランジスタ８ａ、８ｂのトランジ
スタサイズを８ａ：８ｂ＝１：２、抵抗７ａ、７ｂの抵
抗値を７ａ：７ｂ＝２：１とすることによりトランジス
タ８ａ、８ｂのコレクタ電流Ｉc8a、Ｉc8bの電流比は
Ｉc8a：Ｉc8b＝１：２となる。出力端子２ａ、２ｂの
出力バイアスレベルをＶ0とし、定電流源６ａ、６ｂの
電流をＩ₀、定電流源１１の電流をＩB、抵抗５ａ、５ｂ
の抵抗値をＲＬ、抵抗１５の抵抗値をＲ0、トランジス
タ３ｃとトランジスタ３ｆのコレクタ電流をＩ₁、電源
電圧端子１２の電圧をＶcc、基準電源回路１６の出力電
圧をＶREFとする。

【００５３】基準電源回路としてバンドギャップレギュ
レータ等の温度変化に対して安定した回路を使用した場
合、抵抗１５の電流ＩR15はＩR15＝ＶREF／Ｒ15とな
る。トランジスタ１３ａと１３ｂ、１３ａと１３ｃのト
ランジスタサイズを１３ａ：１３ｂ＝１：Ｘ、１３ａ：
１３ｃ＝１：Ｙとし、抵抗１４ａと１４ｂ、１４ａと１
４ｃの抵抗比を１４ａ：１４ｂ＝Ｘ：１、１４ａ：１４
ｃ＝Ｙ：１とするとトランジスタ１３ｂ、１３ｃのコレ
クタ電流Ｉc13b、Ｉc13cはトランジスタ１３ａのコレク
タ電流Ｉc13aのそれぞれＸ倍、Ｙ倍となり、Ｉc13b＝Ｘ
・Ｉc13a、Ｉc13c＝Ｙ・ＩC13aとなるので、出力バイア
スＶ0はＶ0＝ＶccーＶREF（Ｘ＋Ｙ）ＲＬ／Ｒ0 となり、Ｘ、Ｙは定数でありＶREFは温度変化に対して
安定な電圧であるので、Ｖ0は利得制御信号とは無関係
に出力バイアスレベルはー定となる。出力レベルの上限
をＶ0MAXとすれば、Ｖ0MAX＝ＶccーＶREF・ＲＬ／Ｒ0 となる。

【００５４】本発明は、上記実施の形態に限定されるこ
とはなく、特許請求の範囲に記載された技術的事項の範
囲内において、種々の変更が可能である。

【００５５】

【発明の効果】本発明によれば、バイアスレベル制御用
のトランジスタを用いることなく、負荷抵抗に流れる電
流を補正することによって、増幅部の出力バイアスを安
定化させることができるので、利得制御信号入力端子の
電圧が大きい場合であっても、出力バイアスを一定にす
ることができる。

【００５６】また、バイアスレベル制御用のトランジス
タを用いないので、温度が変動しても、出力バイアスを
ー定にすることができる。

【００５７】さらに、電源電圧端子と負荷抵抗の間にト
ランジスタ等の素子を挿入しないので、出力レベルの上
限を従来より大きく取れ、出力振幅を大きく取ることが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る電圧制御増幅
器を示す回路図である。

【図２】本発明の第２の実施の形態に係る電圧制御増幅
器を示す回路図である。

【図３】本発明の第３の実施の形態に係る電圧制御増幅
器を示す回路図である。

【図４】従来の電圧制御増幅器を示す回路図である。

【符号の説明】

１ａ、１ｂ：利得制御信号入力端子１ｃ、１ｄ：信号入力端子２ａ、２ｂ：信号出力端子３ａ〜３ｆ：トランジスタ８ａ、８ｂ：トランジスタ１０ａ〜１０ｃ：トランジスタ１３ａ〜１３ｃ：トランジスタ１７ａ〜１７ｃ：トランジスタ４：抵抗５ａ、５ｂ：抵抗７ａ、７ｂ：抵抗９ａ〜９ｃ：抵抗１４ａ〜１４ｃ：抵抗１５：抵抗１８ａ〜１８ｃ：抵抗６ａ、６ｂ：定電流源１１：定電流源１２：電源電圧端子１６：基準電源回路

Claims

(57)【特許請求の範囲】

【請求項１】利得制御信号が入力されるトランジスタを
備えた増幅部と、その増幅部に接続される負荷抵抗と、前記増幅部の利得の変動に伴う前記トランジスタのコレ
クタ電流の変動を検知する利得変動検知手段と、前記トランジスタと前記負荷抵抗との間に接続され、前
記利得変動検知手段によって検知されたトランジスタの
コレクタ電流の変動に基づいて、前記負荷抵抗に流れる
電流を補正し、増幅部の出力バイアスを安定化させる出
力安定化手段と、を有し、前記負荷抵抗は、電源あるいは接地に直接に接続されて
おり、かつ、出力バイアスにトランジスタのベースエミ
ッタ間電圧が加わらないように構成されている、ことを特徴とする電圧制御増幅器。
【請求項２】入力端子に接続される第１組のトランジス
タと、その第１組のトランジスタのうち一方のトランジ
スタに接続され、利得制御信号入力端子に接続される第
２組のトランジスタと、前記第１組のトランジスタのう
ち他方のトランジスタに接続され、利得制御信号入力端
子に接続される第３組のトランジスタと、を備え、第２
組及び第３組のトランジスタのうち一方のトランジスタ
がそれぞれ出力端子に接続される増幅部と、その増幅部の第２組及び第３組のトランジスタの一方の
トランジスタにそれぞれ接続される負荷抵抗と、前記増幅部の第１組のトランジスタに接続される定電流
源と、前記増幅部の第２組及び第３組のトランジスタの他方の
トランジスタに接続され、前記増幅部の利得の変動に伴
う第２組及び第３組の他方のトランジスタのコレクタ電
流の変動を検知する利得変動検知手段と、前記増幅部の第２組及び第３組のトランジスタの一方の
トランジスタと前記負荷抵抗との間に接続され、前記利
得変動検知手段によって検知されたトランジスタのコレ
クタ電流の変動に基づいて、前記負荷抵抗に流れる電流
を補正し、増幅部の出力バイアスを安定化させる出力安
定化手段と、を有し、前記負荷抵抗は、電源あるいは接地に直接に接続されて
おり、かつ、出力バイアスにトランジスタのベースエミ
ッタ間電圧が加わらないように構成されている、ことを特徴とする電圧制御増幅器。
【請求項３】前記利得変動検知手段は、前記増幅部の第
２組及び第３組のトランジスタの他方のトランジスタに
接続される第１のトランジスタと、前記出力安定化手段
に接続される第２のトランジスタとを備え、前記第１の
トランジスタのベースが第２のトランジスタのベースに
接続されるカレントミラー回路を有することを特徴とす
る請求項２に記載の電圧制御増幅器。
【請求項４】前記出力安定化手段は、前記利得変動検知
手段に接続される第３のトランジスタと、前記増幅部の
第２組のトランジスタの一方のトランジスタと前記負荷
抵抗との間に接続される第４のトランジスタと、前記増
幅部の第３組のトランジスタの一方のトランジスタと前
記負荷抵抗との間に接続される第５のトランジスタと、
を備え、第３のトランジスタのベース、第４のトランジ
スタのベース及び第５のトランジスタのベースが互いに
接続されるカレントミラー回路を有することを特徴とす
る請求項２又は３のいずれか１つの項に記載の電圧制御
増幅器。
【請求項５】前記出力安定化手段は、定電流源に接続さ
れ、その定電流源と前記出力安定化手段との間に前記利
得変動検知手段が接続されることを特徴とする請求項１
乃至４のいずれか１つの項に記載の電圧制御増幅器。
【請求項６】前記増幅部の端子は接地され、前記負荷抵
抗の端子は電源電圧端子に接続される、ことを特徴とす
る請求項１乃至５のいずれか１つの項に記載の電圧制御
装置。
【請求項７】前記増幅部の端子は電源電圧端子に接続さ
れ、前記負荷抵抗の端子は接地される、ことを特徴とす
る請求項１乃至５のいずれか１つの項に記載の電圧制御
装置。