JPS6133007A - 利得制御回路 - Google Patents
利得制御回路Info
- Publication number
- JPS6133007A JPS6133007A JP15581584A JP15581584A JPS6133007A JP S6133007 A JPS6133007 A JP S6133007A JP 15581584 A JP15581584 A JP 15581584A JP 15581584 A JP15581584 A JP 15581584A JP S6133007 A JPS6133007 A JP S6133007A
- Authority
- JP
- Japan
- Prior art keywords
- gain control
- current
- circuit
- transistor
- differential amplifier
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/02—Manually-operated control
- H03G3/04—Manually-operated control in untuned amplifiers
- H03G3/10—Manually-operated control in untuned amplifiers having semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は利得制御回路に関し、詳しくは、制御用印加電
圧入力による出力の直流電位変動を抑えた利得制御回路
に係るものである。
圧入力による出力の直流電位変動を抑えた利得制御回路
に係るものである。
従来例の構成とその問題点
第１図は、従来のエミッタ帰還可変インピーダンスを用
いた利得制御回路を示す。
いた利得制御回路を示す。
第１図において、１は出力負荷抵抗、２は増幅器を構成
するトランジスタ、３は信号入力端子、４はエミッタ負
荷抵抗、５は利得制御ダイオード、６は利得制御用抵抗
、了は電源端子、８は出力端子、９は利得制御用電圧印
加端子である。
するトランジスタ、３は信号入力端子、４はエミッタ負
荷抵抗、５は利得制御ダイオード、６は利得制御用抵抗
、了は電源端子、８は出力端子、９は利得制御用電圧印
加端子である。
以上の回路要素で構成された利得制御回路では信号入力
端子３、に加えられた入力信号はトランジスタ２を主体
とする増幅器で増幅されて出力端子８、から出力される
。まだ端子９、から抵抗６を介して利得制御電圧がダイ
オード６、のアノードに印加され、ダイオード６、に流
れる電流が変化し、そのインピーダンスが変化するとこ
ろとなり、利得制御がなされる。
端子３、に加えられた入力信号はトランジスタ２を主体
とする増幅器で増幅されて出力端子８、から出力される
。まだ端子９、から抵抗６を介して利得制御電圧がダイ
オード６、のアノードに印加され、ダイオード６、に流
れる電流が変化し、そのインピーダンスが変化するとこ
ろとなり、利得制御がなされる。
いま、第１図において、端子９より■Ｇｃなる利得制御
電流を与えると、ダイオード５には、電流ＩＧｃが流れ
る。まだトランジスタ２のエミッタ負荷抵抗４に流れる
電流を■Ｅとし、トランジスタのコレクタ電流をＩｃと
すると、ベース電流を無視し得るとして、 ３７、 。
電流を与えると、ダイオード５には、電流ＩＧｃが流れ
る。まだトランジスタ２のエミッタ負荷抵抗４に流れる
電流を■Ｅとし、トランジスタのコレクタ電流をＩｃと
すると、ベース電流を無視し得るとして、 ３７、 。
■Ｃ″工Ｅ−’ＣｉＣ−−−（１）
として表わされる。
即ち、（１）式から明らかなように、ダイオード６に流
れる電流ＩＧｃの変化分そのものがトランジスタ２のコ
レクタ電流の変化分としてあられれる。
れる電流ＩＧｃの変化分そのものがトランジスタ２のコ
レクタ電流の変化分としてあられれる。
このことは、出力端子８の直流電位の変化が、電流ＩＧ
ｃの大きさに応じたものになり、特に、■ＧＣが零のと
きと電流ＩＥに等しくなったときの電位差が最も大きく
々す、出力端子８の後段に接続される回路装置の動作領
域に支障をきたす。
ｃの大きさに応じたものになり、特に、■ＧＣが零のと
きと電流ＩＥに等しくなったときの電位差が最も大きく
々す、出力端子８の後段に接続される回路装置の動作領
域に支障をきたす。
発明の目的
本発明は利得制御時に出力の直流電位の変化を抑えた利
得制御回路を提供するものである。
得制御回路を提供するものである。
発明の構成
本発明は、エミッタが共通接続される差動増幅回路と、
前記差動増幅回路の共通エミッタ側に接続される、抵抗
もしくは定電流源と、前記差動増幅回路の一方のトラン
ジスタのコレクタに、その入力側が接続される第１のカ
レントミラー回路と、前記第１のカレントミラー回路の
出力側に、その入力側が接続され、かつ前記差動増幅回
路の共通エミッタ側にその出力側が接続される第２のカ
レントミラー回路を含むことを特徴とする利得制御回路
であり、これにより、差動増幅回路に生じる電流に依存
する出力の直流電位の変化か抑えられる。
前記差動増幅回路の共通エミッタ側に接続される、抵抗
もしくは定電流源と、前記差動増幅回路の一方のトラン
ジスタのコレクタに、その入力側が接続される第１のカ
レントミラー回路と、前記第１のカレントミラー回路の
出力側に、その入力側が接続され、かつ前記差動増幅回
路の共通エミッタ側にその出力側が接続される第２のカ
レントミラー回路を含むことを特徴とする利得制御回路
であり、これにより、差動増幅回路に生じる電流に依存
する出力の直流電位の変化か抑えられる。
実施例の説明
第２図は、本発明の一実施例回路図を示す。なお、第１
図と同一のものは同一番号を符した。トランジスタ１０
は信号入力側トランジスタ２にエミッタ共通接続された
差動対構成であり、ＰＮＰトランジスタ１１，１２、な
らびに、Ｎ Ｐ Ｎ １．ランジスタ１３．１４は、そ
れぞれ、第１．第２のカレントミラー回路１５．１６を
構成している。
図と同一のものは同一番号を符した。トランジスタ１０
は信号入力側トランジスタ２にエミッタ共通接続された
差動対構成であり、ＰＮＰトランジスタ１１，１２、な
らびに、Ｎ Ｐ Ｎ １．ランジスタ１３．１４は、そ
れぞれ、第１．第２のカレントミラー回路１５．１６を
構成している。
い丑、第２図において制御用電圧印加端子９から、制御
用抵抗６を通して、■Ｇｃ′なる利得制御電流を与える
と、トランジスタ１０のエミッタ電流■Ｅ′は、トラン
ジスタの電流増幅率をｈＦＥ′とすると、 ＩＥ′
−（１＋ｈＦＥ′）■Ｇｃ′（２）で表わされ、そのイ
ンピーダンスが変化するとこ６ベー７ ろとなり、利得制御が行々われる。このときトランジス
タ１０のコレクタには Ｉ’＝ｈ ’Ｉ ’ ・・・ ・ ・（
３）ＦＥＧＣ で表わされるコレクタ電流Ｉｄが流れる。ＰＮＰトラン
ジスタ１１と１２とで構成されている第１のカレントミ
ラー回路のミラー比をｍｌ、ＮＰＮトランジスタ１３と
１４とで構成されている第２のカレントミラー回路のミ
ラー比をｍ２とすると、トランジスタ１３のコレクタに
流れる電流ＩＣ″は、■ＣＩノーＩｃ′×ｍ１×ｍ２
・・・・ ・・・・・（４）＝ ｈ Ｆ Ｅ、 Ｉ
ＯＣ’ Ｘ ｍ１Ｘ ｍ２・−（５）で表わされる。
用抵抗６を通して、■Ｇｃ′なる利得制御電流を与える
と、トランジスタ１０のエミッタ電流■Ｅ′は、トラン
ジスタの電流増幅率をｈＦＥ′とすると、 ＩＥ′
−（１＋ｈＦＥ′）■Ｇｃ′（２）で表わされ、そのイ
ンピーダンスが変化するとこ６ベー７ ろとなり、利得制御が行々われる。このときトランジス
タ１０のコレクタには Ｉ’＝ｈ ’Ｉ ’ ・・・ ・ ・（
３）ＦＥＧＣ で表わされるコレクタ電流Ｉｄが流れる。ＰＮＰトラン
ジスタ１１と１２とで構成されている第１のカレントミ
ラー回路のミラー比をｍｌ、ＮＰＮトランジスタ１３と
１４とで構成されている第２のカレントミラー回路のミ
ラー比をｍ２とすると、トランジスタ１３のコレクタに
流れる電流ＩＣ″は、■ＣＩノーＩｃ′×ｍ１×ｍ２
・・・・ ・・・・・（４）＝ ｈ Ｆ Ｅ、 Ｉ
ＯＣ’ Ｘ ｍ１Ｘ ｍ２・−（５）で表わされる。
トランジスタ２のコレクタ電流■ｃは
’Ｃ＝ＩＥ−（■Ｅ’ ＩＣ’ＸｍｌＸｍ２）−＝・
（６）＝Ｉ Ｅ ＩＧｃ’ ｌ （１＋ｂｐＥ） ｈ
ＦＥＸ ｍ１Ｘ ｍ２１ ” ’ （７）で表わされ、
ｈＦＥ が十分に大きく、かつ、ｍ１＝ｍ２キ１である
と、 ＩＣキＩＥ ・ ・ ・・・・ ・・（８）と
なシ、工Ｇｃ′の電流の変化分がトランジスタ２のコレ
クタ電流の変化分として表われず、従来にみられたよう
彦、出力端子８の後段に接続される回路装置の動作領域
に支障をきたず不都合は排除できる。
（６）＝Ｉ Ｅ ＩＧｃ’ ｌ （１＋ｂｐＥ） ｈ
ＦＥＸ ｍ１Ｘ ｍ２１ ” ’ （７）で表わされ、
ｈＦＥ が十分に大きく、かつ、ｍ１＝ｍ２キ１である
と、 ＩＣキＩＥ ・ ・ ・・・・ ・・（８）と
なシ、工Ｇｃ′の電流の変化分がトランジスタ２のコレ
クタ電流の変化分として表われず、従来にみられたよう
彦、出力端子８の後段に接続される回路装置の動作領域
に支障をきたず不都合は排除できる。
発明の効果
以上実施例を用いて説明したように、本発明によれば、
電圧源、もしくは電流源によってインピーダンスを可変
し利得制御を行うために用いられた利得制御用電流によ
る影響を２つのミラー回路によって相殺することにより
、増幅回路の出力端子での直流電位の変化を抑えた利得
制御回路が得られその工業的価値は太きい。
電圧源、もしくは電流源によってインピーダンスを可変
し利得制御を行うために用いられた利得制御用電流によ
る影響を２つのミラー回路によって相殺することにより
、増幅回路の出力端子での直流電位の変化を抑えた利得
制御回路が得られその工業的価値は太きい。
第１図は従来の利得制御回路図、第２図は本発明実施例
の利得制御回路図を示す。 １０・・・・・利得制御トランジスタ、１５・ ・第１
カレントミラー回路、１６・・・・第２カレントミラー
回路。
の利得制御回路図を示す。 １０・・・・・利得制御トランジスタ、１５・ ・第１
カレントミラー回路、１６・・・・第２カレントミラー
回路。
Claims (1)
- エミッタが共通接続される差動増幅回路と、前記差動増
幅回路の共通エミッタ側に接続される抵抗もしくは定電
流源と、前記差動増幅回路の一方のトランジスタのコレ
クタに、その入力側が接続される第１のカレントミラー
回路と、前記第１のカレントミラー回路の出力側に、そ
の入力側が接続され、かつ前記差動増幅回路の共通エミ
ッタ側にその出力側が接続される第２のカレントミラー
回路を含むことを特徴とする利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15581584A JPS6133007A (ja) | 1984-07-26 | 1984-07-26 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15581584A JPS6133007A (ja) | 1984-07-26 | 1984-07-26 | 利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6133007A true JPS6133007A (ja) | 1986-02-15 |
Family
ID=15614075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15581584A Pending JPS6133007A (ja) | 1984-07-26 | 1984-07-26 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6133007A (ja) |
-
1984
- 1984-07-26 JP JP15581584A patent/JPS6133007A/ja active Pending
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