JPH11284448A - 差動増幅器 - Google Patents
差動増幅器Info
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- JPH11284448A JPH11284448A JP10085816A JP8581698A JPH11284448A JP H11284448 A JPH11284448 A JP H11284448A JP 10085816 A JP10085816 A JP 10085816A JP 8581698 A JP8581698 A JP 8581698A JP H11284448 A JPH11284448 A JP H11284448A
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Abstract
(57)【要約】
【課題】 差動増幅器の入力オフセット電圧の低減を入
力電圧範囲を狭くすることなく実現する。 【解決手段】 差動増幅器の負荷を構成する、トランジ
スタＱ１、Ｑ２から成るカレントミラー回路ＣＭ１に、
ゲートがレファレンス側トランジスタＱ１のコレクタに
接続され、ソースがＱ１、Ｑ２の共通に接続されたベー
スに、ドレインが電源Ｖｃｃ１に接続されたＭＯＳトラ
ンジスタＭ１を設ける。カレントミラー回路ＣＭ１の電
流のバランスを保つと共に、スレッシュホールド電圧の
小さなＭＯＳトランジスタＭ１を採用することで、差動
入力の入力電圧範囲が狭くなることを防止する。
力電圧範囲を狭くすることなく実現する。 【解決手段】 差動増幅器の負荷を構成する、トランジ
スタＱ１、Ｑ２から成るカレントミラー回路ＣＭ１に、
ゲートがレファレンス側トランジスタＱ１のコレクタに
接続され、ソースがＱ１、Ｑ２の共通に接続されたベー
スに、ドレインが電源Ｖｃｃ１に接続されたＭＯＳトラ
ンジスタＭ１を設ける。カレントミラー回路ＣＭ１の電
流のバランスを保つと共に、スレッシュホールド電圧の
小さなＭＯＳトランジスタＭ１を採用することで、差動
入力の入力電圧範囲が狭くなることを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、差動増幅器に関
し、更に詳しくは、入力オフセット電圧を低減した差動
増器に関する。
し、更に詳しくは、入力オフセット電圧を低減した差動
増器に関する。
【０００２】
【従来の技術】差動増幅器は、半導体メモリ等における
読出し信号の増幅等、多くの用途に利用されている。差
動増幅器における問題点の１つとして、入力オフセット
電圧の存在が知られている。
読出し信号の増幅等、多くの用途に利用されている。差
動増幅器における問題点の１つとして、入力オフセット
電圧の存在が知られている。
【０００３】従来の差動増幅器について図３を参照して
説明する。差動増幅器は、入力差動信号がそれそれのベ
ースに入力されるＰＮＰトランジスタＱ１１、Ｑ１２か
ら成る差動対と、トランジスタＱ１１、Ｑ１２のエミッ
タと第１の電圧源との間に接続された定電流源Ｉ３と、
トランジスタＱ１１、Ｑ１２のコレクタと第２の電圧源
との間に接続された差動増幅器の負荷としてのカレント
ミラー回路ＣＭ３とを有する。カレントミラー回路ＣＭ
３は、ＮＰＮトランジスタＱ９、Ｑ１０で構成されてい
る。トランジスタＱ９、Ｑ１０のベースはＱ９のコレク
タに接続されている。
説明する。差動増幅器は、入力差動信号がそれそれのベ
ースに入力されるＰＮＰトランジスタＱ１１、Ｑ１２か
ら成る差動対と、トランジスタＱ１１、Ｑ１２のエミッ
タと第１の電圧源との間に接続された定電流源Ｉ３と、
トランジスタＱ１１、Ｑ１２のコレクタと第２の電圧源
との間に接続された差動増幅器の負荷としてのカレント
ミラー回路ＣＭ３とを有する。カレントミラー回路ＣＭ
３は、ＮＰＮトランジスタＱ９、Ｑ１０で構成されてい
る。トランジスタＱ９、Ｑ１０のベースはＱ９のコレク
タに接続されている。
【０００４】上記形式の差動増幅器では、差動入力が平
衡状態の時、電流Ｉ０が均等にトランジスタＱ１１、Ｑ
１２に流れ、トランジスタＱ１１のコレクタ電流ＩｃＱ
１１（Ｉｃはコレクタ電流を示し、ＩｃＱ１１はトラン
ジスタＱ１１のコレクタ電流を示す。以下、ベース電流
Ｉｂ、ベース・エミッタ間電圧Ｖｂｅ、エミッタ・コレ
クタ間電圧Ｖｃｅについても同様の表記法を採用す
る。）、トランジスタＱ１２のコレクタ電流ＩｃＱ１２
としてＩ０／２の電流が流れる（Ｉ０は電流源Ｉ３によ
る電流）。また、負荷として接続されているカレントミ
ラー回路ＣＭ３では、ＩｃＱ１１からトランジスタＱ９
のベース電流ＩｂＱ９及びトランジスタＱ１０のベース
電流ＩｂＱ１０が減算された電流が、トランジスタＱ９
のコレクタ電流ＩｃＱ９となる。従って、トランジスタ
Ｑ９のコレクタ電流ＩｃＱ９とトランジスタＱ１０のコ
レクタ電流ＩｃＱ１０との間に差が生じる。このよう
に、差動増幅器の負荷であるカレントミラー回路ＣＭ３
で電流バランスがくずれると、入力オフセット電圧が増
加するという問題がある。
衡状態の時、電流Ｉ０が均等にトランジスタＱ１１、Ｑ
１２に流れ、トランジスタＱ１１のコレクタ電流ＩｃＱ
１１（Ｉｃはコレクタ電流を示し、ＩｃＱ１１はトラン
ジスタＱ１１のコレクタ電流を示す。以下、ベース電流
Ｉｂ、ベース・エミッタ間電圧Ｖｂｅ、エミッタ・コレ
クタ間電圧Ｖｃｅについても同様の表記法を採用す
る。）、トランジスタＱ１２のコレクタ電流ＩｃＱ１２
としてＩ０／２の電流が流れる（Ｉ０は電流源Ｉ３によ
る電流）。また、負荷として接続されているカレントミ
ラー回路ＣＭ３では、ＩｃＱ１１からトランジスタＱ９
のベース電流ＩｂＱ９及びトランジスタＱ１０のベース
電流ＩｂＱ１０が減算された電流が、トランジスタＱ９
のコレクタ電流ＩｃＱ９となる。従って、トランジスタ
Ｑ９のコレクタ電流ＩｃＱ９とトランジスタＱ１０のコ
レクタ電流ＩｃＱ１０との間に差が生じる。このよう
に、差動増幅器の負荷であるカレントミラー回路ＣＭ３
で電流バランスがくずれると、入力オフセット電圧が増
加するという問題がある。
【０００５】上記入力オフセット電圧を低減する従来の
方法として、図４の回路が知られている。この回路は、
入力部の構成は図３の差動増幅器と同じ構成であり、負
荷として接続されているカレントミラー回路ＣＭ４で、
トランジスタＱ１３のベースとコレクタとの間に、コレ
クタが電源Ｖｃｃに接続されたトランジスタＱ１７のベ
ース・エミッタ接合が挿入されている点において図３の
従来の差動増幅器と異なる。この構成により、トランジ
スタＱ１５のコレクタ電流ＩｃＱ１５からカレントミラ
ーＣＭ４のベース電流として減算される電流は、 （ＩｂＱ１３ ＋ ＩＢＱ１４）／ｈＦＥＱ１７ となる。ここで、ｈＦＥＱ１７はトランジスタＱ１７の
電流増幅率を示す。つまり、図４の差動増幅器では、ト
ランジスタＱ１５から減算される電流は、図３でトラン
ジスタＱ１３から減算される電流の（１／ｈＦＥＱ１
７）倍となる。これにより、カレントミラー回路ＣＭ４
に流れる電流のバランスを良好に保つことができ、入力
オフセット電圧を低減する。
方法として、図４の回路が知られている。この回路は、
入力部の構成は図３の差動増幅器と同じ構成であり、負
荷として接続されているカレントミラー回路ＣＭ４で、
トランジスタＱ１３のベースとコレクタとの間に、コレ
クタが電源Ｖｃｃに接続されたトランジスタＱ１７のベ
ース・エミッタ接合が挿入されている点において図３の
従来の差動増幅器と異なる。この構成により、トランジ
スタＱ１５のコレクタ電流ＩｃＱ１５からカレントミラ
ーＣＭ４のベース電流として減算される電流は、 （ＩｂＱ１３ ＋ ＩＢＱ１４）／ｈＦＥＱ１７ となる。ここで、ｈＦＥＱ１７はトランジスタＱ１７の
電流増幅率を示す。つまり、図４の差動増幅器では、ト
ランジスタＱ１５から減算される電流は、図３でトラン
ジスタＱ１３から減算される電流の（１／ｈＦＥＱ１
７）倍となる。これにより、カレントミラー回路ＣＭ４
に流れる電流のバランスを良好に保つことができ、入力
オフセット電圧を低減する。
【０００６】
【発明が解決しようとする課題】ところで、図４の差動
増幅器では、、差動増幅器の入力電圧範囲について制限
がある。すなわち、トランジスタＱ１１の入力電圧の下
限が、 ＶｂｅＱ１３＋ＶｂｅＱ１７＋ＶｃｅＱ１５−ＶｂｅＱ
１５ に制限されるという問題である。つまり、入力オフセッ
ト電圧を低減させるトランジスタＱ１７を接続したこと
から、そのトランジスタＱ１７のベース・コレクタ間電
圧ＶｂｅＱ１７分だけ入力電圧範囲の下限が狭くなる。
近年、半導体装置の低電圧化が進んでおり、入力電圧範
囲の下限が狭くなることは、差動増幅器にとって大きな
問題となる。
増幅器では、、差動増幅器の入力電圧範囲について制限
がある。すなわち、トランジスタＱ１１の入力電圧の下
限が、 ＶｂｅＱ１３＋ＶｂｅＱ１７＋ＶｃｅＱ１５−ＶｂｅＱ
１５ に制限されるという問題である。つまり、入力オフセッ
ト電圧を低減させるトランジスタＱ１７を接続したこと
から、そのトランジスタＱ１７のベース・コレクタ間電
圧ＶｂｅＱ１７分だけ入力電圧範囲の下限が狭くなる。
近年、半導体装置の低電圧化が進んでおり、入力電圧範
囲の下限が狭くなることは、差動増幅器にとって大きな
問題となる。
【０００７】本発明は、入力オフセット電圧を低減する
に際し、狭くなる入力電圧範囲をできるだけ小さくする
ことが出来る差動増幅器を提供することを目的とす
る。。
に際し、狭くなる入力電圧範囲をできるだけ小さくする
ことが出来る差動増幅器を提供することを目的とす
る。。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の差動増幅器は、第１の対のトランジスタか
ら成り、双方のエミッタが共通に且つ電流源を介して第
１の電源に接続され、双方のベースに差動信号が入力さ
れる差動対と、第２の対のトランジスタから成り、電流
路が前記第１の対のトランジスタの夫々のコレクタと第
２の電源との間に夫々挿入され且つ制御電極が共通に接
続されるカレントミラーとを備える差動増幅器におい
て、ゲートが前記第１の対のトランジスタのコレクタ
に、ソースが前記第２の対のトランジスタの前記共通に
接続された制御電極に、ドレインが前記第１の電源に夫
々接続されたＭＯＳトランジスタを備えることを特徴と
する。
め、本発明の差動増幅器は、第１の対のトランジスタか
ら成り、双方のエミッタが共通に且つ電流源を介して第
１の電源に接続され、双方のベースに差動信号が入力さ
れる差動対と、第２の対のトランジスタから成り、電流
路が前記第１の対のトランジスタの夫々のコレクタと第
２の電源との間に夫々挿入され且つ制御電極が共通に接
続されるカレントミラーとを備える差動増幅器におい
て、ゲートが前記第１の対のトランジスタのコレクタ
に、ソースが前記第２の対のトランジスタの前記共通に
接続された制御電極に、ドレインが前記第１の電源に夫
々接続されたＭＯＳトランジスタを備えることを特徴と
する。
【０００９】本発明の差動増幅器では、カレントミラー
の入力オフセット電圧を低減するためにＭＯＳトランジ
スタを採用しており、ＭＯＳトランジスタのゲートには
実質的に電流が流れないので、カレントミラーを構成す
る第２の対のトランジスタに流れる電流バランスを良好
に保つことができ、入力オフセット電圧を低減する。更
に、ＭＯＳトランジスタでは、チャンネル領域への注入
イオンの濃度によってスレッシュホールド電圧を任意の
値に設定できるので、差動入力の電圧範囲を狭くする値
がバイポーラトランジスタを利用した従来の差動増幅器
に比して小さくなる。
の入力オフセット電圧を低減するためにＭＯＳトランジ
スタを採用しており、ＭＯＳトランジスタのゲートには
実質的に電流が流れないので、カレントミラーを構成す
る第２の対のトランジスタに流れる電流バランスを良好
に保つことができ、入力オフセット電圧を低減する。更
に、ＭＯＳトランジスタでは、チャンネル領域への注入
イオンの濃度によってスレッシュホールド電圧を任意の
値に設定できるので、差動入力の電圧範囲を狭くする値
がバイポーラトランジスタを利用した従来の差動増幅器
に比して小さくなる。
【００１０】ここで、前記ＭＯＳトランジスタのバック
ゲートをソースに接続することが好ましい。この場合、
バックゲートの電位変動によるＭＯＳトランジスタの特
性への影響を小さく抑えることが出来る。
ゲートをソースに接続することが好ましい。この場合、
バックゲートの電位変動によるＭＯＳトランジスタの特
性への影響を小さく抑えることが出来る。
【００１１】第１の対のトランジスタ及び前記第２の対
のトランジスタを夫々、ＮＰＮトランジスタ及びＰＮＰ
トランジスタとして構成することができ、或いは、ＰＮ
Ｐトランジスタ及びＮＰＮトランジスタで構成すること
も出来る。
のトランジスタを夫々、ＮＰＮトランジスタ及びＰＮＰ
トランジスタとして構成することができ、或いは、ＰＮ
Ｐトランジスタ及びＮＰＮトランジスタで構成すること
も出来る。
【００１２】
【発明の実施の形態】図面を参照して本発明の実施形態
例に基づいて本発明を更に詳細に説明する。図１は、本
発明の第１の実施形態例の差動増幅器を示す。本実施形
態例の差動増幅器は、入力部を構成する差動対と、差動
対の電流を規定する電流源Ｉ１と、差動対の負荷を構成
するカレントミラー回路ＣＭ１とから構成される。
例に基づいて本発明を更に詳細に説明する。図１は、本
発明の第１の実施形態例の差動増幅器を示す。本実施形
態例の差動増幅器は、入力部を構成する差動対と、差動
対の電流を規定する電流源Ｉ１と、差動対の負荷を構成
するカレントミラー回路ＣＭ１とから構成される。
【００１３】入力部には、差動対を構成するＰＮＰトラ
ンジスタＱ３、Ｑ４が配置され、これらトランジスタＱ
３、Ｑ４のエミッタは共通に接続され、且つ、定電流源
Ｉ１を介して第１の電源Ｖｃｃ１に接続されている。ト
ランジスタＱ３、Ｑ４のベースは差動増幅器の入力端子
であり、それぞれ端子ＩＮ１、ＩＮ２に接続されてい
る。
ンジスタＱ３、Ｑ４が配置され、これらトランジスタＱ
３、Ｑ４のエミッタは共通に接続され、且つ、定電流源
Ｉ１を介して第１の電源Ｖｃｃ１に接続されている。ト
ランジスタＱ３、Ｑ４のベースは差動増幅器の入力端子
であり、それぞれ端子ＩＮ１、ＩＮ２に接続されてい
る。
【００１４】トランジスタＱ３、Ｑ４の各コレクタと第
２の電源を成すグランドＧＮＤ１との間には、カレント
ミラー回路ＣＭ１を構成する第２の対のトランジスタＱ
１、Ｑ２の電流路が夫々挿入されている。カレントミラ
ー回路ＣＭ１は、ＮＰＮトランジスタＱ１、Ｑ２、及
び、ＮｃｈＭＯＳトランジスタＭ１から構成される。ト
ランジスタＱ１、Ｑ２の共通に接続されたベースはトラ
ンジスタＭ１のソースに接続されており、トランジスタ
Ｑ１のコレクタとトランジスタＭ１のゲートとが接続さ
れている。トランジスタＱ１、Ｑ２のエミッタは、グラ
ンドに接続されている。トランジスタＭ１のドレインは
電源Ｖｃｃ１に接続され、トランジスタＭ１のバックゲ
ートはソースに接続されている。ここで、トランジスタ
Ｍ１はバックゲートの影響を避けるために、バックゲー
トをソースに接続できるフローティングＮＭＯＳが採用
される。
２の電源を成すグランドＧＮＤ１との間には、カレント
ミラー回路ＣＭ１を構成する第２の対のトランジスタＱ
１、Ｑ２の電流路が夫々挿入されている。カレントミラ
ー回路ＣＭ１は、ＮＰＮトランジスタＱ１、Ｑ２、及
び、ＮｃｈＭＯＳトランジスタＭ１から構成される。ト
ランジスタＱ１、Ｑ２の共通に接続されたベースはトラ
ンジスタＭ１のソースに接続されており、トランジスタ
Ｑ１のコレクタとトランジスタＭ１のゲートとが接続さ
れている。トランジスタＱ１、Ｑ２のエミッタは、グラ
ンドに接続されている。トランジスタＭ１のドレインは
電源Ｖｃｃ１に接続され、トランジスタＭ１のバックゲ
ートはソースに接続されている。ここで、トランジスタ
Ｍ１はバックゲートの影響を避けるために、バックゲー
トをソースに接続できるフローティングＮＭＯＳが採用
される。
【００１５】以下、図１の回路の動作について説明す
る。差動増幅器には定電流源Ｉ１により電流Ｉ０を流し
ている。差動増幅器が平衡状態にある時、この電流Ｉ０
が差動対を構成するトランジスタＱ３、Ｑ４に均等に流
れる。従って、トランジスタＱ３のコレクタ電流ＩｃＱ
３、トランジスタＱ４のコレクタ電流ＩｃＱ４は、それ
ぞれＩ０／２である。
る。差動増幅器には定電流源Ｉ１により電流Ｉ０を流し
ている。差動増幅器が平衡状態にある時、この電流Ｉ０
が差動対を構成するトランジスタＱ３、Ｑ４に均等に流
れる。従って、トランジスタＱ３のコレクタ電流ＩｃＱ
３、トランジスタＱ４のコレクタ電流ＩｃＱ４は、それ
ぞれＩ０／２である。
【００１６】差動増幅器の負荷を成すカレントミラー回
路ＣＭ１では、トランジスタＭ１のゲートには電流が流
れないので、トランジスタＱ１、Ｑ２には、トランジス
タＱ３、Ｑ４に流れる電流がほぼそのまま流れる。差動
増幅器の入力電圧範囲を考えると、トランジスタＱ３の
入力電圧の下限は、 ＶｂｅＱ１＋ＶｔＭ１＋ＶｃｅＱ３−ＶｂｅＱ３ で定まる。ここで、ＶｔＭ１はトランジスタＭ１のスレ
ッシュホールド電圧であり、このスレッシュホールド電
圧は、製造時においてチャンネルへの注入イオン濃度に
よって設定することができる。従って、このスレッシュ
ホールドを出来るだけ小さな値にすることで、入力電圧
の下限が狭くなることを防止できる。
路ＣＭ１では、トランジスタＭ１のゲートには電流が流
れないので、トランジスタＱ１、Ｑ２には、トランジス
タＱ３、Ｑ４に流れる電流がほぼそのまま流れる。差動
増幅器の入力電圧範囲を考えると、トランジスタＱ３の
入力電圧の下限は、 ＶｂｅＱ１＋ＶｔＭ１＋ＶｃｅＱ３−ＶｂｅＱ３ で定まる。ここで、ＶｔＭ１はトランジスタＭ１のスレ
ッシュホールド電圧であり、このスレッシュホールド電
圧は、製造時においてチャンネルへの注入イオン濃度に
よって設定することができる。従って、このスレッシュ
ホールドを出来るだけ小さな値にすることで、入力電圧
の下限が狭くなることを防止できる。
【００１７】上記実施形態例の差動増幅器では、負荷を
構成するカレントミラー回路ＣＭ１に流す電流のバラン
スを保つことによって、差動増幅器の入力オフセット電
圧を低減することができる。また、スレッシュホールド
電圧の小さなＭＯＳトランジスタを採用するため、差動
増幅器の入力電圧の下限をさほど狭くすることはない。
構成するカレントミラー回路ＣＭ１に流す電流のバラン
スを保つことによって、差動増幅器の入力オフセット電
圧を低減することができる。また、スレッシュホールド
電圧の小さなＭＯＳトランジスタを採用するため、差動
増幅器の入力電圧の下限をさほど狭くすることはない。
【００１８】図２は、本発明の第２の実施形態例の差動
増幅器を示す。入力部には、差動対を構成するＮＰＮト
ランジスタＱ７、Ｑ８が配置され、これらトランジスタ
Ｑ７、Ｑ８のエミッタは共通に接続され、且つ、定電流
源Ｉ２を介して第１の電源を成すグランドＧＮＤ２に接
続されている。トランジスタＱ７、Ｑ８のベースは差動
増幅器の入力端子であり、それぞれ端子ＩＮ３、ＩＮ４
に接続されている。
増幅器を示す。入力部には、差動対を構成するＮＰＮト
ランジスタＱ７、Ｑ８が配置され、これらトランジスタ
Ｑ７、Ｑ８のエミッタは共通に接続され、且つ、定電流
源Ｉ２を介して第１の電源を成すグランドＧＮＤ２に接
続されている。トランジスタＱ７、Ｑ８のベースは差動
増幅器の入力端子であり、それぞれ端子ＩＮ３、ＩＮ４
に接続されている。
【００１９】トランジスタＱ７、Ｑ８のコレクタと第２
の電源を成す電圧源Ｖｃｃ２との間には、カレントミラ
ー回路ＣＭ２を構成する第２の対のトランジスタＱ５、
Ｑ６の電流路が挿入されている。カレントミラー回路Ｃ
Ｍ２は、ＰＮＰトランジスタＱ５、Ｑ６、及び、Ｐｃｈ
ＭＯＳトランジスタＭ２から構成される。トランジスタ
Ｑ５、Ｑ６の共通に接続されたベースはトランジスタＭ
２のソースに接続されており、トランジスタＱ５のコレ
クタとトランジスタＭ２のゲートとが接続されている。
トランジスタＱ５、Ｑ６のエミッタは、電源Ｖｃｃに接
続されている。トランジスタＭ２のドレインはグランド
ＧＮＤ２に接続され、Ｍ２のバックゲートはＭ２のソー
スに接続されている。ここで、トランジスタＭ２はバッ
クゲートの影響を避けるために、バックゲートをソース
に接続できるフローティングＰＭＯＳが採用される。
の電源を成す電圧源Ｖｃｃ２との間には、カレントミラ
ー回路ＣＭ２を構成する第２の対のトランジスタＱ５、
Ｑ６の電流路が挿入されている。カレントミラー回路Ｃ
Ｍ２は、ＰＮＰトランジスタＱ５、Ｑ６、及び、Ｐｃｈ
ＭＯＳトランジスタＭ２から構成される。トランジスタ
Ｑ５、Ｑ６の共通に接続されたベースはトランジスタＭ
２のソースに接続されており、トランジスタＱ５のコレ
クタとトランジスタＭ２のゲートとが接続されている。
トランジスタＱ５、Ｑ６のエミッタは、電源Ｖｃｃに接
続されている。トランジスタＭ２のドレインはグランド
ＧＮＤ２に接続され、Ｍ２のバックゲートはＭ２のソー
スに接続されている。ここで、トランジスタＭ２はバッ
クゲートの影響を避けるために、バックゲートをソース
に接続できるフローティングＰＭＯＳが採用される。
【００２０】本実施形態例の差動増幅器の動作は、図１
の差動増幅器とほぼ同様であり、定電流源Ｉ２より流れ
る電流Ｉ０がトランジスタＱ７、Ｑ８に均等に流れ、ト
ランジスタＭ２のゲートには電流が流れないため、トラ
ンジスタＱ７のコレクタ電流ＩｃＱ７がトランジスタＱ
５に流れ、トランジスタＱ８のコレクタ電流ＩｃＱ８が
そのままトランジスタＱ６に流れ、ＩｃＱ７、ＩｃＱ８
は夫々Ｉ０／２である。
の差動増幅器とほぼ同様であり、定電流源Ｉ２より流れ
る電流Ｉ０がトランジスタＱ７、Ｑ８に均等に流れ、ト
ランジスタＭ２のゲートには電流が流れないため、トラ
ンジスタＱ７のコレクタ電流ＩｃＱ７がトランジスタＱ
５に流れ、トランジスタＱ８のコレクタ電流ＩｃＱ８が
そのままトランジスタＱ６に流れ、ＩｃＱ７、ＩｃＱ８
は夫々Ｉ０／２である。
【００２１】ここで、差動対を構成するトランジスタＱ
７のベースへの入力電圧の上限は、 Ｖｃｃ２−（ＶｂｅＱ５＋ＶｔＭ２＋ＶｃｅＱ７−Ｖｂ
ｅＱ７） で定まる。
７のベースへの入力電圧の上限は、 Ｖｃｃ２−（ＶｂｅＱ５＋ＶｔＭ２＋ＶｃｅＱ７−Ｖｂ
ｅＱ７） で定まる。
【００２２】本実施形態例では、先の実施形態例と同様
に、差動増幅器の負荷を構成するカレントミラー回路Ｃ
Ｍ２に流す電流のバランスを保つことによって、差動増
幅器の入力オフセット電圧を低減することができる。ま
た、入力電圧範囲について、小さなスレッシュホールド
電圧のトランジスタＭ２を採用することによって、入力
電圧の上限をさほど狭くすることはない。
に、差動増幅器の負荷を構成するカレントミラー回路Ｃ
Ｍ２に流す電流のバランスを保つことによって、差動増
幅器の入力オフセット電圧を低減することができる。ま
た、入力電圧範囲について、小さなスレッシュホールド
電圧のトランジスタＭ２を採用することによって、入力
電圧の上限をさほど狭くすることはない。
【００２３】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の差動増幅器は、上記実施形
態例の構成にのみ限定されるものではなく、上記実施形
態例の構成から種々の修正及び変更を施した差動増幅器
も、本発明の範囲に含まれる。
づいて説明したが、本発明の差動増幅器は、上記実施形
態例の構成にのみ限定されるものではなく、上記実施形
態例の構成から種々の修正及び変更を施した差動増幅器
も、本発明の範囲に含まれる。
【００２４】
【発明の効果】以上説明したように、本発明の差動増幅
器によると、差動増幅器の入力電圧の範囲をさほど狭く
することなく入力電圧のオフセット電圧を低減した顕著
な効果を奏する。
器によると、差動増幅器の入力電圧の範囲をさほど狭く
することなく入力電圧のオフセット電圧を低減した顕著
な効果を奏する。
【図１】本発明の第１の実施形態例の差動増幅器の回路
図。
図。
【図２】本発明の第２の実施形態例の差動増幅器の回路
図。
図。
【図３】第１の従来例の差動増幅器の回路図。
【図４】第２の従来例の差動増幅器の回路図。
Ｑ１〜Ｑ１４：バイポーラトランジスタ Ｍ１、Ｍ２：ＭＯＳトランジスタ Ｉ１、Ｉ２：電流源 Ｖｃｃ１〜Ｖｃｃ４：高電位電源 ＧＮＤ１〜ＧＮＤ４：グランド
Claims (4)
- 【請求項１】 第１の対のトランジスタから成り、双方
のエミッタが共通に且つ電流源を介して第１の電源に接
続され、双方のベースに差動信号が入力される差動対
と、 第２の対のトランジスタから成り、電流路が前記第１の
対のトランジスタの夫々のコレクタと第２の電源との間
に夫々挿入され且つ制御電極が共通に接続されるカレン
トミラーとを備える差動増幅器において、 ゲートが前記第１の対のトランジスタのコレクタに、ソ
ースが前記第２の対のトランジスタの前記共通に接続さ
れた制御電極に、ドレインが前記第１の電源に夫々接続
されたＭＯＳトランジスタを備えることを特徴とする差
動増幅器。 - 【請求項２】 前記ＭＯＳトランジスタのバックゲート
がソースに接続される、請求項１に記載の差動増幅器。 - 【請求項３】 前記第１の対のトランジスタ及び前記第
２の対のトランジスタが夫々、ＮＰＮトランジスタ及び
ＰＮＰトランジスタである、請求項１又は２に記載の差
動増幅器。 - 【請求項４】 前記第１の対のトランジスタ及び前記第
２の対のトランジスタが夫々、ＰＮＰトランジスタ及び
ＮＰＮトランジスタである、請求項１又は２に記載の差
動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10085816A JPH11284448A (ja) | 1998-03-31 | 1998-03-31 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10085816A JPH11284448A (ja) | 1998-03-31 | 1998-03-31 | 差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11284448A true JPH11284448A (ja) | 1999-10-15 |
Family
ID=13869392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10085816A Pending JPH11284448A (ja) | 1998-03-31 | 1998-03-31 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11284448A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008078591A1 (ja) * | 2006-12-27 | 2008-07-03 | Sanyo Electric Co., Ltd. | カレントミラー回路 |
| JP2009094878A (ja) * | 2007-10-10 | 2009-04-30 | Elpida Memory Inc | 差動増幅回路 |
-
1998
- 1998-03-31 JP JP10085816A patent/JPH11284448A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008078591A1 (ja) * | 2006-12-27 | 2008-07-03 | Sanyo Electric Co., Ltd. | カレントミラー回路 |
| JP2008166905A (ja) * | 2006-12-27 | 2008-07-17 | Sanyo Electric Co Ltd | カレントミラー回路 |
| JP2009094878A (ja) * | 2007-10-10 | 2009-04-30 | Elpida Memory Inc | 差動増幅回路 |
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