JP2000252768A - 演算増幅器 - Google Patents

Abstract

(57)【要約】 【課題】 オーバーシュートやアンダーシュートの発生
を最小限に抑えることができる等の、安定した動作が行
われる演算増幅器を提供する。 【解決手段】 入力信号Ｓｉに応答して出力信号Ｓｏを
出力する出力段部Ｋ２，Ｋ３を備えた演算増幅器であっ
て、前記出力段部は、前記入力信号に基づいて生成され
る複数の特定信号Ｓ１，Ｓ２のそれぞれに応答してプッ
シュプル（ｐｕｓｈ−ｐｕｌｌ）動作を行い、前記プッ
シュプル動作の結果として前記出力信号を生成する複数
の出力段トランジスタＭ６５，Ｍ６６を有し、前記複数
の特定信号は、前記複数の出力段トランジスタのそれぞ
れに入力されるまでの遅延時間が同じ信号として生成さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算増幅器に関
し、特に、オーバーシュートやアンダーシュートの発生
を最小限に抑制可能な演算増幅器に関する。

【０００２】

【従来の技術】従来、広レンジの入出力が可能で、かつ
大きな負荷を駆動するための演算増幅器として、本発明
者が特開平９−９３０５５号公報に開示している技術が
ある。

【０００３】図１０を参照して、特開平９−９３０５５
号公報に開示した演算増幅器について説明する。

【０００４】演算増幅器は、入力段Ｋ１と、駆動段Ｋ２
と、出力段Ｋ３とを備えている。

【０００５】まず、演算増幅器の入力段Ｋ１の構成につ
いて説明する。

【０００６】演算増幅器の入力段Ｋ１は、ＰチャネルＦ
ＥＴ（電界効果トランジスタ）Ｍ１，Ｍ２と、Ｎチャネ
ルＦＥＴ Ｍ５，Ｍ６と、定電流源用ＰチャネルＦＥＴ
Ｍ４１と、定電流源用ＮチャネルＦＥＴ Ｍ４２と、
ＮチャネルＦＥＴ Ｍ３，Ｍ９と、ＮチャネルＦＥＴ
Ｍ４，Ｍ１０と、ＰチャネルＦＥＴ Ｍ７，Ｍ８とを備
えている。

【０００７】ＰチャネルＦＥＴ Ｍ１，Ｍ２は、ソース
が共通に接続され、ゲートがそれぞれ信号入力端子１，
２に接続され、差動対を構成している。ＮチャネルＦＥ
Ｔ Ｍ５，Ｍ６は、ソースが共通に接続され、ゲートが
それぞれ信号入力端子１，２に接続され、差動対を構成
している。

【０００８】定電流源用ＰチャネルＦＥＴ Ｍ４１は、
ＰチャネルＦＥＴ Ｍ１，Ｍ２の共通接続されたソース
と高位側電源端子５との間に接続されている。定電流源
用ＮチャネルＦＥＴ Ｍ４２は、ＮチャネルＦＥＴ Ｍ
５，Ｍ６の共通接続されたソースと低位側電源端子４と
の間に接続されている。

【０００９】ＮチャネルＦＥＴ Ｍ３は、そのゲートお
よびドレインがＰチャネルＦＥＴＭ１のドレインと接続
されるとともに、そのソースが低位側電源端子４に接続
されている。ＮチャネルＦＥＴ Ｍ９は、そのドレイン
がＮチャネルＦＥＴ Ｍ６のドレインとＰチャネルＦＥ
Ｔ Ｍ７のドレインとの接続点に接続されるとともに、
そのソースが低位側電源端子４に接続されている。Ｎチ
ャネルＦＥＴ Ｍ３と、ＮチャネルＦＥＴ Ｍ９とは、
第１の電流ミラー回路を構成している。

【００１０】ＮチャネルＦＥＴ Ｍ４は、そのドレイン
およびゲートがＰチャネルＦＥＴＭ２のドレインと接続
されるとともに、そのソースが低位側電源端子４に接続
されている。ＮチャネルＦＥＴ Ｍ１０は、そのドレイ
ンがＮチャネルＦＥＴ Ｍ５のドレインとＰチャネルＦ
ＥＴ Ｍ８のドレインとの接続点に接続されるととも
に、そのソースが低位側電源端子４に接続されている。
ＮチャネルＦＥＴ Ｍ４と、ＮチャネルＦＥＴ Ｍ１０
とは、第２の電流ミラー回路を構成している。

【００１１】ＰチャネルＦＥＴ Ｍ７，Ｍ８は、Ｎチャ
ネルＦＥＴ Ｍ５，Ｍ６のドレインと高位側電源端子５
との間に接続されている。ＰチャネルＦＥＴ Ｍ７，Ｍ
８は、能動負荷として作用する電流ミラー回路を構成し
ている。

【００１２】次に、演算増幅器の駆動段Ｋ２の構成につ
いて説明する。

【００１３】演算増幅器の駆動段Ｋ２は、ＰチャネルＦ
ＥＴ Ｍ２０，Ｍ２１，Ｍ２２と、定電流源用Ｎチャネ
ルＦＥＴ Ｍ４３，Ｍ４４とを備えている。

【００１４】定電流源用ＮチャネルＦＥＴ Ｍ４３，Ｍ
４４は、ともにそのソースが低位側電源端子４に接続さ
れている。定電流源用ＮチャネルＦＥＴ Ｍ４３，Ｍ４
４は、ともに電流吸い込み型である。

【００１５】ＰチャネルＦＥＴ Ｍ２０は、そのソース
が高位側電源端子５に接続され、そのゲートがＮチャネ
ルＦＥＴ Ｍ５のドレインとＰチャネルＦＥＴ Ｍ８の
ドレインとの接続点に接続され、そのドレインが定電流
源用ＮチャネルＦＥＴ Ｍ４３のドレインに接続されて
いる。ＰチャネルＦＥＴ Ｍ２１は、そのソースが高位
側電源端子５に接続され、そのゲートがＰチャネルＦＥ
Ｔ Ｍ２０のドレインに接続され、そのドレインがＰチ
ャネルＦＥＴ Ｍ２２のゲートと接続されている。Ｐチ
ャネルＦＥＴ Ｍ２２は、そのソースが高位側電源端子
５に接続され、そのゲートがＰチャネルＦＥＴ Ｍ２０
のドレインとＰチャネルＦＥＴ Ｍ２１のドレインとの
接続点に接続され、そのドレインが定電流源用Ｎチャネ
ルＦＥＴＭ４４のドレインに接続されている。

【００１６】次に、演算増幅器の出力段Ｋ３の構成につ
いて説明する。

【００１７】演算増幅器の出力段Ｋ３は、ＰチャネルＦ
ＥＴ Ｍ２３と、ＮチャネルＦＥＴＭ２４とを備えてい
る。

【００１８】ＰチャネルＦＥＴ Ｍ２３は、そのソース
が高位側電源端子５に接続され、そのゲートがＮチャネ
ルＦＥＴ Ｍ５のドレインとＰチャネルＦＥＴ Ｍ８の
ドレインとの接続点に接続され、そのドレインが出力信
号端子３に接続されている。ＮチャネルＦＥＴ Ｍ２４
は、そのソースが低位側電源端子４に接続され、そのゲ
ートがＰチャネルＦＥＴ Ｍ２２のドレインと定電流源
用ＮチャネルＦＥＴＭ４４のドレインとの接続点に接続
され、そのドレインが出力信号端子３に接続されてい
る。

【００１９】次に、図１０に示す演算増幅器の動作につ
いて説明する。

【００２０】図１０に示す演算増幅器では、Ｐチャネル
ＦＥＴ Ｍ１，Ｍ２からなる差動トランジスタ対と、Ｎ
チャネルＦＥＴ Ｍ５，Ｍ６からなる差動トランジスタ
対とを並列に接続することにより、広入力レンジの入力
段Ｋ１となっている。

【００２１】信号入力端子１，２に、それぞれ、印加さ
れる信号電圧の割合に応じて、ＰチャネルＦＥＴ Ｍ２
３のゲート電圧を変化させる。また、ＰチャネルＦＥＴ
Ｍ２０，２１，２２を介した信号は、ＮチャネルＦＥ
Ｔ Ｍ２４のゲート電圧を変化させる。ＰチャネルＦＥ
Ｔ Ｍ２３およびＮチャネルＦＥＴ Ｍ２４の、それぞ
れのゲート電圧の変化分によって、出力信号端子３の電
位を速やかに上昇、あるいは下降させる。

【００２２】まず、信号入力端子２よりも信号入力端子
１に印加される電圧が高い場合について説明する。

【００２３】ＮチャネルＦＥＴ Ｍ５のドレイン、Ｐチ
ャネルＦＥＴ Ｍ８のドレインおよびＮチャネルＦＥＴ
Ｍ１０のドレインとの接続点の電圧、すなわち、Ｐチ
ャネルＦＥＴ Ｍ２０、Ｍ２３のゲート電圧は、低くな
る。

【００２４】このとき、ＰチャネルＦＥＴ Ｍ２３を通
り、高位側電源端子５から出力信号端子３に流れる電流
は、大きくなる。また、このとき、ＰチャネルＦＥＴ
Ｍ２０のドレインと定電流源用ＮチャネルＦＥＴ Ｍ４
３のドレインとの接続点、すなわち、ＰチャネルＦＥＴ
Ｍ２１のゲート電圧およびＰチャネルＦＥＴ Ｍ２２
のゲート電圧は高くなる。

【００２５】すると、ＰチャネルＦＥＴ Ｍ２２のドレ
インと定電流源用ＮチャネルＦＥＴＭ４４のドレインと
の接続点、すなわちＮチャネルＦＥＴ Ｍ２４のゲート
電圧は低くなる。

【００２６】このとき、ＮチャネルＦＥＴ Ｍ２４を通
り出力信号端子３から低位側電源端子４に流れる電流
は、非常に小さくなる。すなわち、ＮチャネルＦＥＴ
Ｍ２４を流れる電流は遮断されている状態であるから、
高位側電源端子５からＰチャネルＦＥＴ Ｍ２３を流れ
る電流は出力信号端子３に流れることにより、出力信号
端子３の電位を速やかに上昇させることができる（充電
時）。

【００２７】一方、信号入力端子２よりも信号入力端子
１に印加される電圧が低い場合について説明する。

【００２８】ＮチャネルＦＥＴ Ｍ５のドレイン、Ｐチ
ャネルＦＥＴ Ｍ８のドレインおよびＮチャネルＦＥＴ
Ｍ１０のドレインとの接続点の電圧、すなわち、Ｐチ
ャネルＦＥＴ Ｍ２０、Ｍ２３のゲート電圧は、高くな
る。

【００２９】このとき、ＰチャネルＦＥＴ Ｍ２３を通
り、高位側電源端子５から出力信号端子３に流れる電流
は、非常に小さくなる。これと同時に、ＰチャネルＦＥ
ＴＭ２０のドレインと定電流源用ＮチャネルＦＥＴ Ｍ
４３のドレインとの接続点、すなわち、ＰチャネルＦＥ
Ｔ Ｍ２１のゲート電圧およびＰチャネルＦＥＴＭ２２
のゲート電圧は低くなる。

【００３０】すると、ＰチャネルＦＥＴ Ｍ２２のドレ
インと定電流源用ＮチャネルＦＥＴＭ４４のドレインと
の接続点、すなわちＮチャネルＦＥＴ Ｍ２４のゲート
電圧は高くなる。

【００３１】このとき、ＮチャネルＦＥＴ Ｍ２４を通
り出力信号端子３から低位側電源端子４に流れる電流
は、大きくなる。このとき、ＰチャネルＦＥＴ Ｍ２３
を通り高位側電源端子５から出力信号端子３に流れる電
流は遮断される。つまり、ＮチャネルＦＥＴ Ｍ２４を
通り出力信号端子３から低位側電源端子４に大きな電流
が流れることにより、出力信号端子３の電位を速やかに
下降させることができる（放電時）。

【００３２】しかも、出力信号端子３の電位は、高位側
電源端子５からのＰチャネルＦＥＴＭ２３のドレイン−
ソース間の電圧分が下がった電位から、低位側電源端子
４からのＮチャネルＦＥＴ Ｍ２４のドレイン−ソース
間の電圧分が上がった電位まで出力でき、広出力レンジ
の出力段Ｋ３が可能となる。

【００３３】また、出力信号端子３の電位が下降すると
き、ＰチャネルＦＥＴ Ｍ２３のゲート電位およびＰチ
ャネルＦＥＴ Ｍ２０のゲート電位は共に上がるが、Ｐ
チャネルＦＥＴ Ｍ２０のドレインは、定電流源用Ｎチ
ャネルＦＥＴ Ｍ４３と接続されているために、放電電
流に応じた貫通電流は流れない。

【００３４】なお、平衡状態（出力信号端子３の電位が
目的の電位になった状態）時にＰチャネルＦＥＴ Ｍ２
３、ＮチャネルＦＥＴ Ｍ２４を流れるアイドリング電
流は、ＰチャネルＦＥＴ Ｍ２０、ＰチャネルＦＥＴ
Ｍ２３のトランジスタサイズの比、および定電流源用Ｎ
チャネルＦＥＴ Ｍ４３から決まるため、しきい値の変
動によるアイドリング電流への影響はない。

【００３５】以上のように、図１０の演算増幅器では、
広入力レンジ、広出力レンジが可能で、出力信号端子３
の電位の上昇、下降を速やかに行うことができ、かつア
イドリング電流がトランジスタのしきい値の絶対的なば
らつきに影響されず、また放電時に演算増幅器内部に流
れる放電電流に応じた貫通電流の発生を抑えることがで
きる。

【００３６】

【発明が解決しようとする課題】従来、図１０の構成に
よれば、出力段Ｋ３のＰチャネルＦＥＴ Ｍ２３とＮチ
ャネルＦＥＴ Ｍ２４とでは、それぞれのトランジスタ
Ｍ２３，Ｍ２４に入力される信号の信号伝達経路が異な
るため、入力される信号の増幅率が異なり、また、信号
伝達遅延の問題があった。

【００３７】すなわち、ＰチャネルＦＥＴ Ｍ２３に対
しては、入力段出力端子Ａ１から直接、信号が入力され
る。これに対し、ＮチャネルＦＥＴ Ｍ２４に対して
は、入力段出力端子Ａ１の信号は、ＰチャネルＦＥＴ
Ｍ２０、ＰチャネルＦＥＴ Ｍ２１およびＰチャネルＦ
ＥＴ Ｍ２２を介して入力される。

【００３８】したがって、ＰチャネルＦＥＴ Ｍ２３お
よびＮチャネルＦＥＴ Ｍ２４のそれぞれで、入力段出
力端子Ａ１からの信号の入力タイミングを比較すると、
ＮチャネルＦＥＴ Ｍ２４に信号が入力されるタイミン
グの方が遅れる。

【００３９】また、ＰチャネルＦＥＴ Ｍ２３およびＮ
チャネルＦＥＴ Ｍ２４のそれぞれに対して、入力され
る入力段出力端子Ａ１の信号の増幅率を比較すると、Ｎ
チャネルＦＥＴ Ｍ２４に入力される信号の方は、Ｐチ
ャネルＦＥＴ Ｍ２０、ＰチャネルＦＥＴ Ｍ２１およ
びＰチャネルＦＥＴ Ｍ２２を介して入力される分だ
け、ＰチャネルＦＥＴ Ｍ２３に入力される信号に比べ
て、より大きく増幅されたものとなる。

【００４０】特に、充電時は、ＮチャネルＦＥＴ Ｍ２
４への信号入力タイミングが遅れ、かつ、信号の増幅率
がＰチャネルＦＥＴ Ｍ２３に入力される信号に比べて
大きい分、ＮチャネルＦＥＴ Ｍ２４の遮断状態の解除
タイミングが遅れ、その間、ＮチャネルＦＥＴ Ｍ２４
に電流が流れないから、オーバーシュート現象を起こし
易いという問題があった。

【００４１】このように、入力される信号の遅延や増幅
率の差に起因して、出力信号端子３に出力される波形に
オーバーシュート現象やアンダーシュート現象が生じる
ことがあった。

【００４２】上記のような演算増幅器を例えば、ＬＣＤ
ドライバとして用いる場合、ＬＣＤの画素数に応じた複
数の演算増幅器が必要とされる。このとき、それぞれの
演算増幅器についての、オーバーシュートやアンダーシ
ュートの発生の有無や発生量が異なることにより、ＬＣ
Ｄ画面にムラが生じることがあった。

【００４３】本発明は、上記の事情に鑑みてなされたも
ので、オーバーシュートやアンダーシュートの発生を最
小限に抑えることができる等の、安定した動作が行われ
る演算増幅器を提供することを目的としている。

【００４４】

【課題を解決するための手段】その課題を解決するため
の手段が請求項に対応して表現される次の記載中に現れ
る（）つきの数字は、請求項の記載事項が詳しく後述さ
れる実施の複数の形態のうちの少なくとも１つの形態の
部材、工程、動作に対応することを示すが、本発明の解
決手段がそれらの数字が示す実施の形態の部材に限定し
て解釈されるためのものではなく、その対応関係を明白
にするためのものである。

【００４５】本発明の演算増幅器は、入力信号（Ｓｉ）
に応答して出力信号（Ｓｏ）を出力する出力段部（Ｋ
２，Ｋ３）を備えた演算増幅器であって、前記出力段部
（Ｋ２，Ｋ３）は、前記入力信号（Ｓｉ）に基づいて生
成される複数の特定信号（Ｓ１，Ｓ２）のそれぞれに応
答してプッシュプル（ｐｕｓｈ−ｐｕｌｌ）動作を行
い、前記プッシュプル動作の結果として前記出力信号
（Ｓｏ）を生成する複数の出力段トランジスタ（Ｍ６
５，Ｍ６６）を有し、前記複数の特定信号（Ｓ１，Ｓ
２）は、前記複数の出力段トランジスタ（Ｍ６５，Ｍ６
６）のそれぞれに入力されるまでの遅延時間が実質的に
同じ信号として生成されるものである。

【００４６】上記本発明の演算増幅器において、前記複
数の特定信号（Ｓ１，Ｓ２）は、第１の特定信号（Ｓ
１）と、第２の特定信号（Ｓ２）とを備え、前記第１お
よび前記第２の特定信号（Ｓ１，Ｓ２）のそれぞれは、
前記入力信号（Ｓｉ）を増幅する１段または２段以上の
生成トランジスタ（Ｍ６１，Ｍ６２，Ｍ６３，Ｍ６４）
によって生成され、前記第１の特定信号（Ｓ１）を生成
する前記生成トランジスタ（Ｍ６１，Ｍ６２，Ｍ６４）
の段数と、前記第２の特定信号（Ｓ２）を生成する前記
生成トランジスタ（Ｍ６１，Ｍ６２，Ｍ６３）の段数
は、同じであるものである。

【００４７】上記本発明の演算増幅器において、前記複
数の特定信号（Ｓ１，Ｓ２）のそれぞれは、前記入力信
号（Ｓｉ）が増幅されて生成され、前記入力信号（Ｓ
ｉ）を基準にしたときの増幅率は互いに同じである。

【００４８】上記本発明の演算増幅器において、更に、
前記生成トランジスタ（Ｍ６１，Ｍ６２，Ｍ６３，Ｍ６
４）のそれぞれに接続された定電流源（Ｍ６７、Ｍ６
８、Ｍ６９）を備えたものである。

【００４９】上記本発明の演算増幅器において、前記生
成トランジスタ（Ｍ６１，Ｍ６２，Ｍ６３，Ｍ６４）の
それぞれは、トランジスタサイズの比が所定の値に設定
され、更に、前記生成トランジスタ（Ｍ６１，Ｍ６２，
Ｍ６３，Ｍ６４）のそれぞれに接続された定電流源（Ｍ
６７、Ｍ６８、Ｍ６９）を備えたものである。

【００５０】上記本発明の演算増幅器において、前記複
数の特定信号（Ｓ１，Ｓ２）は、第１の特定信号（Ｓ
１）と、第２の特定信号（Ｓ２）とを備え、前記第１お
よび前記第２の特定信号（Ｓ１、Ｓ２）のそれぞれは、
前記入力信号（Ｓｉ）を増幅する１段または２段以上の
生成トランジスタ（Ｍ６１，Ｍ６２，Ｍ６３，Ｍ６４）
によって生成され、更に、前記第１および前記第２の特
定信号（Ｓ１、Ｓ２）のいずれかを生成する前記生成ト
ランジスタ（Ｍ６１，Ｍ６２，Ｍ６３）に接続されると
ともに、前記複数の出力段トランジスタ（Ｍ６５，Ｍ６
６）のいずれかに対して電流ミラー接続される供給トラ
ンジスタ（Ｍ２００）を備えている。

【００５１】上記本発明の演算増幅器において、更に、
前記定電流源（Ｍ６７、Ｍ６８、Ｍ６９）のうちの少な
くとも一部の前記定電流源（Ｍ６８）および、前記複数
の出力段トランジスタ（Ｍ６５，Ｍ６６）のうちの少な
くとも一部の前記出力段トランジスタ（Ｍ６６）が高抵
抗状態またはＯＦＦ状態となったときに、前記出力段部
（Ｋ２，Ｋ３）にアイドリング電流を流すための手段
（Ｍ７０）を備えたものである。

【００５２】上記本発明の演算増幅器において、更に、
前記複数の出力段トランジスタ（Ｍ６５，Ｍ６６）の少
なくともいずれか一方にアイドリング電流を流すための
定電流源（Ｍ７０）を備えたものである。

【００５３】上記本発明の演算増幅器において、前記出
力信号（Ｓｏ）は、前記演算増幅器の入力側にフィード
バックされ、更に、前記出力信号（Ｓｏ）の生成が停止
されるのを阻止する手段（Ｍ７０）を備えたものであ
る。

【００５４】上記本発明の演算増幅器において、更に、
前記複数の出力段トランジスタ（Ｍ６５，Ｍ６６）の全
てが同時に高抵抗状態またはＯＦＦ状態になることを阻
止する手段（Ｍ７０）を備えたものである。

【００５５】上記本発明の演算増幅器において、更に、
前記複数の出力段トランジスタ（Ｍ６５，Ｍ６６）の少
なくともいずれか一方に並列接続された定電流源（Ｍ７
０）を備えたものである。

【００５６】上記本発明の演算増幅器において、前記複
数の出力段トランジスタ（Ｍ６５，Ｍ６６）の少なくと
もいずれか一方に流れるアイドリング電流の値を設定す
る手段（Ｍ７０）を備えたものである。

【００５７】本発明の演算増幅器は、入力段部（Ｋ１）
と、前記入力段部（Ｋ１）から出力された入力段出力信
号（Ｓｉ）に応答して出力信号（Ｓｏ）を出力する出力
段部（Ｋ２，Ｋ３）とを備え、前記出力段部（Ｋ２，Ｋ
３）は、前記入力段出力信号（Ｓｉ）に基づいて生成さ
れる複数の特定信号（Ｓ１，Ｓ２）のそれぞれに応答し
てプッシュプル（ｐｕｓｈ−ｐｕｌｌ）動作を行い、前
記プッシュプル動作の結果として前記出力信号（Ｓｏ）
を生成する複数の出力段トランジスタ（Ｍ６５，Ｍ６
６）を有し、前記複数の特定信号（Ｓ１，Ｓ２）は、前
記複数の出力段トランジスタ（Ｍ６５，Ｍ６６）のそれ
ぞれに入力されるまでの遅延時間が同じ信号として生成
されるものである。

【００５８】上記本発明の演算増幅器において、前記入
力段部（Ｋ１）は、複数の入力段入力信号（１，２）に
基づいて、前記入力段出力信号（Ｓｉ）を出力するもの
である。

【００５９】本発明の演算増幅器において、前記出力段
部（Ｋ２，Ｋ３）は、前記入力信号（Ｓｉ）に基づいて
前記複数の特定信号（Ｓ１，Ｓ２）を生成する特定信号
生成段（Ｋ２）と、前記複数の出力段トランジスタ（Ｍ
６５，Ｍ６６）を有する出力段（Ｋ３）とを備えてい
る。

【００６０】上記本発明の演算増幅器において、前記特
定信号生成段（Ｋ２）は、前記入力信号（Ｓｉ）が入力
される制御電極を有し、第１の電源端子（４）と第２の
電源端子（５）との間に接続された第１のトランジスタ
（Ｍ６１）と、前記第１の電源端子（４）と前記第２の
電源端子（５）との間に前記第１のトランジスタ（Ｍ６
１）と直列に接続された第１の定電流源（Ｍ６７）と、
前記第１のトランジスタ（Ｍ６１）と前記第１の定電流
源（Ｍ６７）との接続点（Ｐｂ）に制御電極が接続され
前記第１のトランジスタ（Ｍ６１）と前記第１の定電流
源（Ｍ６７）との接続点（Ｐｂ）と前記第２の電源端子
（５）との間に接続された第２のトランジスタ（Ｍ６
２）と、前記第１のトランジスタ（Ｍ６１）と前記第１
の定電流源（Ｍ６７）との接続点（Ｐｂ）に制御電極が
接続され前記第１の電源端子（４）と前記第２の電源端
子（５）との間に接続された第３のトランジスタ（Ｍ６
３）と、前記第１の電源端子（４）と前記第２の電源端
子（５）との間に前記第３のトランジスタ（Ｍ６３）と
直列に接続された第２の定電流源（Ｍ６８）と、前記第
１のトランジスタ（Ｍ６１）と前記第１の定電流源（Ｍ
６７）との接続点（Ｐｂ）に制御電極が接続され前記第
１の電源端子（４）と前記第２の電源端子（５）との間
に接続された第４のトランジスタ（Ｍ６４）と、前記第
１の電源端子（４）と前記第２の電源端子（５）との間
に前記第４のトランジスタ（Ｍ６４）と直列に接続され
た第３の定電流源（Ｍ６９）とを備えている。

【００６１】上記本発明の演算増幅器において、前記出
力段（Ｋ３）は、前記第１の電源端子（４）と前記第２
の電源端子（５）との間に直列に接続され、制御電極
が、前記第４のトランジスタ（Ｍ６４）と前記第３の定
電流源（Ｍ６９）との接続点（Ｐｃ）と、前記第３のト
ランジスタ（Ｍ６３）と前記第２の定電流源（Ｍ６８）
との接続点（Ｐｄ）と、にそれぞれ接続された第１，第
２の前記出力段トランジスタ（Ｍ６５，Ｍ６６）とを備
え、前記第１および前記第２の出力段トランジスタ（Ｍ
６５，Ｍ６６）の接続点（Ｐｅ）が前記出力信号（Ｓ
ｏ）が出力される出力端子（３）に接続されている。

【００６２】上記本発明の演算増幅器において、前記出
力段（Ｋ３）は、更に、前記第１および前記第２の出力
段トランジスタ（Ｍ６５，Ｍ６６）の前記接続点（Ｐ
ｅ）と、前記第１の電源端子（４）との間に接続された
第４の定電流源（Ｍ７０、Ｍ７７）を備えたものであ
る。

【００６３】上記本発明の演算増幅器において、前記出
力段（Ｋ３）は、更に、前記第１および前記第２の出力
段トランジスタ（Ｍ６５，Ｍ６６）の前記接続点（Ｐ
ｅ）と、前記第２の電源端子（５）との間に接続された
第５の定電流源（Ｍ７８）を備えたものである。

【００６４】上記本発明の演算増幅器において、前記特
定信号生成段（Ｋ２）は、前記入力信号（Ｓｉ）が入力
される制御電極を有し、第１電極が第２の電源端子
（５）に接続された第１のトランジスタ（Ｍ１０１）
と、前記第１のトランジスタ（Ｍ１０１）の第２電極を
入力端（Ｐｇ）に接続した第１の電流ミラー回路（Ｍ１
０２，Ｍ１０３）と、前記第１の電流ミラー回路（Ｍ１
０２，Ｍ１０３）の出力端（Ｐｈ）と前記第２の電源端
子（５）との間に接続された第１の定電流源（Ｍ１０
７）と、前記第１の電流ミラー回路（Ｍ１０２，Ｍ１０
３）の前記入力端（Ｐｇ）を制御電極に接続し、前記第
１の電源端子（４）と前記第２の電源端子（５）との間
に接続された第２のトランジスタ（Ｍ１０４）と、前記
第１の電源端子（４）と前記第２の電源端子（５）との
間に前記第２のトランジスタ（Ｍ１０４）と直列に接続
された第２の定電流源（Ｍ１０６）とを備えたものであ
る。

【００６５】上記本発明の演算増幅器において、前記出
力段（Ｋ３）は、前記第１の電源端子（４）と前記第２
の電源端子（５）との間に直列に接続され、制御電極
が、前記第２の定電流源（Ｍ１０６）と前記第２のトラ
ンジスタ（Ｍ１０４）との接続点（Ｐｊ）と、前記第１
の電流ミラー回路（Ｍ１０２，Ｍ１０３）の出力端（Ｐ
ｈ）と、にそれぞれ接続された第１，第２の前記出力段
トランジスタ（Ｍ６５，Ｍ６６）とを備え、前記第１お
よび前記第２の出力段トランジスタ（Ｍ６５，Ｍ６６）
の接続点（Ｐｋ）が前記出力信号（Ｓｏ）が出力される
出力端子（３）に接続されている。

【００６６】上記本発明の演算増幅器において、前記出
力段（Ｋ３）は、更に、前記第１および前記第２の出力
段トランジスタ（Ｍ６５，Ｍ６６）の前記接続点（Ｐ
ｋ）と、前記第１の電源端子（４）との間に接続された
第３の定電流源（Ｍ７０、Ｍ７７）を備えたものであ
る。

【００６７】上記本発明の演算増幅器において、前記出
力段（Ｋ３）は、更に、前記第１および前記第２の出力
段トランジスタ（Ｍ６５，Ｍ６６）の前記接続点（Ｐ
ｋ）と、前記第２の電源端子（５）との間に接続された
第４の定電流源（Ｍ７８）を備えたものである。

【００６８】本発明の演算増幅器は、第１、第２の入力
端子（１，２）に制御電極がそれぞれ接続され互いに逆
導電型の第１、第２の差動トランジスタ対（Ｍ５１，Ｍ
５２，Ｍ５５，Ｍ５６）と、前記第１、第２の差動トラ
ンジスタ対（Ｍ５１，Ｍ５２，Ｍ５５，Ｍ５６）にそれ
ぞれ接続された第１、第２の定電流源（Ｍ９１，Ｍ９
２）と、前記第１の差動トランジスタ対（Ｍ５１，Ｍ５
２）の一の出力端（Ｍ５１ａ）および前記第２の差動ト
ランジスタ対（Ｍ５５，Ｍ５６）の一の出力端（Ｍ５６
ａ）と第１の電源端子（４）との間に接続された第１の
電流ミラー回路（Ｍ５３，Ｍ５９）と、前記第１の差動
トランジスタ対（Ｍ５１，Ｍ５２）の他の出力端（Ｍ５
２ａ）および前記第２の差動トランジスタ対（Ｍ５５，
Ｍ５６）の他の出力端（Ｍ５５ａ）と前記第１の電源端
子（４）との間に接続された第２の電流ミラー回路（Ｍ
５４，Ｍ６０）と、前記第２の差動トランジスタ対（Ｍ
５５，Ｍ５６）と第２の電源端子（５）との間に接続さ
れた負荷回路（Ｍ５７，Ｍ５８）と、前記第２の差動ト
ランジスタ対（Ｍ５５，Ｍ５６）の前記他の出力端（Ｍ
５５ａ）と前記負荷回路（Ｍ５７，Ｍ５８）との接続点
（Ｐａ）に制御電極が接続され、前記第１の電源端子
（４）と前記第２の電源端子（５）との間に接続された
第１のトランジスタ（Ｍ６１）と、前記第１の電源端子
（４）と前記第２の電源端子（５）との間に前記第１の
トランジスタ（Ｍ６１）と直列に接続された第３の定電
流源（Ｍ６７）と、前記第１のトランジスタ（Ｍ６１）
と前記第３の定電流源（Ｍ６７）との接続点（Ｐｂ）に
制御電極が接続され前記第１のトランジスタ（Ｍ６１）
と前記第３の定電流源（Ｍ６７）との接続点（Ｐｂ）と
前記第２の電源端子（５）との間に接続された第２のト
ランジスタ（Ｍ６２）と、前記第１のトランジスタ（Ｍ
６１）と前記第３の定電流源（Ｍ６７）との接続点（Ｐ
ｂ）に制御電極が接続され前記第１の電源端子（４）と
前記第２の電源端子（５）との間に接続された第３のト
ランジスタ（Ｍ６３）と、前記第１の電源端子（４）と
前記第２の電源端子（５）との間に前記第３のトランジ
スタ（Ｍ６３）と直列に接続された第４の定電流源（Ｍ
６８）と、前記第１のトランジスタ（Ｍ６１）と前記第
３の定電流源（Ｍ６７）との接続点（Ｐｂ）に制御電極
が接続され前記第１の電源端子（４）と前記第２の電源
端子（５）との間に接続された第４のトランジスタ（Ｍ
６４）と、前記第１の電源端子（４）と前記第２の電源
端子（５）との間に前記第４のトランジスタ（Ｍ６４）
と直列に接続された第５の定電流源（Ｍ６９）と、前記
第１の電源端子（４）と前記第２の電源端子（５）との
間に直列に接続され、制御電極が、前記第４のトランジ
スタ（Ｍ６４）と前記第５の定電流源（Ｍ６９）との接
続点（Ｐｃ）と、前記第３のトランジスタ（Ｍ６３）と
前記第４の定電流源（Ｍ６８）との接続点（Ｐｄ）と、
にそれぞれ接続された第１，第２の出力トランジスタ
（Ｍ６５，Ｍ６６）とを備え、前記第１および前記第２
の出力トランジスタ（Ｍ６５，Ｍ６６）の接続点（Ｐ
ｅ）が出力端子（３）に接続されている。

【００６９】上記本発明の演算増幅器において、更に、
前記第１および前記第２の出力トランジスタ（Ｍ６５，
Ｍ６６）の接続点（Ｐｅ）と、前記第１の電源端子
（４）との間に接続された第６の定電流源（Ｍ７０、Ｍ
７７）を備えたものである。

【００７０】上記本発明の演算増幅器において、前記第
３から前記第６の定電流源（Ｍ６７、Ｍ６８、Ｍ６９、
Ｍ７０）は、それぞれ、定電流源用トランジスタからな
り、前記定電流源用トランジスタのそれぞれの制御電極
は、互いに等しいバイアス電圧（Ａ５）が印加されるも
のである。

【００７１】上記本発明の演算増幅器において、更に、
前記第１および前記第２の出力トランジスタ（Ｍ６５，
Ｍ６６）の接続点（Ｐｅ）と、前記第２の電源端子
（５）との間に接続された第７の定電流源（Ｍ７８）を
備えたものである。

【００７２】本発明の演算増幅器は、第１、第２の入力
端子（１，２）に制御電極がそれぞれ接続され互いに逆
導電型の第１、第２の差動トランジスタ対（Ｍ５１，Ｍ
５２，Ｍ５５，Ｍ５６）と、前記第１、第２の差動トラ
ンジスタ対（Ｍ５１，Ｍ５２，Ｍ５５，Ｍ５６）にそれ
ぞれ接続された第１、第２の定電流源（Ｍ９１，Ｍ９
２）と、前記第１の差動トランジスタ対（Ｍ５１，Ｍ５
２）の一の出力端（Ｍ５１ａ）および前記第２の差動ト
ランジスタ対（Ｍ５５，Ｍ５６）の一の出力端（Ｍ５６
ａ）と第１の電源端子（４）との間に接続された第１の
電流ミラー回路（Ｍ５３，Ｍ５９）と、前記第１の差動
トランジスタ対（Ｍ５１，Ｍ５２）の他の出力端（Ｍ５
２ａ）および前記第２の差動トランジスタ対（Ｍ５５，
Ｍ５６）の他の出力端（Ｍ５５ａ）と前記第１の電源端
子（４）との間に接続された第２の電流ミラー回路（Ｍ
５４，Ｍ６０）と、前記第２の差動トランジスタ対（Ｍ
５５，Ｍ５６）と第２の電源端子（５）との間に接続さ
れた負荷回路（Ｍ５７，Ｍ５８）と、前記第２の差動ト
ランジスタ対（Ｍ５５，Ｍ５６）の前記他の出力端（Ｍ
５５ａ）と前記負荷回路（Ｍ５７，Ｍ５８）との接続点
（Ｐａ）に制御電極が接続され、第１電極が前記第２の
電源端子（５）に接続された第１のトランジスタ（Ｍ１
０１）と、前記第１のトランジスタ（Ｍ１０１）の第２
電極を入力端（Ｐｇ）に接続した第３の電流ミラー回路
（Ｍ１０２，Ｍ１０３）と、前記第３の電流ミラー回路
（Ｍ１０２，Ｍ１０３）の出力端（Ｐｈ）と前記第２の
電源端子（５）との間に接続された第３の定電流源（Ｍ
１０７）と、前記第３の電流ミラー回路（Ｍ１０２，Ｍ
１０３）の前記入力端（Ｐｇ）を制御電極に接続し、前
記第１の電源端子（４）と前記第２の電源端子（５）と
の間に接続された第２のトランジスタ（Ｍ１０４）と、
前記第１の電源端子（４）と前記第２の電源端子（５）
との間に前記第２のトランジスタ（Ｍ１０４）と直列に
接続された第４の定電流源（Ｍ１０６）と、前記第１の
電源端子（４）と前記第２の電源端子（５）との間に直
列に接続され、制御電極が、前記第４の定電流源（Ｍ１
０６）と前記第２のトランジスタ（Ｍ１０４）との接続
点（Ｐｊ）と、前記第３の電流ミラー回路（Ｍ１０２，
Ｍ１０３）の出力端（Ｐｈ）と、にそれぞれ接続された
第１，第２の出力トランジスタ（Ｍ６５，Ｍ６６）とを
備え、前記第１および前記第２の出力トランジスタ（Ｍ
６５，Ｍ６６）の接続点（Ｐｋ）が出力端子（３）に接
続されているものである。

【００７３】上記本発明の演算増幅器において、更に、
前記第１および前記第２の出力トランジスタ（Ｍ６５，
Ｍ６６）の接続点（Ｐｋ）と、前記第１の電源端子
（４）との間に接続された第５の定電流源（Ｍ７０）を
備えたものである。

【００７４】上記本発明の演算増幅器において、更に、
前記第１および前記第２の出力トランジスタ（Ｍ６５，
Ｍ６６）の接続点（Ｐｋ）と、前記第２の電源端子
（５）との間に接続された第６の定電流源を備えたもの
である。

【００７５】上記本発明の演算増幅器において、前記特
定信号生成段（Ｋ２）は、前記入力信号（Ｓｉ）が入力
される制御電極を有し、第１の電源端子（４）と第２の
電源端子（５）との間に接続された第１のトランジスタ
（Ｍ６１）と、前記第１の電源端子（４）と前記第２の
電源端子（５）との間に前記第１のトランジスタ（Ｍ６
１）と直列に接続された第１の定電流源（Ｍ６７）と、
前記第１のトランジスタ（Ｍ６１）と前記第１の定電流
源（Ｍ６７）との接続点（Ｐｂ）に制御電極が接続され
前記第１のトランジスタ（Ｍ６１）と前記第１の定電流
源（Ｍ６７）との接続点（Ｐｂ）と前記第２の電源端子
（５）との間に接続された第２のトランジスタ（Ｍ６
２）と、前記第１のトランジスタ（Ｍ６１）と前記第１
の定電流源（Ｍ６７）との接続点（Ｐｂ）に制御電極が
接続され前記第１の電源端子（４）と前記第２の電源端
子（５）との間に接続された第３のトランジスタ（Ｍ６
３）と、前記第３のトランジスタ（Ｍ６３）に制御電極
が接続され、前記第１の電源端子（４）と前記第２の電
源端子（５）との間に前記第３のトランジスタ（Ｍ６
３）と直列に接続された第４のトランジスタ（Ｍ２０
０）と、前記第１の電源端子（４）と前記第２の電源端
子（５）との間に前記第３のトランジスタ（Ｍ６３）お
よび前記第４のトランジスタ（Ｍ２００）と直列に接続
された第２の定電流源（Ｍ６８）と、前記第１のトラン
ジスタ（Ｍ６１）と前記第１の定電流源（Ｍ６７）との
接続点（Ｐｂ）に制御電極が接続され前記第１の電源端
子（４）と前記第２の電源端子（５）との間に接続され
た第５のトランジスタ（Ｍ６４）と、前記第１の電源端
子（４）と前記第２の電源端子（５）との間に前記第５
のトランジスタ（Ｍ６４）と直列に接続された第３の定
電流源（Ｍ６９）とを備えている。

【００７６】上記本発明の演算増幅器において、前記出
力段（Ｋ３）は、前記第１の電源端子（４）と前記第２
の電源端子（５）との間に接続され、制御電極が、前記
第５のトランジスタ（Ｍ６４）と前記第３の定電流源
（Ｍ６９）との接続点（Ｐｃ）に接続された第１の前記
出力段トランジスタ（Ｍ６５）と、前記第１の電源端子
（４）と前記第２の電源端子（５）との間に接続され、
前記第４のトランジスタ（Ｍ２００）と電流ミラー接続
された第２の前記出力段トランジスタ（Ｍ６６）とを備
え、前記第１および前記第２の出力段トランジスタ（Ｍ
６５，Ｍ６６）の接続点（Ｐｅ）が前記出力信号（Ｓ
ｏ）が出力される出力端子（３）に接続されている。

【００７７】上記本発明の演算増幅器において、前記特
定信号生成段（Ｋ２）は、前記入力信号（Ｓｉ）が入力
される制御電極を有し、第１電極が第２の電源端子
（５）に接続された第１のトランジスタ（Ｍ１０１）
と、前記第１のトランジスタ（Ｍ１０１）の第２電極を
入力端（Ｐｇ）に接続した第１の電流ミラー回路（Ｍ１
０２，Ｍ１０３）と、前記第１の電流ミラー回路（Ｍ１
０２，Ｍ１０３）の出力端（Ｐｈ）に制御電極が接続さ
れ、前記第１の電源端子（４）と前記第２の電源端子
（５）との間に接続された第２のトランジスタ（Ｍ２０
２）と、前記第２のトランジスタ（Ｍ２０２）と直列に
接続され、前記第１の電源端子（４）と前記第２の電源
端子（５）との間に接続された第１の定電流源（Ｍ１０
７）と、前記第１の電流ミラー回路（Ｍ１０２，Ｍ１０
３）の前記入力端（Ｐｇ）を制御電極に接続し、前記第
１の電源端子（４）と前記第２の電源端子（５）との間
に接続された第３のトランジスタ（Ｍ１０４）と、前記
第１の電源端子（４）と前記第２の電源端子（５）との
間に前記第３のトランジスタ（Ｍ１０４）と直列に接続
された第２の定電流源（Ｍ１０６）とを備えている。

【００７８】上記本発明の演算増幅器において、前記出
力段（Ｋ３）は、前記第１の電源端子（４）と前記第２
の電源端子（５）との間に接続され、制御電極が、前記
第３のトランジスタ（Ｍ１０４）と前記第２の定電流源
（Ｍ１０６）との接続点（Ｐｊ）に接続された第１の前
記出力段トランジスタ（Ｍ６６）と、前記第１の電源端
子（４）と前記第２の電源端子（５）との間に接続さ
れ、前記第２のトランジスタ（Ｍ２０２）と電流ミラー
接続された第２の前記出力段トランジスタ（Ｍ６５）と
を備え、前記第１および前記第２の出力段トランジスタ
（Ｍ６５，Ｍ６６）の接続点（Ｐｋ）が前記出力信号
（Ｓｏ）が出力される出力端子（３）に接続されてい
る。

【００７９】本発明の演算増幅器は、第１、第２の入力
端子（１，２）に制御電極がそれぞれ接続され互いに逆
導電型の第１、第２の差動トランジスタ対（Ｍ５１，Ｍ
５２，Ｍ５５，Ｍ５６）と、前記第１、第２の差動トラ
ンジスタ対（Ｍ５１，Ｍ５２，Ｍ５５，Ｍ５６）にそれ
ぞれ接続された第１、第２の定電流源（Ｍ９１，Ｍ９
２）と、前記第１の差動トランジスタ対（Ｍ５１，Ｍ５
２）の一の出力端（Ｍ５１ａ）および前記第２の差動ト
ランジスタ対（Ｍ５５，Ｍ５６）の一の出力端（Ｍ５６
ａ）と第１の電源端子（４）との間に接続された第１の
電流ミラー回路（Ｍ５３，Ｍ５９）と、前記第１の差動
トランジスタ対（Ｍ５１，Ｍ５２）の他の出力端（Ｍ５
２ａ）および前記第２の差動トランジスタ対（Ｍ５５，
Ｍ５６）の他の出力端（Ｍ５５ａ）と前記第１の電源端
子（４）との間に接続された第２の電流ミラー回路（Ｍ
５４，Ｍ６０）と、前記第２の差動トランジスタ対（Ｍ
５５，Ｍ５６）と第２の電源端子（５）との間に接続さ
れた負荷回路（Ｍ５７，Ｍ５８）と、前記第２の差動ト
ランジスタ対（Ｍ５５，Ｍ５６）の前記他の出力端（Ｍ
５５ａ）と前記負荷回路（Ｍ５７，Ｍ５８）との接続点
（Ｐａ）に制御電極が接続され、前記第１の電源端子
（４）と前記第２の電源端子（５）との間に接続された
第１のトランジスタ（Ｍ６１）と、前記第１の電源端子
（４）と前記第２の電源端子（５）との間に前記第１の
トランジスタ（Ｍ６１）と直列に接続された第３の定電
流源（Ｍ６７）と、前記第１のトランジスタ（Ｍ６１）
と前記第３の定電流源（Ｍ６７）との接続点（Ｐｂ）に
制御電極が接続され前記第１のトランジスタ（Ｍ６１）
と前記第３の定電流源（Ｍ６７）との接続点（Ｐｂ）と
前記第２の電源端子（５）との間に接続された第２のト
ランジスタ（Ｍ６２）と、前記第１のトランジスタ（Ｍ
６１）と前記第３の定電流源（Ｍ６７）との接続点（Ｐ
ｂ）に制御電極が接続され前記第１の電源端子（４）と
前記第２の電源端子（５）との間に接続された第３のト
ランジスタ（Ｍ６３）と、前記第３のトランジスタ（Ｍ
６３）に制御電極が接続され、前記第１の電源端子
（４）と前記第２の電源端子（５）との間に前記第３の
トランジスタ（Ｍ６３）と直列に接続された第４のトラ
ンジスタ（Ｍ２００）と、前記第１の電源端子（４）と
前記第２の電源端子（５）との間に前記第３のトランジ
スタ（Ｍ６３）および前記第４のトランジスタ（Ｍ２０
０）と直列に接続された第４の定電流源（Ｍ６８）と、
前記第１のトランジスタ（Ｍ６１）と前記第３の定電流
源（Ｍ６７）との接続点（Ｐｂ）に制御電極が接続され
前記第１の電源端子（４）と前記第２の電源端子（５）
との間に接続された第５のトランジスタ（Ｍ６４）と、
前記第１の電源端子（４）と前記第２の電源端子（５）
との間に前記第５のトランジスタ（Ｍ６４）と直列に接
続された第５の定電流源（Ｍ６９）と、前記第１の電源
端子（４）と前記第２の電源端子（５）との間に接続さ
れ、制御電極が、前記第５のトランジスタ（Ｍ６４）と
前記第５の定電流源（Ｍ６９）との接続点（Ｐｃ）に接
続された第１の出力段トランジスタ（Ｍ６５）と、前記
第１の電源端子（４）と前記第２の電源端子（５）との
間に接続され、前記第４のトランジスタ（Ｍ２００）と
電流ミラー接続された第２の出力段トランジスタ（Ｍ６
６）とを備え、前記第１および前記第２の出力段トラン
ジスタ（Ｍ６５，Ｍ６６）の接続点（Ｐｅ）が出力端子
（３）に接続されている。

【００８０】本発明の演算増幅器は、第１、第２の入力
端子（１，２）に制御電極がそれぞれ接続され互いに逆
導電型の第１、第２の差動トランジスタ対（Ｍ５１，Ｍ
５２，Ｍ５５，Ｍ５６）と、前記第１、第２の差動トラ
ンジスタ対（Ｍ５１，Ｍ５２，Ｍ５５，Ｍ５６）にそれ
ぞれ接続された第１、第２の定電流源（Ｍ９１，Ｍ９
２）と、前記第１の差動トランジスタ対（Ｍ５１，Ｍ５
２）の一の出力端（Ｍ５１ａ）および前記第２の差動ト
ランジスタ対（Ｍ５５，Ｍ５６）の一の出力端（Ｍ５６
ａ）と第１の電源端子（４）との間に接続された第１の
電流ミラー回路（Ｍ５３，Ｍ５９）と、前記第１の差動
トランジスタ対（Ｍ５１，Ｍ５２）の他の出力端（Ｍ５
２ａ）および前記第２の差動トランジスタ対（Ｍ５５，
Ｍ５６）の他の出力端（Ｍ５５ａ）と前記第１の電源端
子（４）との間に接続された第２の電流ミラー回路（Ｍ
５４，Ｍ６０）と、前記第２の差動トランジスタ対（Ｍ
５５，Ｍ５６）と第２の電源端子（５）との間に接続さ
れた負荷回路（Ｍ５７，Ｍ５８）と、前記第２の差動ト
ランジスタ対（Ｍ５５，Ｍ５６）の前記他の出力端（Ｍ
５５ａ）と前記負荷回路（Ｍ５７，Ｍ５８）との接続点
（Ｐａ）に制御電極が接続され、第１電極が前記第２の
電源端子（５）に接続された第１のトランジスタ（Ｍ１
０１）と、前記第１のトランジスタ（Ｍ１０１）の第２
電極を入力端（Ｐｇ）に接続した第３の電流ミラー回路
（Ｍ１０２，Ｍ１０３）と、前記第３の電流ミラー回路
（Ｍ１０２，Ｍ１０３）の出力端（Ｐｈ）に制御電極が
接続され、前記第１の電源端子（４）と前記第２の電源
端子（５）との間に接続された第２のトランジスタ（Ｍ
２０２）と、前記第２のトランジスタ（Ｍ２０２）と直
列に接続され、前記第１の電源端子（４）と前記第２の
電源端子（５）との間に接続された第３の定電流源（Ｍ
１０７）と、前記第３の電流ミラー回路（Ｍ１０２，Ｍ
１０３）の前記入力端（Ｐｇ）を制御電極に接続し、前
記第１の電源端子（４）と前記第２の電源端子（５）と
の間に接続された第３のトランジスタ（Ｍ１０４）と、
前記第１の電源端子（４）と前記第２の電源端子（５）
との間に前記第３のトランジスタ（Ｍ１０４）と直列に
接続された第４の定電流源（Ｍ１０６）と、前記第１の
電源端子（４）と前記第２の電源端子（５）との間に接
続され、制御電極が、前記第３のトランジスタ（Ｍ１０
４）と前記第４の定電流源（Ｍ１０６）との接続点（Ｐ
ｊ）に接続された第１の出力段トランジスタ（Ｍ６６）
と、前記第１の電源端子（４）と前記第２の電源端子
（５）との間に接続され、前記第２のトランジスタ（Ｍ
２０２）と電流ミラー接続された第２の出力段トランジ
スタ（Ｍ６５）とを備え、前記第１および前記第２の出
力段トランジスタ（Ｍ６５，Ｍ６６）の接続点（Ｐｋ）
が出力端子（３）に接続されている。

【００８１】

【発明の実施の形態】以下、添付図面を参照して、本発
明の演算増幅器の一実施形態について説明する。

【００８２】以下、第１から第１３まで述べる実施形態
の演算増幅器が目的とするところは、図１１から図１３
に示すような、アンダーシュートやオーバーシュートを
最小限に抑えることである。図１１から図１３におい
て、実線で示した波形が本実施形態に対応し、破線で示
した波形が図１０に示した従来技術に対応する。なお、
図１１および図１２に示した例では、従来の演算増幅器
で検出されたアンダーシュートＵＳが本実施形態では検
出されないことを示している。図１３に示す例では、従
来の演算増幅器および本実施形態の演算増幅器で、オー
バーシュートＯＳは検出されていない。

【００８３】（第１の実施形態）図１は、第１の実施形
態に係る演算増幅器の回路構成を示す図である。

【００８４】第１の実施形態に係る演算増幅器は、入力
段Ｋ１と、駆動段Ｋ２と、出力段Ｋ３とを備えている。

【００８５】まず、演算増幅器の入力段Ｋ１の構成につ
いて説明する。

【００８６】演算増幅器の入力段Ｋ１は、ＰチャネルＦ
ＥＴ（電界効果トランジスタ）Ｍ５１，Ｍ５２と、Ｎチ
ャネルＦＥＴ Ｍ５５，Ｍ５６と、定電流源用Ｐチャネ
ルＦＥＴ Ｍ９１と、定電流源用ＮチャネルＦＥＴ Ｍ
９２と、ＮチャネルＦＥＴＭ５３，Ｍ５９と、Ｎチャネ
ルＦＥＴ Ｍ５４，Ｍ６０と、ＰチャネルＦＥＴＭ５
７，Ｍ５８とを備えている。

【００８７】ＰチャネルＦＥＴ Ｍ５１，Ｍ５２は、ソ
ースが共通に接続され、ゲートがそれぞれ信号入力端子
１，２に接続され、差動対を構成している。Ｎチャネル
ＦＥＴ Ｍ５５，Ｍ５６は、ソースが共通に接続され、
ゲートがそれぞれ信号入力端子１，２に接続され、差動
対を構成している。

【００８８】定電流源用ＰチャネルＦＥＴ Ｍ９１は、
ＰチャネルＦＥＴ Ｍ５１，Ｍ５２の共通接続されたソ
ースと高位側電源端子５との間に接続されている。定電
流源用ＮチャネルＦＥＴ Ｍ９２は、ＮチャネルＦＥＴ
Ｍ５５，Ｍ５６の共通接続されたソースと低位側電源
端子４との間に接続されている。定電流源用Ｐチャネル
ＦＥＴ Ｍ９１および定電流源用ＮチャネルＦＥＴ Ｍ
９２は、それぞれのゲートが、入力段バイアス入力端子
Ａ３，Ａ４のそれぞれに接続されている。

【００８９】ＮチャネルＦＥＴ Ｍ５３は、そのゲート
およびドレインがＰチャネルＦＥＴＭ５１のドレインと
接続されるとともに、そのソースが低位側電源端子４に
接続されている。ＮチャネルＦＥＴ Ｍ５９は、そのド
レインがＮチャネルＦＥＴ Ｍ５６のドレインとＰチャ
ネルＦＥＴ Ｍ５７のドレインとの接続点に接続される
とともに、そのソースが低位側電源端子４に接続されて
いる。ＮチャネルＦＥＴ Ｍ５３と、ＮチャネルＦＥＴ
Ｍ５９とは、第１の電流ミラー回路を構成している。

【００９０】ＮチャネルＦＥＴ Ｍ５４は、そのドレイ
ンおよびゲートがＰチャネルＦＥＴＭ５２のドレインと
接続されるとともに、そのソースが低位側電源端子４に
接続されている。ＮチャネルＦＥＴ Ｍ６０は、そのド
レインがＮチャネルＦＥＴ Ｍ５５のドレインとＰチャ
ネルＦＥＴ Ｍ５８のドレインとの接続点に接続される
とともに、そのソースが低位側電源端子４に接続されて
いる。ＮチャネルＦＥＴ Ｍ５４と、ＮチャネルＦＥＴ
Ｍ６０とは、第２の電流ミラー回路を構成している。

【００９１】ＰチャネルＦＥＴ Ｍ５７，Ｍ５８は、Ｎ
チャネルＦＥＴ Ｍ５５，Ｍ５６のドレインと高位側電
源端子５との間に接続されている。ＰチャネルＦＥＴ
Ｍ５７，Ｍ５８は、能動負荷として作用する電流ミラー
回路を構成している。

【００９２】次に、演算増幅器の駆動段Ｋ２の構成につ
いて説明する。

【００９３】演算増幅器の駆動段Ｋ２は、ＰチャネルＦ
ＥＴ Ｍ６１，Ｍ６２，Ｍ６３，Ｍ６４と、定電流源用
ＮチャネルＦＥＴ Ｍ６７，Ｍ６８，Ｍ６９とを備えて
いる。

【００９４】定電流源用ＮチャネルＦＥＴ Ｍ６７，Ｍ
６８，Ｍ６９は、いずれもそのソースが低位側電源端子
４に接続され、いずれもそのゲートが駆動段バイアス入
力端子Ａ５に接続されている。定電流源用ＮチャネルＦ
ＥＴ Ｍ６７，Ｍ６８，Ｍ６９は、いずれも電流吸い込
み型である。

【００９５】ＰチャネルＦＥＴ Ｍ６１のゲートは、Ｐ
チャネルＦＥＴ Ｍ５８のドレインとＮチャネルＦＥＴ
Ｍ５５のドレインとの接続点に接続されている。Ｐチ
ャネルＦＥＴ Ｍ６１，Ｍ６２は、ともにソースが高位
側電源端子５に接続され、ドレインが共通に接続されて
いる。そのドレインの共通接続点は、ＰチャネルＦＥＴ
Ｍ６２のゲートに接続されているとともに、定電流源
用ＮチャネルＦＥＴ Ｍ６７のドレインに接続されてい
る。

【００９６】ＰチャネルＦＥＴ Ｍ６３，Ｍ６４は、と
もにソースが高位側電源端子５に接続され、ともにゲー
トがＰチャネルＦＥＴ Ｍ６１，Ｍ６２のドレインの前
記共通接続点に接続されている。ＰチャネルＦＥＴ Ｍ
６３のドレインは、定電流源用ＮチャネルＦＥＴ Ｍ６
８のドレインに接続されている。ＰチャネルＦＥＴ Ｍ
６４のドレインは、定電流源用ＮチャネルＦＥＴ Ｍ６
９のドレインに接続されている。

【００９７】次に、演算増幅器の出力段Ｋ３の構成につ
いて説明する。

【００９８】演算増幅器の出力段Ｋ３は、ＰチャネルＦ
ＥＴ Ｍ６５と、ＮチャネルＦＥＴＭ６６と、定電流源
用ＮチャネルＦＥＴ Ｍ７０とを備えている。

【００９９】ＰチャネルＦＥＴ Ｍ６５は、そのソース
が高位側電源端子５に接続され、そのゲートがＰチャネ
ルＦＥＴ Ｍ６４のドレインと接続され、そのドレイン
が出力信号端子３に接続されている。ＮチャネルＦＥＴ
Ｍ６６は、そのソースが低位側電源端子４に接続さ
れ、そのゲートがＰチャネルＦＥＴ Ｍ６３のドレイン
と定電流源用ＮチャネルＦＥＴＭ６８のドレインとの接
続点に接続され、そのドレインが出力信号端子３に接続
されている。

【０１００】定電流源用ＮチャネルＦＥＴ Ｍ７０は、
そのソースが低位側電源端子４に接続され、そのゲート
が前記駆動段バイアス入力端子Ａ５に接続され、そのド
レインが出力信号端子３に接続されている。

【０１０１】次に、図１に示す演算増幅器の動作につい
て説明する。

【０１０２】図１に示す演算増幅器では、ＰチャネルＦ
ＥＴ Ｍ５１、Ｍ５２からなる差動トランジスタ対と、
ＮチャネルＦＥＴ Ｍ５５、Ｍ５６からなる差動トラン
ジスタ対とを並列に接続することにより、広入力レンジ
の入力段Ｋ１となっている。

【０１０３】信号入力端子１，２に、それぞれ、印加さ
れる信号電圧の割合に応じて、ＰチャネルＦＥＴ Ｍ６
５のゲート電圧、およびＮチャネルＦＥＴ Ｍ６６のゲ
ート電圧を変化させる。ＰチャネルＦＥＴ Ｍ６５およ
びＮチャネルＦＥＴ Ｍ６６の、それぞれのゲート電圧
の変化分によって、出力信号端子３の電位を速やかに上
昇、あるいは下降させる。

【０１０４】まず、信号入力端子２よりも信号入力端子
１に印加される電圧が高い場合について説明する。

【０１０５】ＮチャネルＦＥＴ Ｍ５５のドレイン、Ｐ
チャネルＦＥＴ Ｍ５８のドレインおよびＮチャネルＦ
ＥＴ Ｍ６０のドレインとの接続点の電圧、すなわち、
ＰチャネルＦＥＴ Ｍ６１のゲート電圧は低くなる。

【０１０６】このとき、ＰチャネルＦＥＴ Ｍ６２，Ｍ
６４のゲート電圧が高くなり、ＰチャネルＦＥＴ Ｍ６
５のゲート電圧が低くなる。これにより、ＰチャネルＦ
ＥＴＭ６５を通り、高位側電源端子５から出力信号端子
３に流れる電流は、大きくなる。

【０１０７】また、このとき、ＮチャネルＦＥＴ Ｍ６
６のゲート電圧が低くなる。これにより、ＮチャネルＦ
ＥＴ Ｍ６６を通り出力信号端子３から低位側電源端子
４に流れる電流は遮断されている状態であるから、高位
側電源端子５からＰチャネルＦＥＴ Ｍ６５を流れる電
流は出力信号端子３に流れることにより、出力信号端子
３の電位を速やかに上昇させることができる（充電
時）。

【０１０８】一方、信号入力端子２よりも信号入力端子
１に印加される電圧が低い場合について説明する。

【０１０９】ＮチャネルＦＥＴ Ｍ５５のドレイン、Ｐ
チャネルＦＥＴ Ｍ５８のドレインおよびＮチャネルＦ
ＥＴ Ｍ６０のドレインとの接続点の電圧、すなわち、
ＰチャネルＦＥＴ Ｍ６１のゲート電圧は高くなる。

【０１１０】このとき、ＰチャネルＦＥＴ Ｍ６２，Ｍ
６４のゲート電圧が低くなり、ＰチャネルＦＥＴ Ｍ６
５のゲート電圧が高くなる。これにより、ＰチャネルＦ
ＥＴＭ６５を通り、高位側電源端子５から出力信号端子
３に流れる電流は、非常に小さくなる。

【０１１１】また、このとき、ＮチャネルＦＥＴ Ｍ６
６のゲート電圧が高くなる。これにより、ＮチャネルＦ
ＥＴ Ｍ６６を通り出力信号端子３から低位側電源端子
４に流れる電流は大きくなる。このとき、ＰチャネルＦ
ＥＴ Ｍ６５を通り高位側電源端子５から出力信号端子
３に流れる電流は遮断される。つまり、ＮチャネルＦＥ
Ｔ Ｍ６６を通り出力信号端子３から低位側電源端子４
に大きな電流が流れることにより、出力信号端子３の電
位を速やかに下降させることができる（放電時）。

【０１１２】しかも、出力信号端子３の電位は、高位側
電源端子５からのＰチャネルＦＥＴＭ６５のドレイン−
ソース間の電圧分が下がった電位から、低位側電源端子
４からのＮチャネルＦＥＴ Ｍ６６のドレイン−ソース
間の電圧分が上がった電位まで出力でき、広出力レンジ
の出力段Ｋ３が可能となる。

【０１１３】また、出力信号端子３の電位が下降すると
き、ＰチャネルＦＥＴ Ｍ６５のゲート電位およびＰチ
ャネルＦＥＴ Ｍ６３，Ｍ６４のゲート電位は共に上が
るが、ＰチャネルＦＥＴ Ｍ６３，Ｍ６４のドレイン
は、定電流源用ＮチャネルＦＥＴ Ｍ６８，Ｍ６９と接
続されているために、放電電流に応じた貫通電流は流れ
ない。

【０１１４】さらに、本実施形態では、出力段Ｋ３のＰ
チャネルＦＥＴ Ｍ６５およびＮチャネルＦＥＴ Ｍ６
６から駆動段Ｋ２側をみたときに、ともにトランジスタ
の段数は、同じである。すなわち、ＰチャネルＦＥＴ
Ｍ６１のゲートに入力された信号（入力信号Ｓｉ）が、
ＰチャネルＦＥＴ Ｍ６２により反転された状態で、Ｐ
チャネルＦＥＴ Ｍ６３のゲートおよびＰチャネルＦＥ
Ｔ Ｍ６４のゲートに入力される。ここで、Ｐチャネル
ＦＥＴ Ｍ６３，Ｍ６４の各ゲートに入力される信号
は、単一の信号である（以下、信号Ｓａと称する。）。

【０１１５】信号Ｓａは、ＰチャネルＦＥＴ Ｍ６４を
介してＰチャネルＦＥＴ Ｍ６５のゲートに入力される
（この入力された信号を第１の特定信号Ｓ１とする）。
一方、信号Ｓａは、ＰチャネルＦＥＴ Ｍ６３を介して
ＮチャネルＦＥＴ Ｍ６６に入力される（この入力され
た信号を第２の特定信号Ｓ２とする）。このように、Ｐ
チャネルＦＥＴ Ｍ６５およびＮチャネルＦＥＴ Ｍ６
６から駆動段Ｋ２側をみたときに、前記単一の信号Ｓａ
が生成されてからのトランジスタの段数は共に１段で同
じである。

【０１１６】このことから、図１０の従来技術で述べ
た、信号入力タイミングの遅延の問題や、増幅率の差の
問題を解消することができる。これにより、図１のよう
な回路構成を採用すれば、アンダーシュートやオーバー
シュートの発生を最小限に抑制することができ、本実施
形態の演算増幅器を複数用いた場合の、アンダーシュー
トやオーバーシュートのばらつきの発生も抑制すること
ができる。

【０１１７】ここで、平衡状態（出力信号端子３の電位
が目的の電位になった状態）時にＰチャネルＦＥＴ Ｍ
６５、ＮチャネルＦＥＴ Ｍ６６を流れるアイドリング
電流について、説明する。

【０１１８】ＰチャネルＦＥＴ Ｍ６５、ＮチャネルＦ
ＥＴ Ｍ６６には、定電流源用ＮチャネルＦＥＴ Ｍ６
７〜Ｍ６９のような定電流源が無い。そのため、アイド
リング電流をどのように決めて、如何にして良好なプッ
シュプル動作を実現するかが問題となる。

【０１１９】ここでは、具体的に、定電流源用Ｎチャネ
ルＦＥＴ Ｍ６７〜Ｍ７０に流す電流値を、それぞれ、
３０μＡ、１０μＡ、１０μＡ、１０μＡとする。ま
た、ＰチャネルＦＥＴ Ｍ６２〜Ｍ６４のトランジスタ
サイズをそれぞれ、１：１：２の比率とする。

【０１２０】平衡状態時、ＰチャネルＦＥＴ Ｍ６２の
ゲート−ドレイン電極間電位、およびＰチャネルＦＥＴ
Ｍ６３，Ｍ６４のゲート電極電位は、定電流源用Ｎチ
ャネルＦＥＴ Ｍ６９に流れる電流値と、ＰチャネルＦ
ＥＴ Ｍ６４のトランジスタサイズで決定される。以
下、詳細に説明する。

【０１２１】定電流源用ＮチャネルＦＥＴ Ｍ６９に流
す電流値は、１０μＡであるため、ＰチャネルＦＥＴ
Ｍ６４に流れる電流値も１０μＡとなる。ＰチャネルＦ
ＥＴＭ６４のゲート−ソース間電位Ｖｇｓは、定電流源
用ＮチャネルＦＥＴ Ｍ６９に１０μＡだけ流すような
電位に決まる。

【０１２２】ＰチャネルＦＥＴ Ｍ６４のゲートとＰチ
ャネルＦＥＴ Ｍ６３のゲートは、互いに接続されてい
るため、ＰチャネルＦＥＴ Ｍ６３のゲート−ソース間
電位は、上記ＰチャネルＦＥＴ Ｍ６４のゲート−ソー
ス間電位Ｖｇｓと等しくなる。

【０１２３】また、ＰチャネルＦＥＴ Ｍ６２のゲート
も、ＰチャネルＦＥＴ Ｍ６４のゲートおよびＰチャネ
ルＦＥＴ Ｍ６３のゲートと接続されていることから、
ＰチャネルＦＥＴ Ｍ６２のゲート−ドレイン電極間電
位も、上記ＰチャネルＦＥＴＭ６４のゲート−ソース間
電位Ｖｇｓと等しくなる。

【０１２４】ここで、ＰチャネルＦＥＴ Ｍ６２〜Ｍ６
４は、上記のようなトランジスタサイズ比に設定されて
いることから、平衡状態時のＰチャネルＦＥＴ Ｍ６１
〜Ｍ６４に流れる電流値は、以下のようになる。

【０１２５】 ＰチャネルＦＥＴ Ｍ６１＝２５μＡ、 ＰチャネルＦＥＴ Ｍ６２＝５μＡ、 ＰチャネルＦＥＴ Ｍ６３＝５μＡ、 ＰチャネルＦＥＴ Ｍ６４＝１０μＡ。

【０１２６】ここで、ＰチャネルＦＥＴ Ｍ６３とＰチ
ャネルＦＥＴ Ｍ６４のトランジスタ比は、１：２であ
るため、ＰチャネルＦＥＴ Ｍ６３には、５μＡしか流
れない。定電流源用ＮチャネルＦＥＴ Ｍ６８は、１０
μＡ流す電流源であるが、ＰチャネルＦＥＴ Ｍ６３か
ら定電流源用ＮチャネルＦＥＴ Ｍ６８に供給される電
流は５μＡである。

【０１２７】したがって、定電流源用ＮチャネルＦＥＴ
Ｍ６８は、飽和領域動作から外れ、定電流源用Ｎチャ
ネルＦＥＴ Ｍ６８のドレイン−ソース間の電位Ｖｄｓ
は、飽和領域を抜けて５μＡに対応する値まで下がる。

【０１２８】定電流源用ＮチャネルＦＥＴ Ｍ６８のド
レイン−ソース間の電位Ｖｄｓが、上記のように下がる
と、定電流源用ＮチャネルＦＥＴ Ｍ６８のドレインに
接続されたＮチャネルＦＥＴ Ｍ６６のゲート電圧が下
がる。これによりＮチャネルＦＥＴ Ｍ６６は、高抵抗
になり、非常に小さな電流しか流さないＯＦＦ状態とな
る。

【０１２９】上記のように、定電流源用ＮチャネルＦＥ
Ｔ Ｍ６８は飽和領域から外れ、ＮチャネルＦＥＴ Ｍ
６６は、非常に小さな電流しか流さない状態になってい
る。

【０１３０】このため、出力段Ｋ３のアイドリング電流
は、定電流源用ＮチャネルＦＥＴＭ７０で決定される。
いま、定電流源用ＮチャネルＦＥＴ Ｍ７０は、１０μ
Ａ流すため、アイドリング電流は１０μＡとなる。

【０１３１】次に、定電流源用ＮチャネルＦＥＴ Ｍ７
０の機能について説明する。

【０１３２】上記のように、定電流源用ＮチャネルＦＥ
Ｔ Ｍ６８が飽和領域から外れ、ＮチャネルＦＥＴ Ｍ
６６が高抵抗となった後、出力信号端子３が充電され、
その充電が終了して、充電された容量素子が飽和状態と
なったときを考える。このとき、定電流源用Ｎチャネル
ＦＥＴ Ｍ７０が無いと、ＰチャネルＦＥＴ Ｍ６５の
ゲート電位が上昇する。

【０１３３】ＰチャネルＦＥＴ Ｍ６５のゲート電位が
一定以上まで上昇すると、ＰチャネルＦＥＴ Ｍ６５は
非常に小さな電流しか流さない高抵抗状態となる。この
とき、ＮチャネルＦＥＴ Ｍ６６は既に高抵抗状態にな
っているため、本実施形態の演算増幅器にボルテージフ
ォロワを設けてフィードバックして用いることができな
くなることが考えられる。

【０１３４】すなわち、充電が終了したときに、出力段
Ｋ３のＰチャネルＦＥＴ Ｍ６５、ＮチャネルＦＥＴ
Ｍ６６の両方が、電流を殆ど流さないＯＦＦ状態となる
と、フィードバックができなくなるため、出力段Ｋ３の
動作点を決めて、回路を安定動作させる必要がある。

【０１３５】定電流源用ＮチャネルＦＥＴ Ｍ７０を設
けることにより、出力信号端子３の充電が終了した後、
ＰチャネルＦＥＴ Ｍ６５を通った電流（アイドリング
電流）が流れる路が確保される。これにより、Ｐチャネ
ルＦＥＴ Ｍ６５のゲート電位が上昇することを防ぐこ
とができ、ＰチャネルＦＥＴ Ｍ６５が高抵抗状態（Ｏ
ＦＦ状態）になることを防ぐことができる。

【０１３６】従来のように、アンダーシュートやオーバ
ーシュートが生じるような回路構成では、アイドリング
電流の流れる路が無くなる状態は無かったため、上記の
ような機能を有する定電流源用ＮチャネルＦＥＴ Ｍ７
０は不要であった。本実施形態のように、出力段Ｋ３の
ＰチャネルＦＥＴ Ｍ６５、ＮチャネルＦＥＴ Ｍ６６
の前段に設けたトランジスタの段数を揃え、また、上記
のようにトランジスタサイズに比をもたせたために、ア
イドリング電流の流れる路（定電流源用ＮチャネルＦＥ
Ｔ Ｍ７０）を確保する必要が生じたのである。

【０１３７】次に、本実施形態における充電時および放
電時の説明を行う。

【０１３８】平衡状態時に、ＰチャネルＦＥＴ Ｍ６１
〜Ｍ６４に流れる電流は、先に示した通り、以下の通り
となる。

【０１３９】 ＰチャネルＦＥＴ Ｍ６１＝２５μＡ、 ＰチャネルＦＥＴ Ｍ６２＝５μＡ、 ＰチャネルＦＥＴ Ｍ６３＝５μＡ、 ＰチャネルＦＥＴ Ｍ６４＝１０μＡ。

【０１４０】まず、放電時の動作について説明する。

【０１４１】放電時、前記入力段Ｋ１から前記駆動段Ｋ
２に入力される前記入力段出力端子Ａ１の電位は、平衡
状態時よりも上昇する。つまり、ＰチャネルＦＥＴ Ｍ
６１に流れていた２５μＡの電流は、ほとんどＰチャネ
ルＦＥＴ Ｍ６２側に流れる。ＰチャネルＦＥＴ Ｍ６
２：ＰチャネルＦＥＴ Ｍ６３：ＰチャネルＦＥＴＭ６
４のトランジスタサイズ比は、１：１：２である。

【０１４２】したがって、ＰチャネルＦＥＴ Ｍ６３
は、ＰチャネルＦＥＴ Ｍ６３に１０μＡ以上流すゲー
ト電極電位まで、そのゲート電極電位が下降する。Ｐチ
ャネルＦＥＴ Ｍ６４も、ＰチャネルＦＥＴ Ｍ６４に
１０μＡ以上流すゲート電極電位まで、そのゲート電極
電位が下降する。

【０１４３】しかし、定電流源用ＮチャネルＦＥＴ Ｍ
６８および定電流源用ＮチャネルＦＥＴ Ｍ６９のそれ
ぞれは、１０μＡの定電流源であるため、結局、Ｐチャ
ネルＦＥＴ Ｍ６５およびＮチャネルＦＥＴ Ｍ６６の
それぞれのゲート電極の電位は、平衡状態時よりも上昇
する。

【０１４４】以上の回路動作をもって、ＰチャネルＦＥ
Ｔ Ｍ６５はＯＦＦ状態（高抵抗状態）、ＮチャネルＦ
ＥＴ Ｍ６６はＯＮ状態（電流をより多く流す状態）と
なり、出力信号端子３から低位側電源端子４への放電が
始まる。

【０１４５】次に、充電時の動作について説明する。

【０１４６】充電時、前記入力段Ｋ１から前記駆動段Ｋ
２に入力される入力段出力端子Ａ１の電位は、通常電位
よりも下降する。つまり、ＰチャネルＦＥＴ Ｍ６１に
は、ほとんど３０μＡの電流が流れる。したがって、Ｐ
チャネルＦＥＴ Ｍ６３およびＰチャネルＦＥＴ Ｍ６
４のそれぞれに流れる電流もほぼ０μＡとなる。

【０１４７】しかし、定電流源用ＮチャネルＦＥＴ Ｍ
６８および定電流源用ＮチャネルＦＥＴ Ｍ６９は、そ
れぞれ、１０μＡの定電流源であるため、結局、Ｐチャ
ネルＦＥＴ Ｍ６５およびＮチャネルＦＥＴ Ｍ６６の
それぞれのゲート電極の電位は、平衡状態よりも下降す
る。

【０１４８】以上の回路動作をもって、ＰチャネルＦＥ
Ｔ Ｍ６５はＯＮ状態、ＮチャネルＦＥＴ Ｍ６６はＯ
ＦＦ状態となり、充電が開始される。

【０１４９】（第２の実施形態）図２は、本発明の第２
の実施形態に係る演算増幅器の構成を示す回路図であ
る。図２において、前記第１の実施形態の構成を示す図
である図１の要素と同一又は対応する要素には、同一の
参照符号を付して、その詳細な説明を省略する。

【０１５０】第２の実施形態において、前記第１の実施
形態と相違する点は、前記第１の実施形態における、低
位側電源端子４側に接続された前記定電流源用Ｎチャネ
ルＦＥＴ Ｍ７０を、定電流源用ＰチャネルＦＥＴ Ｍ
７０ａとして、高位側電源端子５側に接続した点であ
る。前記第１の実施形態の定電流源用ＮチャネルＦＥＴ
Ｍ７０は、前述したように、ＮチャネルＦＥＴ Ｍ６６
および定電流源用ＮチャネルＦＥＴ Ｍ６８がともにＯ
ＦＦ状態になったときに、ＰチャネルＦＥＴＭ６５がＯ
ＦＦ状態になるのを防ぐものである。これに対し、第２
の実施形態の定電流源用ＰチャネルＦＥＴ Ｍ７０ａ
は、ＰチャネルＦＥＴ Ｍ６４およびＰチャネルＦＥＴ
Ｍ６５がともにＯＦＦ状態になったときに、Ｎチャネ
ルＦＥＴＭ６６がＯＦＦ状態になるのを防ぐものであ
る。

【０１５１】本実施形態の演算増幅器は、定電流源用Ｐ
チャネルＦＥＴ Ｍ７０ａの位置が変更になっただけで
あり、実質的に前記第１の実施形態と同様となる。この
ため、動作の説明は省略する。

【０１５２】（第３の実施形態）図３は、本発明の第３
の実施形態に係る演算増幅器の構成を示す回路図であ
る。図３において、前記第１の実施形態の構成を示す図
である図１の要素と同一又は対応する要素には、同一の
参照符号を付して、その詳細な説明を省略する。

【０１５３】第３の実施形態において、前記第１の実施
形態と相違する点は、前記第１の実施形態における前記
低位側電源端子４側と、前記高位側電源端子５側とを逆
にした点である。すなわち、ＰチャネルＦＥＴ Ｍ５
１、Ｍ５２、Ｍ５７，Ｍ５８、Ｍ６１，Ｍ６２，Ｍ６
３，Ｍ６４，Ｍ６５をＮチャネルＦＥＴ Ｍ５１ｂ、Ｍ
５２ｂ、Ｍ５７ｂ，Ｍ５８ｂ、Ｍ６１ｂ，Ｍ６２ｂ，Ｍ
６３ｂ，Ｍ６４ｂ，Ｍ６５ｂに置き換え、ＮチャネルＦ
ＥＴ Ｍ５３、Ｍ５４，Ｍ５５，Ｍ５６、Ｍ５９，Ｍ６
０，Ｍ６６，Ｍ６７，Ｍ６８，Ｍ６９，Ｍ７０をＰチャ
ネルＦＥＴＭ５３ｂ、Ｍ５４ｂ，Ｍ５５ｂ，Ｍ５６ｂ、
Ｍ５９ｂ，Ｍ６０ｂ，Ｍ６６ｂ，Ｍ６７ｂ，Ｍ６８ｂ，
Ｍ６９ｂ，Ｍ７０ｂに置き換えたものである。

【０１５４】本実施形態の演算増幅器は、回路の極性が
逆になっただけであり、実質的に前記第１の実施形態と
同様となる。このため、動作の説明は省略する。

【０１５５】（第４の実施形態）図４は、本発明の第４
の実施形態に係る演算増幅器の構成を示す回路図であ
る。図４において、前記第３の実施形態の構成を示す図
である図３の要素と同一又は対応する要素には、同一の
参照符号を付して、その詳細な説明を省略する。

【０１５６】第４の実施形態は、図３に示した第３の実
施形態における、前記高位側電源端子５側の定電流源用
ＰチャネルＦＥＴ Ｍ７０ｂを、前記低位側電源端子４
側に定電流源用ＮチャネルＦＥＴ Ｍ７０ｃとして、置
き換えたものである。実質的に前記第２の実施形態と同
様である。このため、動作の説明は省略する。

【０１５７】（第５の実施形態）図５は、本発明の第５
の実施形態に係る演算増幅器の構成を示す回路図であ
る。図５において、前記第１の実施形態の構成を示す図
である図１の要素と同一又は対応する要素には、同一の
参照符号を付して、その詳細な説明を省略する。

【０１５８】第５の実施形態においては、ＰチャネルＦ
ＥＴ Ｍ１０１は、入力段Ｋ１の差動トランジスタ対の
出力信号を反転する反転用トランジスタとして作用し、
電流ミラー回路を構成するＮチャネルＦＥＴ Ｍ１０２
およびＮチャネルＦＥＴ Ｍ１０３がＮチャネルＦＥＴ
Ｍ１０１で反転された信号を更に反転して出力する。

【０１５９】ここでは具体的に、定電流源用Ｐチャネル
ＦＥＴ Ｍ１０６、Ｍ１０７および定電流源用Ｎチャネ
ルＦＥＴ Ｍ７０に流す電流をそれぞれ、１０μＡとす
る。また、ＮチャネルＦＥＴ Ｍ１０２、Ｍ１０３およ
びＭ１０４のトランジスタサイズをそれぞれ、１：２：
１の比率とする。平衡状態においては、ＮチャネルＦＥ
Ｔ Ｍ１０４、Ｍ１０３およびＭ１０２のゲート−ソー
ス間電圧Ｖｇｓは、ＮチャネルＦＥＴ Ｍ１０４のトラ
ンジスタサイズと、定電流源用ＰチャネルＦＥＴ Ｍ１
０６に流れる電流値とで決定される。したがって、Ｎチ
ャネルＦＥＴ Ｍ１０３は２０μＡ、ＮチャネルＦＥＴ
Ｍ１０２は１０μＡ流そうとする。しかし、定電流源
用ＰチャネルＦＥＴ Ｍ１０７は１０μＡしか電流を流
さないので、ＮチャネルＦＥＴ Ｍ１０３のドレイン−
ソース間電圧Ｖｄｓは、１０μＡしか流さない値に決定
される。そのため、ＮチャネルＦＥＴ Ｍ１０３のドレ
イン電極、つまりＮチャネルＦＥＴ Ｍ６６のゲート電
極の電圧値は下がる。これにより、ＮチャネルＦＥＴＭ
６６は高抵抗になり、非常に小さな電流しか流さないＯ
ＦＦ状態となり、非常に小さな電流しか流さない状態に
なる。このため、出力段Ｋ３のアイドリング電流は、定
電流源用ＮチャネルＦＥＴＭ７０で決定される。いま、
定電流源用ＮチャネルＦＥＴ Ｍ７０は、１０μＡ流す
ために、アイドリング電流は１０μＡとなる。

【０１６０】（第６の実施形態）図６は、本発明の第６
の実施形態に係る演算増幅器の構成を示す回路図であ
る。図６において、前記第１の実施形態の構成を示す図
である図１の要素と同一又は対応する要素には、同一の
参照符号を付して、その詳細な説明を省略する。

【０１６１】第６の実施形態において、前記第５の実施
形態と相違する点は、前記第５の実施形態における定電
流源用ＮチャネルＦＥＴ Ｍ７０を、定電流源用Ｐチャ
ネルＦＥＴ Ｍ７０ｂとして、前記高位側電源端子５側
に設けた点である。

【０１６２】（第７の実施形態）図７は、本発明の第７
の実施形態に係る演算増幅器の構成を示す回路図であ
る。図７において、前記第１の実施形態の構成を示す図
である図１の要素と同一又は対応する要素には、同一の
参照符号を付して、その詳細な説明を省略する。

【０１６３】図７において、定電流源用ＮチャネルＦＥ
Ｔ Ｍ７７が、前記第１の実施形態における定電流源用
ＮチャネルＦＥＴ Ｍ７０に対応している。第７の実施
形態において、前記第１の実施形態と異なるのは、出力
段Ｋ３に、新たに定電流源用ＰチャネルＦＥＴ Ｍ７８
を設けた点である。

【０１６４】前記入力段Ｋ１の入力段出力端子Ａ１か
ら、前記駆動段Ｋ２のＰチャネルＦＥＴ Ｍ６１のゲー
ト電位を上昇させる信号を入力したとき（充電時）に
は、出力段バイアス入力端子Ｂ２にバイアス入力して前
記定電流源用ＮチャネルＦＥＴＭ７７を電流を流すＯＮ
状態とし、前記定電流源用ＰチャネルＦＥＴ Ｍ７８
は、殆ど電流を流さないＯＦＦ状態とする。一方、前記
入力段出力端子Ａ１から、前記駆動段Ｋ２のＰチャネル
ＦＥＴ Ｍ６１のゲート電位を下降させる信号を入力し
たとき（放電時）には、出力段バイアス入力端子Ｂ１に
バイアス入力して前記定電流源用ＰチャネルＦＥＴ Ｍ
７８を電流を流すＯＮ状態とし、前記定電流源用Ｎチャ
ネルＦＥＴ Ｍ７７は、殆ど電流を流さないＯＦＦ状態
とする。これにより、前記第１の実施形態に比べて、充
放電時のバランスが良くなり、出力信号端子３からの出
力波形の歪みを最小限に抑えることがでいる。

【０１６５】（第８の実施形態）図８は、本発明の第８
の実施形態に係る演算増幅器の構成を示す回路図であ
る。図８において、前記第１の実施形態の構成を示す図
である図１の要素と同一又は対応する要素には、同一の
参照符号を付して、その詳細な説明を省略する。

【０１６６】第８の実施形態は、前記第５，６の実施形
態と前記第７の実施形態での考え方を採用したものであ
る。

【０１６７】充電時には、出力段バイアス入力端子Ｂ４
にバイアス入力して定電流源用ＮチャネルＦＥＴ Ｍ７
７ａを電流を流すＯＮ状態とし、定電流源用Ｐチャネル
ＦＥＴ Ｍ７８ａは、殆ど電流を流さないＯＦＦ状態と
する。一方、放電時には、出力段バイアス入力端子Ｂ３
にバイアス入力して前記定電流源用ＰチャネルＦＥＴＭ
７８ａを電流を流すＯＮ状態とし、前記定電流源用Ｎチ
ャネルＦＥＴ Ｍ７７ａは、殆ど電流を流さないＯＦＦ
状態とする。これにより、前記第１の実施形態に比べ
て、充放電時のバランスが良くなり、出力信号端子３か
らの出力波形の歪みを最小限に抑えることがでいる。

【０１６８】（第９の実施形態）図９は、本発明のポイ
ントの一つを端的に示した図である。

【０１６９】図９に示すように、第９の実施形態は、入
力信号Ｓｉに応答して出力信号Ｓｏを出力する出力段部
Ｋ２，Ｋ３を備えた演算増幅器である。前記出力段部Ｋ
２，Ｋ３は、前記入力信号Ｓｉに基づいて生成される複
数（本例では２）の特定信号Ｓ１，Ｓ２のそれぞれに応
答してプッシュプル（ｐｕｓｈ−ｐｕｌｌ）動作を行
い、前記プッシュプル動作の結果として前記出力信号Ｓ
ｏを生成する複数の出力段トランジスタＭ６５，Ｍ６６
を有している。前記複数の特定信号Ｓ１，Ｓ２は、前記
複数の出力段トランジスタＭ６５，Ｍ６６のそれぞれに
入力されるまでの遅延時間が同じ（遅延の差が無い）信
号として生成される。

【０１７０】前記第１および前記第２の特定信号Ｓ１，
Ｓ２のそれぞれは、前記入力信号Ｓｉを増幅する生成ト
ランジスタＭ６３，Ｍ６４によって生成され、前記第１
の特定信号Ｓ１を生成する前記生成トランジスタＭ６４
の段数は１であり、前記第２の特定信号Ｓ２を生成する
前記生成トランジスタＭ６３の段数は１であり、同じ段
数である。

【０１７１】更に、第９の実施形態は、前記第１および
前記第２の出力トランジスタＭ６５，Ｍ６６の接続点Ｐ
ｅと、前記第１の電源端子４との間に接続された第６の
定電流源Ｍ７７ａを備え、更に、前記接続点Ｐｅと、前
記第２の電源端子５との間に接続された第７の定電流源
Ｍ７８ａを備えている。

【０１７２】前記第１〜第９の実施形態では、前記出力
段Ｋ３にアイドリング電流を流すための手段として、定
電流源用ＦＥＴ Ｍ７０、Ｍ７０ａ、Ｍ７０ｂ、Ｍ７０
ｃ、Ｍ７７、Ｍ７８、Ｍ７７ａ、Ｍ７８ａが用いられ
た。前記出力段Ｋ３にアイドリング電流を流すための手
段としては、これらの定電流源用トランジスタＭ７０等
に限定されること無く、負荷抵抗であってもよい。抵抗
素子Ｒなどの負荷抵抗を、前記定電流源用ＮチャネルＦ
ＥＴ Ｍ７０等の位置に、接続することにより、複数の
出力段トランジスタＭ６５，６６の全てが同時に高抵抗
状態またはＯＦＦ状態になることを阻止し、また、前記
出力信号端子３から出力される出力信号Ｓｏの生成が停
止されるのを阻止することができる。ただし、前記負荷
抵抗を設けた場合には、出力信号端子３の出力電圧（出
力信号Ｓｏ）によって、出力段Ｋ３のアイドリング電流
値が変わる。したがって、アイドリング電流の値を一定
値に設定したい場合には、前記負荷抵抗ではなく、上記
第１〜第９の実施形態のように、定電流源用トランジス
タを用いるのが好ましい。

【０１７３】（第１０の実施形態）図１４は、本発明の
第１０の実施形態に係る演算増幅器の構成を示す回路図
である。図１４において、前記第３の実施形態の構成を
示す図である図３の要素と同一又は対応する要素には、
同一の参照符号を付して、その詳細な説明を省略する。

【０１７４】第１０の実施形態において、前記第３の実
施形態と相違する点は、前記第３実施形態におけるＰチ
ャネルＦＥＴ Ｍ６６ｂに対して、電流ミラー接続され
たＰチャネルＦＥＴ Ｍ２００が追加されている点であ
る。ＰチャネルＦＥＴ Ｍ６６ｂと、ＰチャネルＦＥＴ
Ｍ２００とは、電流ミラー回路を構成している。これ
は、出力段Ｋ３に、安定したアイドリング電流を流すた
めであり、そのため、前記第３の実施形態における定電
流源用ＰチャネルＦＥＴ Ｍ７０ｂを省略することがで
きる。ＰチャネルＦＥＴ Ｍ２００は、ＰチャネルＦＥ
Ｔ Ｍ６８ｂおよびＮチャネルＦＥＴ Ｍ６３ｂに接続
されている。

【０１７５】（第１１の実施形態）図１５は、本発明の
第１１の実施形態に係る演算増幅器の構成を示す回路図
である。図１５において、前記第３の実施形態の構成を
示す図である図３の要素と同一又は対応する要素には、
同一の参照符号を付して、その詳細な説明を省略する。

【０１７６】第１１の実施形態において、前記第３の実
施形態と相違する点は、前記第３実施形態におけるＮチ
ャネルＦＥＴ Ｍ６５ｂに対して、電流ミラー接続され
たＮチャネルＦＥＴ Ｍ２０１が追加されている点であ
る。ＮチャネルＦＥＴ Ｍ６５ｂと、ＮチャネルＦＥＴ
Ｍ２０１とは、電流ミラー回路を構成している。これ
は、出力段Ｋ３に、安定したアイドリング電流を流すた
めであり、そのため、前記第３の実施形態における定電
流源用ＰチャネルＦＥＴ Ｍ７０ｂを省略することがで
きる。ＮチャネルＦＥＴ Ｍ２０１は、ＰチャネルＦＥ
Ｔ Ｍ６８ｂおよびＮチャネルＦＥＴ Ｍ６３ｂに接続
されている。

【０１７７】（第１２の実施形態）図１６は、本発明の
第１２の実施形態に係る演算増幅器の構成を示す回路図
である。図１６においては、図５に示した前記第５の実
施形態における前記低位側電源端子４側と、前記高位側
電源端子５側とが逆にされている。すなわち、Ｐチャネ
ルＦＥＴ Ｍ５１、Ｍ５２、Ｍ５７，Ｍ５８、Ｍ６５、
Ｍ１０１，Ｍ１０６，Ｍ１０７，をＮチャネルＦＥＴ
Ｍ５１ｅ、Ｍ５２ｅ、Ｍ５７ｅ，Ｍ５８ｅ、Ｍ６５ｅ，
Ｍ１０１ｅ，Ｍ１０６ｅ，Ｍ１０７ｅに置き換え、Ｎチ
ャネルＦＥＴ Ｍ５３、Ｍ５４，Ｍ５５，Ｍ５６、Ｍ５
９，Ｍ６６，Ｍ１０２，Ｍ１０３，Ｍ１０４をＰチャネ
ルＦＥＴ Ｍ５３ｅ、Ｍ５４ｅ，Ｍ５５ｅ，Ｍ５６ｅ、
Ｍ５９ｅ，Ｍ６６ｅ，Ｍ１０２ｅ，Ｍ１０３ｅ，Ｍ１０
４ｅに置き換えたものである。本実施形態の演算増幅器
において、前記第５の実施形態と回路の極性が逆になっ
た点についての動作の説明は省略する。

【０１７８】第１２の実施形態において、前記第５の実
施形態と更に相違する点は、ＮチャネルＦＥＴ Ｍ６５
ｅに対して、電流ミラー接続されたＮチャネルＦＥＴ
Ｍ２０２が追加されている点である。ＮチャネルＦＥＴ
Ｍ６５ｅと、ＮチャネルＦＥＴ Ｍ２０２とは、電流
ミラー回路を構成している。これは、出力段Ｋ３に、安
定したアイドリング電流を流すためであり、そのため、
前記第５の実施形態における定電流源用ＰチャネルＦＥ
Ｔ Ｍ７０を省略することができる。ＮチャネルＦＥＴ
Ｍ２０２は、ＰチャネルＦＥＴ Ｍ１０４ｅおよびＮ
チャネルＦＥＴ Ｍ１０６ｅに接続されている。

【０１７９】（第１３の実施形態）図１７は、本発明の
第１３の実施形態に係る演算増幅器の構成を示す回路図
である。図１７において、前記第１２の実施形態の構成
を示す図である図１６の要素と同一又は対応する要素に
は、同一の参照符号を付して、その詳細な説明を省略す
る。

【０１８０】第１３の実施形態において、前記第１２の
実施形態と相違する点は、前記ＮチャネルＦＥＴ Ｍ２
０２の代わりに、ＰチャネルＦＥＴ Ｍ２０３が設けら
れている点である。ＰチャネルＦＥＴ Ｍ６６ｅと、Ｐ
チャネルＦＥＴ Ｍ２０３とは、電流ミラー回路を構成
している。これは、出力段Ｋ３に、安定したアイドリン
グ電流を流すためであり、そのため、前記第５の実施形
態における定電流源用ＰチャネルＦＥＴ Ｍ７０を省略
することができる。ＰチャネルＦＥＴ Ｍ２０３は、Ｐ
チャネルＦＥＴ Ｍ１０３ｅおよびＮチャネルＦＥＴ
Ｍ１０７ｅに接続されている。

【０１８１】前記第１〜第１３の実施形態では、トラン
ジスタとして、ＦＥＴを用いたが、ＦＥＴに代えてバイ
ポーラトランジスタを用いてもよい。ＮチャネルＦＥＴ
は、ＮＰＮバイポーラトランジスタに代え、Ｐチャネル
ＦＥＴは、ＰＮＰバイポーラトランジスタに代えること
ができる。

【０１８２】この構成で、演算増幅器としての機能とし
てはＦＥＴの場合もバイポーラトランジスタの場合も差
がないため、演算増幅器としての基本的な動作は前記第
１〜第１３の実施形態と同様となる。一般的にバイポー
ラトランジスタの方がＦＥＴに比べ相互コンダクタンス
が大きいため、前記第１〜第１３の実施形態よりも利得
を大きくすることができる。このため、高精度の演算増
幅器が得られる。また、一般的にバイポーラトランジス
タの方がＦＥＴに比べ相互コンダクタンスが大きいた
め、立ち下がり時間はＦＥＴの場合に比べ小さくなる可
能性がある。

【０１８３】

【発明の効果】本発明の演算増幅器によれば、入力信号
に応答して出力信号を出力する出力段部を備えた演算増
幅器であって、前記出力段部は、前記入力信号に基づい
て生成される複数の特定信号のそれぞれに応答してプッ
シュプル動作を行い、前記プッシュプル動作の結果とし
て前記出力信号を生成する複数の出力段トランジスタを
有し、前記複数の特定信号は、前記複数の出力段トラン
ジスタのそれぞれに入力されるまでの遅延時間が同じ信
号として生成されるため、オーバーシュートやアンダー
シュートの発生を最小限に抑えることのできる等の、安
定した動作を行うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る演算増幅器の回
路構成を示す図である。

【図２】本発明の第２の実施形態に係る演算増幅器の回
路構成を示す図である。

【図３】本発明の第３の実施形態に係る演算増幅器の回
路構成を示す図である。

【図４】本発明の第４の実施形態に係る演算増幅器の回
路構成を示す図である。

【図５】本発明の第５の実施形態に係る演算増幅器の回
路構成を示す図である。

【図６】本発明の第６の実施形態に係る演算増幅器の回
路構成を示す図である。

【図７】本発明の第７の実施形態に係る演算増幅器の回
路構成を示す図である。

【図８】本発明の第８の実施形態に係る演算増幅器の回
路構成を示す図である。

【図９】本発明の第９の実施形態に係る演算増幅器の回
路構成を示す図である。

【図１０】従来の演算増幅器の回路構成を示す図であ
る。

【図１１】本発明の第１の実施形態に係る演算増幅器お
よび従来の演算増幅器のそれぞれの出力波形を示すグラ
フ図である。

【図１２】図１１の一部の拡大をした図であり、従来の
演算増幅器で検出されたアンダーシュートが、第１の実
施形態の演算増幅器では検出されない状態を示す図であ
る。

【図１３】図１１の一部の拡大をした図であり、従来の
演算増幅器および第１の実施形態の演算増幅器で、オー
バーシュートが検出されない状態を示す図である。

【図１４】本発明の第１０の実施形態に係る演算増幅器
の回路構成を示す図である。

【図１５】本発明の第１１の実施形態に係る演算増幅器
の回路構成を示す図である。

【図１６】本発明の第１２の実施形態に係る演算増幅器
の回路構成を示す図である。

【図１７】本発明の第１３の実施形態に係る演算増幅器
の回路構成を示す図である。

【符号の説明】

１ 信号入力端子 ２ 信号入力端子 ３ 出力信号端子 ４ 低位側電源端子 ５ 高位側電源端子 Ａ１ 入力段出力端子 Ａ３ 入力段バイアス入力端子 Ａ４ 入力段バイアス入力端子 Ａ５ 駆動段バイアス入力端子 Ｂ１ 出力段バイアス入力端子 Ｂ２ 出力段バイアス入力端子 Ｂ３ 出力段バイアス入力端子 Ｂ４ 出力段バイアス入力端子 Ｋ１ 入力段（入力段部） Ｋ２ 駆動段（出力段部） Ｋ３ 出力段（出力段部） Ｍ１ ＰチャネルＦＥＴ Ｍ２ ＰチャネルＦＥＴ Ｍ３ ＮチャネルＦＥＴ Ｍ４ ＮチャネルＦＥＴ Ｍ５ ＮチャネルＦＥＴ Ｍ６ ＮチャネルＦＥＴ Ｍ７ ＰチャネルＦＥＴ Ｍ８ ＰチャネルＦＥＴ Ｍ９ ＮチャネルＦＥＴ Ｍ１０ ＮチャネルＦＥＴ Ｍ２０ ＰチャネルＦＥＴ Ｍ２１ ＰチャネルＦＥＴ Ｍ２２ ＰチャネルＦＥＴ Ｍ２３ ＰチャネルＦＥＴ Ｍ２４ ＮチャネルＦＥＴ Ｍ４１ 定電流源用ＰチャネルＦＥＴ Ｍ４２ 定電流源用ＮチャネルＦＥＴ Ｍ４３ 定電流源用ＮチャネルＦＥＴ Ｍ４４ 定電流源用ＮチャネルＦＥＴ Ｍ５１ ＰチャネルＦＥＴ Ｍ５１ａ 一の出力端 Ｍ５１ｂ ＮチャネルＦＥＴ Ｍ５１ｅ ＮチャネルＦＥＴ Ｍ５２ ＰチャネルＦＥＴ Ｍ５２ａ 他の出力端 Ｍ５２ｂ ＮチャネルＦＥＴ Ｍ５２ｅ ＮチャネルＦＥＴ Ｍ５３ ＮチャネルＦＥＴ Ｍ５３ｂ ＰチャネルＦＥＴ Ｍ５３ｅ ＰチャネルＦＥＴ Ｍ５４ ＮチャネルＦＥＴ Ｍ５４ｂ ＰチャネルＦＥＴ Ｍ５４ｅ ＰチャネルＦＥＴ Ｍ５５ ＮチャネルＦＥＴ Ｍ５５ａ 他の出力端 Ｍ５５ｂ ＰチャネルＦＥＴ Ｍ５５ｅ ＰチャネルＦＥＴ Ｍ５６ ＮチャネルＦＥＴ Ｍ５６ａ 一の出力端 Ｍ５６ｂ ＰチャネルＦＥＴ Ｍ５６ｅ ＰチャネルＦＥＴ Ｍ５７ ＰチャネルＦＥＴ Ｍ５７ｂ ＮチャネルＦＥＴ Ｍ５７ｅ ＮチャネルＦＥＴ Ｍ５８ ＰチャネルＦＥＴ Ｍ５８ｂ ＮチャネルＦＥＴ Ｍ５８ｅ ＮチャネルＦＥＴ Ｍ５９ ＮチャネルＦＥＴ Ｍ５９ｂ ＰチャネルＦＥＴ Ｍ５９ｅ ＰチャネルＦＥＴ Ｍ６０ ＮチャネルＦＥＴ Ｍ６０ｂ ＰチャネルＦＥＴ Ｍ６１ ＰチャネルＦＥＴ Ｍ６１ｂ ＮチャネルＦＥＴ Ｍ６２ ＰチャネルＦＥＴ Ｍ６２ｂ ＮチャネルＦＥＴ Ｍ６３ ＰチャネルＦＥＴ（生成トランジスタ） Ｍ６３ｂ ＮチャネルＦＥＴ（生成トランジスタ） Ｍ６４ ＰチャネルＦＥＴ（生成トランジスタ） Ｍ６４ｂ ＮチャネルＦＥＴ（生成トランジスタ） Ｍ６５ ＰチャネルＦＥＴ（出力段トランジスタ） Ｍ６５ｂ ＮチャネルＦＥＴ（出力段トランジスタ） Ｍ６５ｅ ＮチャネルＦＥＴ（出力段トランジスタ） Ｍ６６ ＮチャネルＦＥＴ（出力段トランジスタ） Ｍ６６ｂ ＰチャネルＦＥＴ（出力段トランジスタ） Ｍ６６ｅ ＰチャネルＦＥＴ（出力段トランジスタ） Ｍ６７ 定電流源用ＮチャネルＦＥＴ Ｍ６７ｂ 定電流源用ＰチャネルＦＥＴ Ｍ６８ 定電流源用ＮチャネルＦＥＴ Ｍ６８ｂ 定電流源用ＰチャネルＦＥＴ Ｍ６９ 定電流源用ＮチャネルＦＥＴ Ｍ６９ｂ 定電流源用ＰチャネルＦＥＴ Ｍ７０ 定電流源用ＮチャネルＦＥＴ Ｍ７０ａ 定電流源用ＰチャネルＦＥＴ Ｍ７０ｂ 定電流源用ＰチャネルＦＥＴ Ｍ７０ｃ 定電流源用ＮチャネルＦＥＴ Ｍ７７ 定電流源用ＮチャネルＦＥＴ Ｍ７７ａ 定電流源用ＮチャネルＦＥＴ（第６の定電流
源） Ｍ７８ 定電流源用ＰチャネルＦＥＴ Ｍ７８ａ 定電流源用ＰチャネルＦＥＴ（第７の定電流
源） Ｍ９１ 定電流源用ＰチャネルＦＥＴ Ｍ９２ 定電流源用ＮチャネルＦＥＴ Ｍ１０１ ＰチャネルＦＥＴ Ｍ１０１ｅ ＮチャネルＦＥＴ Ｍ１０２ ＮチャネルＦＥＴ Ｍ１０２ｅ ＰチャネルＦＥＴ Ｍ１０３ ＮチャネルＦＥＴ Ｍ１０３ｅ ＰチャネルＦＥＴ Ｍ１０４ ＮチャネルＦＥＴ Ｍ１０４ｅ ＰチャネルＦＥＴ Ｍ１０６ 定電流源用ＰチャネルＦＥＴ Ｍ１０６ｅ 定電流源用ＮチャネルＦＥＴ Ｍ１０７ 定電流源用ＰチャネルＦＥＴ Ｍ１０７ｅ 定電流源用ＮチャネルＦＥＴ Ｍ２００ ＰチャネルＦＥＴ Ｍ２０１ ＮチャネルＦＥＴ Ｍ２０２ ＮチャネルＦＥＴ Ｍ２０３ ＰチャネルＦＥＴ Ｐａ 接続点 Ｐｂ 接続点 Ｐｃ 接続点 Ｐｄ 接続点 Ｐｅ 接続点 Ｐｇ 入力端 Ｐｈ 出力端 Ｐｋ 接続点 Ｐｊ 接続点 Ｓ１ 第１の特定信号 Ｓ２ 第２の特定信号 Ｓａ 単一の信号 Ｓｉ 入力信号（入力段出力信号） Ｓｏ 出力信号 ＵＳ アンダーシュート ＯＳ オーバーシュート

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J066 AA12 AA18 AA44 AA47 CA23 CA44 CA82 FA12 HA17 KA01 KA02 KA10 MA23 MD03 ND04 ND24 SA08 TA01 TA02 5J091 AA12 AA18 AA44 AA47 CA23 CA62 CA82 HA17 KA01 KA10 MA23 SA08 TA01 TA02

Claims (36)

【特許請求の範囲】
1. 【請求項１】 入力信号に応答して出力信号を出力する
   出力段部を備えた演算増幅器であって、 前記出力段部は、前記入力信号に基づいて生成される複
   数の特定信号のそれぞれに応答してプッシュプル（ｐｕ
   ｓｈ−ｐｕｌｌ）動作を行い、前記プッシュプル動作の
   結果として前記出力信号を生成する複数の出力段トラン
   ジスタを有し、 前記複数の特定信号は、前記複数の出力段トランジスタ
   のそれぞれに入力されるまでの遅延時間が実質的に同じ
   信号として生成される演算増幅器。
2. 【請求項２】 請求項１記載の演算増幅器において、 前記複数の特定信号は、第１の特定信号と、第２の特定
   信号とを備え、 前記第１および前記第２の特定信号のそれぞれは、前記
   入力信号を増幅する１段または２段以上の生成トランジ
   スタによって生成され、 前記第１の特定信号を生成する前記生成トランジスタの
   段数と、前記第２の特定信号を生成する前記生成トラン
   ジスタの段数は、同じである演算増幅器。
3. 【請求項３】 請求項１または２に記載の演算増幅器に
   おいて、 前記複数の特定信号のそれぞれは、前記入力信号が増幅
   されて生成され、前記入力信号を基準にしたときの増幅
   率は互いに同じである演算増幅器。
4. 【請求項４】 請求項２記載の演算増幅器において、 更に、 前記生成トランジスタのそれぞれに接続された定電流源
   を備えた演算増幅器。
5. 【請求項５】 請求項２記載の演算増幅器において、 前記生成トランジスタのそれぞれは、トランジスタサイ
   ズの比が所定の値に設定され、 更に、 前記生成トランジスタのそれぞれに接続された定電流源
   を備えた演算増幅器。
6. 【請求項６】 請求項１から５のいずれかに記載の演算
   増幅器において、 前記複数の特定信号は、第１の特定信号と、第２の特定
   信号とを備え、 前記第１および前記第２の特定信号のそれぞれは、前記
   入力信号を増幅する１段または２段以上の生成トランジ
   スタによって生成され、 更に、 前記第１および前記第２の特定信号のいずれかを生成す
   る前記生成トランジスタに接続されるとともに、前記複
   数の出力段トランジスタのいずれかに対して電流ミラー
   接続される供給トランジスタを備えた演算増幅器。
7. 【請求項７】 請求項５記載の演算増幅器において、 更に、 前記定電流源のうちの少なくとも一部の前記定電流源お
   よび、前記複数の出力段トランジスタのうちの少なくと
   も一部の前記出力段トランジスタが高抵抗状態またはＯ
   ＦＦ状態となったときに、前記出力段部にアイドリング
   電流を流すための手段を備えた演算増幅器。
8. 【請求項８】 請求項１から５のいずれかに記載の演算
   増幅器において、 更に、 前記複数の出力段トランジスタの少なくともいずれか一
   方にアイドリング電流を流すための定電流源を備えた演
   算増幅器。
9. 【請求項９】 請求項１から５のいずれかに記載の演算
   増幅器において、 前記出力信号は、前記演算増幅器の入力側にフィードバ
   ックされ、 更に、 前記出力信号の生成が停止されるのを阻止する手段を備
   えた演算増幅器。
10. 【請求項１０】 請求項１から５のいずれかに記載の演
    算増幅器において、 更に、 前記複数の出力段トランジスタの全てが同時に高抵抗状
    態またはＯＦＦ状態になることを阻止する手段を備えた
    演算増幅器。
11. 【請求項１１】 請求項１から５のいずれかに記載の演
    算増幅器において、 更に、 前記複数の出力段トランジスタの少なくともいずれか一
    方に並列接続された定電流源を備えた演算増幅器。
12. 【請求項１２】 請求項１から５のいずれかに記載の演
    算増幅器において、 前記複数の出力段トランジスタの少なくともいずれか一
    方に流れるアイドリング電流の値を設定する手段を備え
    た演算増幅器。
13. 【請求項１３】 入力段部と、 前記入力段部から出力された入力段出力信号に応答して
    出力信号を出力する出力段部とを備え、 前記出力段部は、前記入力段出力信号に基づいて生成さ
    れる複数の特定信号のそれぞれに応答してプッシュプル
    （ｐｕｓｈ−ｐｕｌｌ）動作を行い、前記プッシュプル
    動作の結果として前記出力信号を生成する複数の出力段
    トランジスタを有し、 前記複数の特定信号は、前記複数の出力段トランジスタ
    のそれぞれに入力されるまでの遅延時間が同じ信号とし
    て生成される演算増幅器。
14. 【請求項１４】 請求項１３記載の演算増幅器におい
    て、 前記入力段部は、複数の入力段入力信号に基づいて前記
    入力段出力信号を出力する演算増幅器。
15. 【請求項１５】 請求項１から１２のいずれかに記載の
    演算増幅器において、 前記出力段部は、 前記入力信号に基づいて前記複数の特定信号を生成する
    特定信号生成段と、 前記複数の出力段トランジスタを有する出力段とを備え
    ている演算増幅器。
16. 【請求項１６】 請求項１５記載の演算増幅器におい
    て、 前記特定信号生成段は、 前記入力信号が入力される制御電極を有し、第１の電源
    端子と第２の電源端子との間に接続された第１のトラン
    ジスタと、 前記第１の電源端子と前記第２の電源端子との間に前記
    第１のトランジスタと直列に接続された第１の定電流源
    と、 前記第１のトランジスタと前記第１の定電流源との接続
    点に制御電極が接続され前記第１のトランジスタと前記
    第１の定電流源との接続点と前記第２の電源端子との間
    に接続された第２のトランジスタと、 前記第１のトランジスタと前記第１の定電流源との接続
    点に制御電極が接続され前記第１の電源端子と前記第２
    の電源端子との間に接続された第３のトランジスタと、 前記第１の電源端子と前記第２の電源端子との間に前記
    第３のトランジスタと直列に接続された第２の定電流源
    と、 前記第１のトランジスタと前記第１の定電流源との接続
    点に制御電極が接続され前記第１の電源端子と前記第２
    の電源端子との間に接続された第４のトランジスタと、 前記第１の電源端子と前記第２の電源端子との間に前記
    第４のトランジスタと直列に接続された第３の定電流源
    とを備えている演算増幅器。
17. 【請求項１７】 請求項１６記載の演算増幅器におい
    て、 前記出力段は、 前記第１の電源端子と前記第２の電源端子との間に直列
    に接続され、制御電極が、前記第４のトランジスタと前
    記第３の定電流源との接続点と、前記第３のトランジス
    タと前記第２の定電流源との接続点と、にそれぞれ接続
    された第１，第２の前記出力段トランジスタとを備え、 前記第１および前記第２の出力段トランジスタの接続点
    が前記出力信号が出力される出力端子に接続されている
    演算増幅器。
18. 【請求項１８】 請求項１７記載の演算増幅器におい
    て、 前記出力段は、 更に、 前記第１および前記第２の出力段トランジスタの前記接
    続点と、前記第１の電源端子との間に接続された第４の
    定電流源を備えた演算増幅器。
19. 【請求項１９】 請求項１８記載の演算増幅器におい
    て、 前記出力段は、 更に、 前記第１および前記第２の出力段トランジスタの前記接
    続点と、前記第２の電源端子との間に接続された第５の
    定電流源を備えた演算増幅器。
20. 【請求項２０】 請求項１５記載の演算増幅器におい
    て、 前記特定信号生成段は、 前記入力信号が入力される制御電極を有し、第１電極が
    第２の電源端子に接続された第１のトランジスタと、 前記第１のトランジスタの第２電極を入力端に接続した
    第１の電流ミラー回路と、 前記第１の電流ミラー回路の出力端と前記第２の電源端
    子との間に接続された第１の定電流源と、 前記第１の電流ミラー回路の前記入力端を制御電極に接
    続し、前記第１の電源端子と前記第２の電源端子との間
    に接続された第２のトランジスタと、 前記第１の電源端子と前記第２の電源端子との間に前記
    第２のトランジスタと直列に接続された第２の定電流源
    とを備えた演算増幅器。
21. 【請求項２１】 請求項２０記載の演算増幅器におい
    て、 前記出力段は、 前記第１の電源端子と前記第２の電源端子との間に直列
    に接続され、制御電極が、前記第２の定電流源と前記第
    ２のトランジスタとの接続点と、前記第１の電流ミラー
    回路の出力端と、にそれぞれ接続された第１，第２の前
    記出力段トランジスタとを備え、 前記第１および前記第２の出力段トランジスタの接続点
    が前記出力信号が出力される出力端子に接続されている
    演算増幅器。
22. 【請求項２２】 請求項２１記載の演算増幅器におい
    て、 前記出力段は、 更に、 前記第１および前記第２の出力段トランジスタの前記接
    続点と、前記第１の電源端子との間に接続された第３の
    定電流源を備えた演算増幅器。
23. 【請求項２３】 請求項２２記載の演算増幅器におい
    て、 前記出力段は、 更に、 前記第１および前記第２の出力段トランジスタの前記接
    続点と、前記第２の電源端子との間に接続された第４の
    定電流源を備えた演算増幅器。
24. 【請求項２４】 第１、第２の入力端子に制御電極がそ
    れぞれ接続され互いに逆導電型の第１、第２の差動トラ
    ンジスタ対と、 前記第１、第２の差動トランジスタ対にそれぞれ接続さ
    れた第１、第２の定電流源と、 前記第１の差動トランジスタ対の一の出力端および前記
    第２の差動トランジスタ対の一の出力端と第１の電源端
    子との間に接続された第１の電流ミラー回路と、 前記第１の差動トランジスタ対の他の出力端および前記
    第２の差動トランジスタ対の他の出力端と前記第１の電
    源端子との間に接続された第２の電流ミラー回路と、 前記第２の差動トランジスタ対と第２の電源端子との間
    に接続された負荷回路と、 前記第２の差動トランジスタ対の前記他の出力端と前記
    負荷回路との接続点に制御電極が接続され、前記第１の
    電源端子と前記第２の電源端子との間に接続された第１
    のトランジスタと、 前記第１の電源端子と前記第２の電源端子との間に前記
    第１のトランジスタと直列に接続された第３の定電流源
    と、 前記第１のトランジスタと前記第３の定電流源との接続
    点に制御電極が接続され前記第１のトランジスタと前記
    第３の定電流源との接続点と前記第２の電源端子との間
    に接続された第２のトランジスタと、 前記第１のトランジスタと前記第３の定電流源との接続
    点に制御電極が接続され前記第１の電源端子と前記第２
    の電源端子との間に接続された第３のトランジスタと、 前記第１の電源端子と前記第２の電源端子との間に前記
    第３のトランジスタと直列に接続された第４の定電流源
    と、 前記第１のトランジスタと前記第３の定電流源との接続
    点に制御電極が接続され前記第１の電源端子と前記第２
    の電源端子との間に接続された第４のトランジスタと、 前記第１の電源端子と前記第２の電源端子との間に前記
    第４のトランジスタと直列に接続された第５の定電流源
    と、 前記第１の電源端子と前記第２の電源端子との間に直列
    に接続され、制御電極が、前記第４のトランジスタと前
    記第５の定電流源との接続点と、前記第３のトランジス
    タと前記第４の定電流源との接続点と、にそれぞれ接続
    された第１，第２の出力トランジスタとを備え、 前記第１および前記第２の出力トランジスタの接続点が
    出力端子に接続されている演算増幅器。
25. 【請求項２５】 請求項２４記載の演算増幅器におい
    て、 更に、 前記第１および前記第２の出力トランジスタの接続点
    と、前記第１の電源端子との間に接続された第６の定電
    流源を備えた演算増幅器。
26. 【請求項２６】 請求項２５記載の演算増幅器におい
    て、 前記第３から前記第６の定電流源は、それぞれ、定電流
    源用トランジスタからなり、 前記定電流源用トランジスタのそれぞれの制御電極は、
    互いに等しいバイアス電圧が印加される演算増幅器。
27. 【請求項２７】 請求項２６記載の演算増幅器におい
    て、 更に、 前記第１および前記第２の出力トランジスタの接続点
    と、前記第２の電源端子との間に接続された第７の定電
    流源を備えた演算増幅器。
28. 【請求項２８】 第１、第２の入力端子に制御電極がそ
    れぞれ接続され互いに逆導電型の第１、第２の差動トラ
    ンジスタ対と、 前記第１、第２の差動トランジスタ対にそれぞれ接続さ
    れた第１、第２の定電流源と、 前記第１の差動トランジスタ対の一の出力端および前記
    第２の差動トランジスタ対の一の出力端と第１の電源端
    子との間に接続された第１の電流ミラー回路と、 前記第１の差動トランジスタ対の他の出力端および前記
    第２の差動トランジスタ対の他の出力端と前記第１の電
    源端子との間に接続された第２の電流ミラー回路と、 前記第２の差動トランジスタ対と第２の電源端子との間
    に接続された負荷回路と、 前記第２の差動トランジスタ対の前記他の出力端と前記
    負荷回路との接続点に制御電極が接続され、第１電極が
    前記第２の電源端子に接続された第１のトランジスタ
    と、 前記第１のトランジスタの第２電極を入力端に接続した
    第３の電流ミラー回路と、 前記第３の電流ミラー回路の出力端と前記第２の電源端
    子との間に接続された第３の定電流源と、 前記第３の電流ミラー回路の前記入力端を制御電極に接
    続し、前記第１の電源端子と前記第２の電源端子との間
    に接続された第２のトランジスタと、 前記第１の電源端子と前記第２の電源端子との間に前記
    第２のトランジスタと直列に接続された第４の定電流源
    と、 前記第１の電源端子と前記第２の電源端子との間に直列
    に接続され、制御電極が、前記第４の定電流源と前記第
    ２のトランジスタとの接続点と、前記第３の電流ミラー
    回路の出力端と、にそれぞれ接続された第１，第２の出
    力トランジスタとを備え、 前記第１および前記第２の出力トランジスタの接続点が
    出力端子に接続されている演算増幅器。
29. 【請求項２９】 請求項２８記載の演算増幅器におい
    て、 更に、 前記第１および前記第２の出力トランジスタの接続点
    と、前記第１の電源端子との間に接続された第５の定電
    流源を備えた演算増幅器。
30. 【請求項３０】 請求項２９記載の演算増幅器におい
    て、 更に、 前記第１および前記第２の出力トランジスタの接続点
    と、前記第２の電源端子との間に接続された第６の定電
    流源を備えた演算増幅器。
31. 【請求項３１】 請求項１５記載の演算増幅器におい
    て、 前記特定信号生成段は、 前記入力信号が入力される制御電極を有し、第１の電源
    端子と第２の電源端子との間に接続された第１のトラン
    ジスタと、 前記第１の電源端子と前記第２の電源端子との間に前記
    第１のトランジスタと直列に接続された第１の定電流源
    と、 前記第１のトランジスタと前記第１の定電流源との接続
    点に制御電極が接続され前記第１のトランジスタと前記
    第１の定電流源との接続点と前記第２の電源端子との間
    に接続された第２のトランジスタと、 前記第１のトランジスタと前記第１の定電流源との接続
    点に制御電極が接続され前記第１の電源端子と前記第２
    の電源端子との間に接続された第３のトランジスタと、 前記第３のトランジスタに制御電極が接続され、前記第
    １の電源端子と前記第２の電源端子との間に前記第３の
    トランジスタと直列に接続された第４のトランジスタ
    と、 前記第１の電源端子と前記第２の電源端子との間に前記
    第３のトランジスタおよび前記第４のトランジスタと直
    列に接続された第２の定電流源と、 前記第１のトランジスタと前記第１の定電流源との接続
    点に制御電極が接続され前記第１の電源端子と前記第２
    の電源端子との間に接続された第５のトランジスタと、 前記第１の電源端子と前記第２の電源端子との間に前記
    第５のトランジスタと直列に接続された第３の定電流源
    とを備えている演算増幅器。
32. 【請求項３２】 請求項３１記載の演算増幅器におい
    て、 前記出力段は、 前記第１の電源端子と前記第２の電源端子との間に接続
    され、制御電極が、前記第５のトランジスタと前記第３
    の定電流源との接続点に接続された第１の前記出力段ト
    ランジスタと、 前記第１の電源端子と前記第２の電源端子との間に接続
    され、前記第４のトランジスタと電流ミラー接続された
    第２の前記出力段トランジスタとを備え、 前記第１および前記第２の出力段トランジスタの接続点
    が前記出力信号が出力される出力端子に接続されている
    演算増幅器。
33. 【請求項３３】 請求項１４記載の演算増幅器におい
    て、 前記特定信号生成段は、 前記入力信号が入力される制御電極を有し、第１電極が
    第２の電源端子に接続された第１のトランジスタと、 前記第１のトランジスタの第２電極を入力端に接続した
    第１の電流ミラー回路と、 前記第１の電流ミラー回路の出力端に制御電極が接続さ
    れ、前記第１の電源端子と前記第２の電源端子との間に
    接続された第２のトランジスタと、 前記第２のトランジスタと直列に接続され、前記第１の
    電源端子と前記第２の電源端子との間に接続された第１
    の定電流源と、 前記第１の電流ミラー回路の前記入力端を制御電極に接
    続し、前記第１の電源端子と前記第２の電源端子との間
    に接続された第３のトランジスタと、 前記第１の電源端子と前記第２の電源端子との間に前記
    第３のトランジスタと直列に接続された第２の定電流源
    とを備えている演算増幅器。
34. 【請求項３４】 請求項３３記載の演算増幅器におい
    て、 前記出力段は、 前記第１の電源端子と前記第２の電源端子との間に接続
    され、制御電極が、前記第３のトランジスタと前記第２
    の定電流源との接続点に接続された第１の前記出力段ト
    ランジスタと、 前記第１の電源端子と前記第２の電源端子との間に接続
    され、前記第２のトランジスタと電流ミラー接続された
    第２の前記出力段トランジスタとを備え、 前記第１および前記第２の出力段トランジスタの接続点
    が前記出力信号が出力される出力端子に接続されている
    演算増幅器。
35. 【請求項３５】 第１、第２の入力端子に制御電極がそ
    れぞれ接続され互いに逆導電型の第１、第２の差動トラ
    ンジスタ対と、 前記第１、第２の差動トランジスタ対にそれぞれ接続さ
    れた第１、第２の定電流源と、 前記第１の差動トランジスタ対の一の出力端および前記
    第２の差動トランジスタ対の一の出力端と第１の電源端
    子との間に接続された第１の電流ミラー回路と、 前記第１の差動トランジスタ対の他の出力端および前記
    第２の差動トランジスタ対の他の出力端と前記第１の電
    源端子との間に接続された第２の電流ミラー回路と、 前記第２の差動トランジスタ対と第２の電源端子との間
    に接続された負荷回路と、 前記第２の差動トランジスタ対の前記他の出力端と前記
    負荷回路との接続点に制御電極が接続され、前記第１の
    電源端子と前記第２の電源端子との間に接続された第１
    のトランジスタと、 前記第１の電源端子と前記第２の電源端子との間に前記
    第１のトランジスタと直列に接続された第３の定電流源
    と、 前記第１のトランジスタと前記第３の定電流源との接続
    点に制御電極が接続され前記第１のトランジスタと前記
    第３の定電流源との接続点と前記第２の電源端子との間
    に接続された第２のトランジスタと、 前記第１のトランジスタと前記第３の定電流源との接続
    点に制御電極が接続され前記第１の電源端子と前記第２
    の電源端子との間に接続された第３のトランジスタと、 前記第３のトランジスタに制御電極が接続され、前記第
    １の電源端子と前記第２の電源端子との間に前記第３の
    トランジスタと直列に接続された第４のトランジスタ
    と、 前記第１の電源端子と前記第２の電源端子との間に前記
    第３のトランジスタおよび前記第４のトランジスタと直
    列に接続された第４の定電流源と、 前記第１のトランジスタと前記第３の定電流源との接続
    点に制御電極が接続され前記第１の電源端子と前記第２
    の電源端子との間に接続された第５のトランジスタと、 前記第１の電源端子と前記第２の電源端子との間に前記
    第５のトランジスタと直列に接続された第５の定電流源
    と、 前記第１の電源端子と前記第２の電源端子との間に接続
    され、制御電極が、前記第５のトランジスタと前記第５
    の定電流源との接続点に接続された第１の出力段トラン
    ジスタと、 前記第１の電源端子と前記第２の電源端子との間に接続
    され、前記第４のトランジスタと電流ミラー接続された
    第２の出力段トランジスタとを備え、 前記第１および前記第２の出力段トランジスタの接続点
    が出力端子に接続されている演算増幅器。
36. 【請求項３６】 第１、第２の入力端子に制御電極がそ
    れぞれ接続され互いに逆導電型の第１、第２の差動トラ
    ンジスタ対と、 前記第１、第２の差動トランジスタ対にそれぞれ接続さ
    れた第１、第２の定電流源と、 前記第１の差動トランジスタ対の一の出力端および前記
    第２の差動トランジスタ対の一の出力端と第１の電源端
    子との間に接続された第１の電流ミラー回路と、 前記第１の差動トランジスタ対の他の出力端および前記
    第２の差動トランジスタ対の他の出力端と前記第１の電
    源端子との間に接続された第２の電流ミラー回路と、 前記第２の差動トランジスタ対と第２の電源端子との間
    に接続された負荷回路と、 前記第２の差動トランジスタ対の前記他の出力端と前記
    負荷回路との接続点に制御電極が接続され、第１電極が
    前記第２の電源端子に接続された第１のトランジスタ
    と、 前記第１のトランジスタの第２電極を入力端に接続した
    第３の電流ミラー回路と、 前記第３の電流ミラー回路の出力端に制御電極が接続さ
    れ、前記第１の電源端子と前記第２の電源端子との間に
    接続された第２のトランジスタと、 前記第２のトランジスタと直列に接続され、前記第１の
    電源端子と前記第２の電源端子との間に接続された第３
    の定電流源と、 前記第３の電流ミラー回路の前記入力端を制御電極に接
    続し、前記第１の電源端子と前記第２の電源端子との間
    に接続された第３のトランジスタと、 前記第１の電源端子と前記第２の電源端子との間に前記
    第３のトランジスタと直列に接続された第４の定電流源
    と、 前記第１の電源端子と前記第２の電源端子との間に接続
    され、制御電極が、前記第３のトランジスタと前記第４
    の定電流源との接続点に接続された第１の出力段トラン
    ジスタと、 前記第１の電源端子と前記第２の電源端子との間に接続
    され、前記第２のトランジスタと電流ミラー接続された
    第２の出力段トランジスタとを備え、 前記第１および前記第２の出力段トランジスタの接続点
    が出力端子に接続されている演算増幅器。