JP3425577B2 - 演算増幅器 - Google Patents
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Description
し、特に、オーバーシュートやアンダーシュートの発生
を最小限に抑制可能な演算増幅器に関する。
大きな負荷を駆動するための演算増幅器として、本発明
者が特開平9−93055号公報に開示している技術が
ある。
号公報に開示した演算増幅器について説明する。
と、出力段K3とを備えている。
いて説明する。
ET(電界効果トランジスタ)M1,M2と、Nチャネ
ルFET M5,M6と、定電流源用PチャネルFET
M41と、定電流源用NチャネルFET M42と、
NチャネルFET M3,M9と、NチャネルFET
M4,M10と、PチャネルFET M7,M8とを備
えている。
が共通に接続され、ゲートがそれぞれ信号入力端子1,
2に接続され、差動対を構成している。NチャネルFE
T M5,M6は、ソースが共通に接続され、ゲートが
それぞれ信号入力端子1,2に接続され、差動対を構成
している。
PチャネルFET M1,M2の共通接続されたソース
と高位側電源端子5との間に接続されている。定電流源
用NチャネルFET M42は、NチャネルFET M
5,M6の共通接続されたソースと低位側電源端子4と
の間に接続されている。
よびドレインがPチャネルFETM1のドレインと接続
されるとともに、そのソースが低位側電源端子4に接続
されている。NチャネルFET M9は、そのドレイン
がNチャネルFET M6のドレインとPチャネルFE
T M7のドレインとの接続点に接続されるとともに、
そのソースが低位側電源端子4に接続されている。Nチ
ャネルFET M3と、NチャネルFET M9とは、
第1の電流ミラー回路を構成している。
およびゲートがPチャネルFETM2のドレインと接続
されるとともに、そのソースが低位側電源端子4に接続
されている。NチャネルFET M10は、そのドレイ
ンがNチャネルFET M5のドレインとPチャネルF
ET M8のドレインとの接続点に接続されるととも
に、そのソースが低位側電源端子4に接続されている。
NチャネルFET M4と、NチャネルFET M10
とは、第2の電流ミラー回路を構成している。
ネルFET M5,M6のドレインと高位側電源端子5
との間に接続されている。PチャネルFET M7,M
8は、能動負荷として作用する電流ミラー回路を構成し
ている。
いて説明する。
ET M20,M21,M22と、定電流源用Nチャネ
ルFET M43,M44とを備えている。
44は、ともにそのソースが低位側電源端子4に接続さ
れている。定電流源用NチャネルFET M43,M4
4は、ともに電流吸い込み型である。
が高位側電源端子5に接続され、そのゲートがNチャネ
ルFET M5のドレインとPチャネルFET M8の
ドレインとの接続点に接続され、そのドレインが定電流
源用NチャネルFET M43のドレインに接続されて
いる。PチャネルFET M21は、そのソースが高位
側電源端子5に接続され、そのゲートがPチャネルFE
T M20のドレインに接続され、そのドレインがPチ
ャネルFET M22のゲートと接続されている。Pチ
ャネルFET M22は、そのソースが高位側電源端子
5に接続され、そのゲートがPチャネルFET M20
のドレインとPチャネルFET M21のドレインとの
接続点に接続され、そのドレインが定電流源用Nチャネ
ルFETM44のドレインに接続されている。
いて説明する。
ET M23と、NチャネルFETM24とを備えてい
る。
が高位側電源端子5に接続され、そのゲートがNチャネ
ルFET M5のドレインとPチャネルFET M8の
ドレインとの接続点に接続され、そのドレインが出力信
号端子3に接続されている。NチャネルFET M24
は、そのソースが低位側電源端子4に接続され、そのゲ
ートがPチャネルFET M22のドレインと定電流源
用NチャネルFETM44のドレインとの接続点に接続
され、そのドレインが出力信号端子3に接続されてい
る。
いて説明する。
FET M1,M2からなる差動トランジスタ対と、N
チャネルFET M5,M6からなる差動トランジスタ
対とを並列に接続することにより、広入力レンジの入力
段K1となっている。
れる信号電圧の割合に応じて、PチャネルFET M2
3のゲート電圧を変化させる。また、PチャネルFET
M20,21,22を介した信号は、NチャネルFE
T M24のゲート電圧を変化させる。PチャネルFE
T M23およびNチャネルFET M24の、それぞ
れのゲート電圧の変化分によって、出力信号端子3の電
位を速やかに上昇、あるいは下降させる。
1に印加される電圧が高い場合について説明する。
ャネルFET M8のドレインおよびNチャネルFET
M10のドレインとの接続点の電圧、すなわち、Pチ
ャネルFET M20、M23のゲート電圧は、低くな
る。
り、高位側電源端子5から出力信号端子3に流れる電流
は、大きくなる。また、このとき、PチャネルFET
M20のドレインと定電流源用NチャネルFET M4
3のドレインとの接続点、すなわち、PチャネルFET
M21のゲート電圧およびPチャネルFET M22
のゲート電圧は高くなる。
インと定電流源用NチャネルFETM44のドレインと
の接続点、すなわちNチャネルFET M24のゲート
電圧は低くなる。
り出力信号端子3から低位側電源端子4に流れる電流
は、非常に小さくなる。すなわち、NチャネルFET
M24を流れる電流は遮断されている状態であるから、
高位側電源端子5からPチャネルFET M23を流れ
る電流は出力信号端子3に流れることにより、出力信号
端子3の電位を速やかに上昇させることができる(充電
時)。
1に印加される電圧が低い場合について説明する。
ャネルFET M8のドレインおよびNチャネルFET
M10のドレインとの接続点の電圧、すなわち、Pチ
ャネルFET M20、M23のゲート電圧は、高くな
る。
り、高位側電源端子5から出力信号端子3に流れる電流
は、非常に小さくなる。これと同時に、PチャネルFE
TM20のドレインと定電流源用NチャネルFET M
43のドレインとの接続点、すなわち、PチャネルFE
T M21のゲート電圧およびPチャネルFETM22
のゲート電圧は低くなる。
インと定電流源用NチャネルFETM44のドレインと
の接続点、すなわちNチャネルFET M24のゲート
電圧は高くなる。
り出力信号端子3から低位側電源端子4に流れる電流
は、大きくなる。このとき、PチャネルFET M23
を通り高位側電源端子5から出力信号端子3に流れる電
流は遮断される。つまり、NチャネルFET M24を
通り出力信号端子3から低位側電源端子4に大きな電流
が流れることにより、出力信号端子3の電位を速やかに
下降させることができる(放電時)。
電源端子5からのPチャネルFETM23のドレイン−
ソース間の電圧分が下がった電位から、低位側電源端子
4からのNチャネルFET M24のドレイン−ソース
間の電圧分が上がった電位まで出力でき、広出力レンジ
の出力段K3が可能となる。
き、PチャネルFET M23のゲート電位およびPチ
ャネルFET M20のゲート電位は共に上がるが、P
チャネルFET M20のドレインは、定電流源用Nチ
ャネルFET M43と接続されているために、放電電
流に応じた貫通電流は流れない。
目的の電位になった状態)時にPチャネルFET M2
3、NチャネルFET M24を流れるアイドリング電
流は、PチャネルFET M20、PチャネルFET
M23のトランジスタサイズの比、および定電流源用N
チャネルFET M43から決まるため、しきい値の変
動によるアイドリング電流への影響はない。
広入力レンジ、広出力レンジが可能で、出力信号端子3
の電位の上昇、下降を速やかに行うことができ、かつア
イドリング電流がトランジスタのしきい値の絶対的なば
らつきに影響されず、また放電時に演算増幅器内部に流
れる放電電流に応じた貫通電流の発生を抑えることがで
きる。
よれば、出力段K3のPチャネルFET M23とNチ
ャネルFET M24とでは、それぞれのトランジスタ
M23,M24に入力される信号の信号伝達経路が異な
るため、入力される信号の増幅率が異なり、また、信号
伝達遅延の問題があった。
しては、入力段出力端子A1から直接、信号が入力され
る。これに対し、NチャネルFET M24に対して
は、入力段出力端子A1の信号は、PチャネルFET
M20、PチャネルFET M21およびPチャネルF
ET M22を介して入力される。
よびNチャネルFET M24のそれぞれで、入力段出
力端子A1からの信号の入力タイミングを比較すると、
NチャネルFET M24に信号が入力されるタイミン
グの方が遅れる。
チャネルFET M24のそれぞれに対して、入力され
る入力段出力端子A1の信号の増幅率を比較すると、N
チャネルFET M24に入力される信号の方は、Pチ
ャネルFET M20、PチャネルFET M21およ
びPチャネルFET M22を介して入力される分だ
け、PチャネルFET M23に入力される信号に比べ
て、より大きく増幅されたものとなる。
4への信号入力タイミングが遅れ、かつ、信号の増幅率
がPチャネルFET M23に入力される信号に比べて
大きい分、NチャネルFET M24の遮断状態の解除
タイミングが遅れ、その間、NチャネルFET M24
に電流が流れないから、オーバーシュート現象を起こし
易いという問題があった。
率の差に起因して、出力信号端子3に出力される波形に
オーバーシュート現象やアンダーシュート現象が生じる
ことがあった。
ドライバとして用いる場合、LCDの画素数に応じた複
数の演算増幅器が必要とされる。このとき、それぞれの
演算増幅器についての、オーバーシュートやアンダーシ
ュートの発生の有無や発生量が異なることにより、LC
D画面にムラが生じることがあった。
ので、オーバーシュートやアンダーシュートの発生を最
小限に抑えることができる等の、安定した動作が行われ
る演算増幅器を提供することを目的としている。
の手段が請求項に対応して表現される次の記載中に現れ
る()つきの数字は、請求項の記載事項が詳しく後述さ
れる実施の複数の形態のうちの少なくとも1つの形態の
部材、工程、動作に対応することを示すが、本発明の解
決手段がそれらの数字が示す実施の形態の部材に限定し
て解釈されるためのものではなく、その対応関係を明白
にするためのものである。
に応答して出力信号(So)を出力する出力段部(K
2,K3)を備えた演算増幅器であって、前記出力段部
(K2,K3)は、前記入力信号(Si)に基づいて生
成される複数の特定信号(S1,S2)のそれぞれに応
答してプッシュプル(push−pull)動作を行
い、前記プッシュプル動作の結果として前記出力信号
(So)を生成する複数の出力段トランジスタ(M6
5,M66)を有し、前記複数の特定信号(S1,S
2)は、前記複数の出力段トランジスタ(M65,M6
6)のそれぞれに入力されるまでの遅延時間が実質的に
同じ信号として生成されるものである。
数の特定信号(S1,S2)は、第1の特定信号(S
1)と、第2の特定信号(S2)とを備え、前記第1お
よび前記第2の特定信号(S1,S2)のそれぞれは、
前記入力信号(Si)を増幅する1段または2段以上の
生成トランジスタ(M61,M62,M63,M64)
によって生成され、前記第1の特定信号(S1)を生成
する前記生成トランジスタ(M61,M62,M64)
の段数と、前記第2の特定信号(S2)を生成する前記
生成トランジスタ(M61,M62,M63)の段数
は、同じであるものである。
数の特定信号(S1,S2)のそれぞれは、前記入力信
号(Si)が増幅されて生成され、前記入力信号(S
i)を基準にしたときの増幅率は互いに同じである。
前記生成トランジスタ(M61,M62,M63,M6
4)のそれぞれに接続された定電流源(M67、M6
8、M69)を備えたものである。
成トランジスタ(M61,M62,M63,M64)の
それぞれは、トランジスタサイズの比が所定の値に設定
され、更に、前記生成トランジスタ(M61,M62,
M63,M64)のそれぞれに接続された定電流源(M
67、M68、M69)を備えたものである。
数の特定信号(S1,S2)は、第1の特定信号(S
1)と、第2の特定信号(S2)とを備え、前記第1お
よび前記第2の特定信号(S1、S2)のそれぞれは、
前記入力信号(Si)を増幅する1段または2段以上の
生成トランジスタ(M61,M62,M63,M64)
によって生成され、更に、前記第1および前記第2の特
定信号(S1、S2)のいずれかを生成する前記生成ト
ランジスタ(M61,M62,M63)に接続されると
ともに、前記複数の出力段トランジスタ(M65,M6
6)のいずれかに対して電流ミラー接続される供給トラ
ンジスタ(M200)を備えている。
前記定電流源(M67、M68、M69)のうちの少な
くとも一部の前記定電流源(M68)および、前記複数
の出力段トランジスタ(M65,M66)のうちの少な
くとも一部の前記出力段トランジスタ(M66)が高抵
抗状態またはOFF状態となったときに、前記出力段部
(K2,K3)にアイドリング電流を流すための手段
(M70)を備えたものである。
前記複数の出力段トランジスタ(M65,M66)の少
なくともいずれか一方にアイドリング電流を流すための
定電流源(M70)を備えたものである。
力信号(So)は、前記演算増幅器の入力側にフィード
バックされ、更に、前記出力信号(So)の生成が停止
されるのを阻止する手段(M70)を備えたものであ
る。
前記複数の出力段トランジスタ(M65,M66)の全
てが同時に高抵抗状態またはOFF状態になることを阻
止する手段(M70)を備えたものである。
前記複数の出力段トランジスタ(M65,M66)の少
なくともいずれか一方に並列接続された定電流源(M7
0)を備えたものである。
数の出力段トランジスタ(M65,M66)の少なくと
もいずれか一方に流れるアイドリング電流の値を設定す
る手段(M70)を備えたものである。
と、前記入力段部(K1)から出力された入力段出力信
号(Si)に応答して出力信号(So)を出力する出力
段部(K2,K3)とを備え、前記出力段部(K2,K
3)は、前記入力段出力信号(Si)に基づいて生成さ
れる複数の特定信号(S1,S2)のそれぞれに応答し
てプッシュプル(push−pull)動作を行い、前
記プッシュプル動作の結果として前記出力信号(So)
を生成する複数の出力段トランジスタ(M65,M6
6)を有し、前記複数の特定信号(S1,S2)は、前
記複数の出力段トランジスタ(M65,M66)のそれ
ぞれに入力されるまでの遅延時間が同じ信号として生成
されるものである。
力段部(K1)は、複数の入力段入力信号(1,2)に
基づいて、前記入力段出力信号(Si)を出力するもの
である。
部(K2,K3)は、前記入力信号(Si)に基づいて
前記複数の特定信号(S1,S2)を生成する特定信号
生成段(K2)と、前記複数の出力段トランジスタ(M
65,M66)を有する出力段(K3)とを備えてい
る。
定信号生成段(K2)は、前記入力信号(Si)が入力
される制御電極を有し、第1の電源端子(4)と第2の
電源端子(5)との間に接続された第1のトランジスタ
(M61)と、前記第1の電源端子(4)と前記第2の
電源端子(5)との間に前記第1のトランジスタ(M6
1)と直列に接続された第1の定電流源(M67)と、
前記第1のトランジスタ(M61)と前記第1の定電流
源(M67)との接続点(Pb)に制御電極が接続され
前記第1のトランジスタ(M61)と前記第1の定電流
源(M67)との接続点(Pb)と前記第2の電源端子
(5)との間に接続された第2のトランジスタ(M6
2)と、前記第1のトランジスタ(M61)と前記第1
の定電流源(M67)との接続点(Pb)に制御電極が
接続され前記第1の電源端子(4)と前記第2の電源端
子(5)との間に接続された第3のトランジスタ(M6
3)と、前記第1の電源端子(4)と前記第2の電源端
子(5)との間に前記第3のトランジスタ(M63)と
直列に接続された第2の定電流源(M68)と、前記第
1のトランジスタ(M61)と前記第1の定電流源(M
67)との接続点(Pb)に制御電極が接続され前記第
1の電源端子(4)と前記第2の電源端子(5)との間
に接続された第4のトランジスタ(M64)と、前記第
1の電源端子(4)と前記第2の電源端子(5)との間
に前記第4のトランジスタ(M64)と直列に接続され
た第3の定電流源(M69)とを備えている。
力段(K3)は、前記第1の電源端子(4)と前記第2
の電源端子(5)との間に直列に接続され、制御電極
が、前記第4のトランジスタ(M64)と前記第3の定
電流源(M69)との接続点(Pc)と、前記第3のト
ランジスタ(M63)と前記第2の定電流源(M68)
との接続点(Pd)と、にそれぞれ接続された第1,第
2の前記出力段トランジスタ(M65,M66)とを備
え、前記第1および前記第2の出力段トランジスタ(M
65,M66)の接続点(Pe)が前記出力信号(S
o)が出力される出力端子(3)に接続されている。
力段(K3)は、更に、前記第1および前記第2の出力
段トランジスタ(M65,M66)の前記接続点(P
e)と、前記第1の電源端子(4)との間に接続された
第4の定電流源(M70、M77)を備えたものであ
る。
力段(K3)は、更に、前記第1および前記第2の出力
段トランジスタ(M65,M66)の前記接続点(P
e)と、前記第2の電源端子(5)との間に接続された
第5の定電流源(M78)を備えたものである。
定信号生成段(K2)は、前記入力信号(Si)が入力
される制御電極を有し、第1電極が第2の電源端子
(5)に接続された第1のトランジスタ(M101)
と、前記第1のトランジスタ(M101)の第2電極を
入力端(Pg)に接続した第1の電流ミラー回路(M1
02,M103)と、前記第1の電流ミラー回路(M1
02,M103)の出力端(Ph)と前記第2の電源端
子(5)との間に接続された第1の定電流源(M10
7)と、前記第1の電流ミラー回路(M102,M10
3)の前記入力端(Pg)を制御電極に接続し、前記第
1の電源端子(4)と前記第2の電源端子(5)との間
に接続された第2のトランジスタ(M104)と、前記
第1の電源端子(4)と前記第2の電源端子(5)との
間に前記第2のトランジスタ(M104)と直列に接続
された第2の定電流源(M106)とを備えたものであ
る。
力段(K3)は、前記第1の電源端子(4)と前記第2
の電源端子(5)との間に直列に接続され、制御電極
が、前記第2の定電流源(M106)と前記第2のトラ
ンジスタ(M104)との接続点(Pj)と、前記第1
の電流ミラー回路(M102,M103)の出力端(P
h)と、にそれぞれ接続された第1,第2の前記出力段
トランジスタ(M65,M66)とを備え、前記第1お
よび前記第2の出力段トランジスタ(M65,M66)
の接続点(Pk)が前記出力信号(So)が出力される
出力端子(3)に接続されている。
力段(K3)は、更に、前記第1および前記第2の出力
段トランジスタ(M65,M66)の前記接続点(P
k)と、前記第1の電源端子(4)との間に接続された
第3の定電流源(M70、M77)を備えたものであ
る。
力段(K3)は、更に、前記第1および前記第2の出力
段トランジスタ(M65,M66)の前記接続点(P
k)と、前記第2の電源端子(5)との間に接続された
第4の定電流源(M78)を備えたものである。
端子(1,2)に制御電極がそれぞれ接続され互いに逆
導電型の第1、第2の差動トランジスタ対(M51,M
52,M55,M56)と、前記第1、第2の差動トラ
ンジスタ対(M51,M52,M55,M56)にそれ
ぞれ接続された第1、第2の定電流源(M91,M9
2)と、前記第1の差動トランジスタ対(M51,M5
2)の一の出力端(M51a)および前記第2の差動ト
ランジスタ対(M55,M56)の一の出力端(M56
a)と第1の電源端子(4)との間に接続された第1の
電流ミラー回路(M53,M59)と、前記第1の差動
トランジスタ対(M51,M52)の他の出力端(M5
2a)および前記第2の差動トランジスタ対(M55,
M56)の他の出力端(M55a)と前記第1の電源端
子(4)との間に接続された第2の電流ミラー回路(M
54,M60)と、前記第2の差動トランジスタ対(M
55,M56)と第2の電源端子(5)との間に接続さ
れた負荷回路(M57,M58)と、前記第2の差動ト
ランジスタ対(M55,M56)の前記他の出力端(M
55a)と前記負荷回路(M57,M58)との接続点
(Pa)に制御電極が接続され、前記第1の電源端子
(4)と前記第2の電源端子(5)との間に接続された
第1のトランジスタ(M61)と、前記第1の電源端子
(4)と前記第2の電源端子(5)との間に前記第1の
トランジスタ(M61)と直列に接続された第3の定電
流源(M67)と、前記第1のトランジスタ(M61)
と前記第3の定電流源(M67)との接続点(Pb)に
制御電極が接続され前記第1のトランジスタ(M61)
と前記第3の定電流源(M67)との接続点(Pb)と
前記第2の電源端子(5)との間に接続された第2のト
ランジスタ(M62)と、前記第1のトランジスタ(M
61)と前記第3の定電流源(M67)との接続点(P
b)に制御電極が接続され前記第1の電源端子(4)と
前記第2の電源端子(5)との間に接続された第3のト
ランジスタ(M63)と、前記第1の電源端子(4)と
前記第2の電源端子(5)との間に前記第3のトランジ
スタ(M63)と直列に接続された第4の定電流源(M
68)と、前記第1のトランジスタ(M61)と前記第
3の定電流源(M67)との接続点(Pb)に制御電極
が接続され前記第1の電源端子(4)と前記第2の電源
端子(5)との間に接続された第4のトランジスタ(M
64)と、前記第1の電源端子(4)と前記第2の電源
端子(5)との間に前記第4のトランジスタ(M64)
と直列に接続された第5の定電流源(M69)と、前記
第1の電源端子(4)と前記第2の電源端子(5)との
間に直列に接続され、制御電極が、前記第4のトランジ
スタ(M64)と前記第5の定電流源(M69)との接
続点(Pc)と、前記第3のトランジスタ(M63)と
前記第4の定電流源(M68)との接続点(Pd)と、
にそれぞれ接続された第1,第2の出力トランジスタ
(M65,M66)とを備え、前記第1および前記第2
の出力トランジスタ(M65,M66)の接続点(P
e)が出力端子(3)に接続されている。
前記第1および前記第2の出力トランジスタ(M65,
M66)の接続点(Pe)と、前記第1の電源端子
(4)との間に接続された第6の定電流源(M70、M
77)を備えたものである。
3から前記第6の定電流源(M67、M68、M69、
M70)は、それぞれ、定電流源用トランジスタからな
り、前記定電流源用トランジスタのそれぞれの制御電極
は、互いに等しいバイアス電圧(A5)が印加されるも
のである。
前記第1および前記第2の出力トランジスタ(M65,
M66)の接続点(Pe)と、前記第2の電源端子
(5)との間に接続された第7の定電流源(M78)を
備えたものである。
端子(1,2)に制御電極がそれぞれ接続され互いに逆
導電型の第1、第2の差動トランジスタ対(M51,M
52,M55,M56)と、前記第1、第2の差動トラ
ンジスタ対(M51,M52,M55,M56)にそれ
ぞれ接続された第1、第2の定電流源(M91,M9
2)と、前記第1の差動トランジスタ対(M51,M5
2)の一の出力端(M51a)および前記第2の差動ト
ランジスタ対(M55,M56)の一の出力端(M56
a)と第1の電源端子(4)との間に接続された第1の
電流ミラー回路(M53,M59)と、前記第1の差動
トランジスタ対(M51,M52)の他の出力端(M5
2a)および前記第2の差動トランジスタ対(M55,
M56)の他の出力端(M55a)と前記第1の電源端
子(4)との間に接続された第2の電流ミラー回路(M
54,M60)と、前記第2の差動トランジスタ対(M
55,M56)と第2の電源端子(5)との間に接続さ
れた負荷回路(M57,M58)と、前記第2の差動ト
ランジスタ対(M55,M56)の前記他の出力端(M
55a)と前記負荷回路(M57,M58)との接続点
(Pa)に制御電極が接続され、第1電極が前記第2の
電源端子(5)に接続された第1のトランジスタ(M1
01)と、前記第1のトランジスタ(M101)の第2
電極を入力端(Pg)に接続した第3の電流ミラー回路
(M102,M103)と、前記第3の電流ミラー回路
(M102,M103)の出力端(Ph)と前記第2の
電源端子(5)との間に接続された第3の定電流源(M
107)と、前記第3の電流ミラー回路(M102,M
103)の前記入力端(Pg)を制御電極に接続し、前
記第1の電源端子(4)と前記第2の電源端子(5)と
の間に接続された第2のトランジスタ(M104)と、
前記第1の電源端子(4)と前記第2の電源端子(5)
との間に前記第2のトランジスタ(M104)と直列に
接続された第4の定電流源(M106)と、前記第1の
電源端子(4)と前記第2の電源端子(5)との間に直
列に接続され、制御電極が、前記第4の定電流源(M1
06)と前記第2のトランジスタ(M104)との接続
点(Pj)と、前記第3の電流ミラー回路(M102,
M103)の出力端(Ph)と、にそれぞれ接続された
第1,第2の出力トランジスタ(M65,M66)とを
備え、前記第1および前記第2の出力トランジスタ(M
65,M66)の接続点(Pk)が出力端子(3)に接
続されているものである。
前記第1および前記第2の出力トランジスタ(M65,
M66)の接続点(Pk)と、前記第1の電源端子
(4)との間に接続された第5の定電流源(M70)を
備えたものである。
前記第1および前記第2の出力トランジスタ(M65,
M66)の接続点(Pk)と、前記第2の電源端子
(5)との間に接続された第6の定電流源を備えたもの
である。
定信号生成段(K2)は、前記入力信号(Si)が入力
される制御電極を有し、第1の電源端子(4)と第2の
電源端子(5)との間に接続された第1のトランジスタ
(M61)と、前記第1の電源端子(4)と前記第2の
電源端子(5)との間に前記第1のトランジスタ(M6
1)と直列に接続された第1の定電流源(M67)と、
前記第1のトランジスタ(M61)と前記第1の定電流
源(M67)との接続点(Pb)に制御電極が接続され
前記第1のトランジスタ(M61)と前記第1の定電流
源(M67)との接続点(Pb)と前記第2の電源端子
(5)との間に接続された第2のトランジスタ(M6
2)と、前記第1のトランジスタ(M61)と前記第1
の定電流源(M67)との接続点(Pb)に制御電極が
接続され前記第1の電源端子(4)と前記第2の電源端
子(5)との間に接続された第3のトランジスタ(M6
3)と、前記第3のトランジスタ(M63)に制御電極
が接続され、前記第1の電源端子(4)と前記第2の電
源端子(5)との間に前記第3のトランジスタ(M6
3)と直列に接続された第4のトランジスタ(M20
0)と、前記第1の電源端子(4)と前記第2の電源端
子(5)との間に前記第3のトランジスタ(M63)お
よび前記第4のトランジスタ(M200)と直列に接続
された第2の定電流源(M68)と、前記第1のトラン
ジスタ(M61)と前記第1の定電流源(M67)との
接続点(Pb)に制御電極が接続され前記第1の電源端
子(4)と前記第2の電源端子(5)との間に接続され
た第5のトランジスタ(M64)と、前記第1の電源端
子(4)と前記第2の電源端子(5)との間に前記第5
のトランジスタ(M64)と直列に接続された第3の定
電流源(M69)とを備えている。
力段(K3)は、前記第1の電源端子(4)と前記第2
の電源端子(5)との間に接続され、制御電極が、前記
第5のトランジスタ(M64)と前記第3の定電流源
(M69)との接続点(Pc)に接続された第1の前記
出力段トランジスタ(M65)と、前記第1の電源端子
(4)と前記第2の電源端子(5)との間に接続され、
前記第4のトランジスタ(M200)と電流ミラー接続
された第2の前記出力段トランジスタ(M66)とを備
え、前記第1および前記第2の出力段トランジスタ(M
65,M66)の接続点(Pe)が前記出力信号(S
o)が出力される出力端子(3)に接続されている。
定信号生成段(K2)は、前記入力信号(Si)が入力
される制御電極を有し、第1電極が第2の電源端子
(5)に接続された第1のトランジスタ(M101)
と、前記第1のトランジスタ(M101)の第2電極を
入力端(Pg)に接続した第1の電流ミラー回路(M1
02,M103)と、前記第1の電流ミラー回路(M1
02,M103)の出力端(Ph)に制御電極が接続さ
れ、前記第1の電源端子(4)と前記第2の電源端子
(5)との間に接続された第2のトランジスタ(M20
2)と、前記第2のトランジスタ(M202)と直列に
接続され、前記第1の電源端子(4)と前記第2の電源
端子(5)との間に接続された第1の定電流源(M10
7)と、前記第1の電流ミラー回路(M102,M10
3)の前記入力端(Pg)を制御電極に接続し、前記第
1の電源端子(4)と前記第2の電源端子(5)との間
に接続された第3のトランジスタ(M104)と、前記
第1の電源端子(4)と前記第2の電源端子(5)との
間に前記第3のトランジスタ(M104)と直列に接続
された第2の定電流源(M106)とを備えている。
力段(K3)は、前記第1の電源端子(4)と前記第2
の電源端子(5)との間に接続され、制御電極が、前記
第3のトランジスタ(M104)と前記第2の定電流源
(M106)との接続点(Pj)に接続された第1の前
記出力段トランジスタ(M66)と、前記第1の電源端
子(4)と前記第2の電源端子(5)との間に接続さ
れ、前記第2のトランジスタ(M202)と電流ミラー
接続された第2の前記出力段トランジスタ(M65)と
を備え、前記第1および前記第2の出力段トランジスタ
(M65,M66)の接続点(Pk)が前記出力信号
(So)が出力される出力端子(3)に接続されてい
る。
端子(1,2)に制御電極がそれぞれ接続され互いに逆
導電型の第1、第2の差動トランジスタ対(M51,M
52,M55,M56)と、前記第1、第2の差動トラ
ンジスタ対(M51,M52,M55,M56)にそれ
ぞれ接続された第1、第2の定電流源(M91,M9
2)と、前記第1の差動トランジスタ対(M51,M5
2)の一の出力端(M51a)および前記第2の差動ト
ランジスタ対(M55,M56)の一の出力端(M56
a)と第1の電源端子(4)との間に接続された第1の
電流ミラー回路(M53,M59)と、前記第1の差動
トランジスタ対(M51,M52)の他の出力端(M5
2a)および前記第2の差動トランジスタ対(M55,
M56)の他の出力端(M55a)と前記第1の電源端
子(4)との間に接続された第2の電流ミラー回路(M
54,M60)と、前記第2の差動トランジスタ対(M
55,M56)と第2の電源端子(5)との間に接続さ
れた負荷回路(M57,M58)と、前記第2の差動ト
ランジスタ対(M55,M56)の前記他の出力端(M
55a)と前記負荷回路(M57,M58)との接続点
(Pa)に制御電極が接続され、前記第1の電源端子
(4)と前記第2の電源端子(5)との間に接続された
第1のトランジスタ(M61)と、前記第1の電源端子
(4)と前記第2の電源端子(5)との間に前記第1の
トランジスタ(M61)と直列に接続された第3の定電
流源(M67)と、前記第1のトランジスタ(M61)
と前記第3の定電流源(M67)との接続点(Pb)に
制御電極が接続され前記第1のトランジスタ(M61)
と前記第3の定電流源(M67)との接続点(Pb)と
前記第2の電源端子(5)との間に接続された第2のト
ランジスタ(M62)と、前記第1のトランジスタ(M
61)と前記第3の定電流源(M67)との接続点(P
b)に制御電極が接続され前記第1の電源端子(4)と
前記第2の電源端子(5)との間に接続された第3のト
ランジスタ(M63)と、前記第3のトランジスタ(M
63)に制御電極が接続され、前記第1の電源端子
(4)と前記第2の電源端子(5)との間に前記第3の
トランジスタ(M63)と直列に接続された第4のトラ
ンジスタ(M200)と、前記第1の電源端子(4)と
前記第2の電源端子(5)との間に前記第3のトランジ
スタ(M63)および前記第4のトランジスタ(M20
0)と直列に接続された第4の定電流源(M68)と、
前記第1のトランジスタ(M61)と前記第3の定電流
源(M67)との接続点(Pb)に制御電極が接続され
前記第1の電源端子(4)と前記第2の電源端子(5)
との間に接続された第5のトランジスタ(M64)と、
前記第1の電源端子(4)と前記第2の電源端子(5)
との間に前記第5のトランジスタ(M64)と直列に接
続された第5の定電流源(M69)と、前記第1の電源
端子(4)と前記第2の電源端子(5)との間に接続さ
れ、制御電極が、前記第5のトランジスタ(M64)と
前記第5の定電流源(M69)との接続点(Pc)に接
続された第1の出力段トランジスタ(M65)と、前記
第1の電源端子(4)と前記第2の電源端子(5)との
間に接続され、前記第4のトランジスタ(M200)と
電流ミラー接続された第2の出力段トランジスタ(M6
6)とを備え、前記第1および前記第2の出力段トラン
ジスタ(M65,M66)の接続点(Pe)が出力端子
(3)に接続されている。
端子(1,2)に制御電極がそれぞれ接続され互いに逆
導電型の第1、第2の差動トランジスタ対(M51,M
52,M55,M56)と、前記第1、第2の差動トラ
ンジスタ対(M51,M52,M55,M56)にそれ
ぞれ接続された第1、第2の定電流源(M91,M9
2)と、前記第1の差動トランジスタ対(M51,M5
2)の一の出力端(M51a)および前記第2の差動ト
ランジスタ対(M55,M56)の一の出力端(M56
a)と第1の電源端子(4)との間に接続された第1の
電流ミラー回路(M53,M59)と、前記第1の差動
トランジスタ対(M51,M52)の他の出力端(M5
2a)および前記第2の差動トランジスタ対(M55,
M56)の他の出力端(M55a)と前記第1の電源端
子(4)との間に接続された第2の電流ミラー回路(M
54,M60)と、前記第2の差動トランジスタ対(M
55,M56)と第2の電源端子(5)との間に接続さ
れた負荷回路(M57,M58)と、前記第2の差動ト
ランジスタ対(M55,M56)の前記他の出力端(M
55a)と前記負荷回路(M57,M58)との接続点
(Pa)に制御電極が接続され、第1電極が前記第2の
電源端子(5)に接続された第1のトランジスタ(M1
01)と、前記第1のトランジスタ(M101)の第2
電極を入力端(Pg)に接続した第3の電流ミラー回路
(M102,M103)と、前記第3の電流ミラー回路
(M102,M103)の出力端(Ph)に制御電極が
接続され、前記第1の電源端子(4)と前記第2の電源
端子(5)との間に接続された第2のトランジスタ(M
202)と、前記第2のトランジスタ(M202)と直
列に接続され、前記第1の電源端子(4)と前記第2の
電源端子(5)との間に接続された第3の定電流源(M
107)と、前記第3の電流ミラー回路(M102,M
103)の前記入力端(Pg)を制御電極に接続し、前
記第1の電源端子(4)と前記第2の電源端子(5)と
の間に接続された第3のトランジスタ(M104)と、
前記第1の電源端子(4)と前記第2の電源端子(5)
との間に前記第3のトランジスタ(M104)と直列に
接続された第4の定電流源(M106)と、前記第1の
電源端子(4)と前記第2の電源端子(5)との間に接
続され、制御電極が、前記第3のトランジスタ(M10
4)と前記第4の定電流源(M106)との接続点(P
j)に接続された第1の出力段トランジスタ(M66)
と、前記第1の電源端子(4)と前記第2の電源端子
(5)との間に接続され、前記第2のトランジスタ(M
202)と電流ミラー接続された第2の出力段トランジ
スタ(M65)とを備え、前記第1および前記第2の出
力段トランジスタ(M65,M66)の接続点(Pk)
が出力端子(3)に接続されている。
明の演算増幅器の一実施形態について説明する。
の演算増幅器が目的とするところは、図11から図13
に示すような、アンダーシュートやオーバーシュートを
最小限に抑えることである。図11から図13におい
て、実線で示した波形が本実施形態に対応し、破線で示
した波形が図10に示した従来技術に対応する。なお、
図11および図12に示した例では、従来の演算増幅器
で検出されたアンダーシュートUSが本実施形態では検
出されないことを示している。図13に示す例では、従
来の演算増幅器および本実施形態の演算増幅器で、オー
バーシュートOSは検出されていない。
態に係る演算増幅器の回路構成を示す図である。
段K1と、駆動段K2と、出力段K3とを備えている。
いて説明する。
ET(電界効果トランジスタ)M51,M52と、Nチ
ャネルFET M55,M56と、定電流源用Pチャネ
ルFET M91と、定電流源用NチャネルFET M
92と、NチャネルFETM53,M59と、Nチャネ
ルFET M54,M60と、PチャネルFETM5
7,M58とを備えている。
ースが共通に接続され、ゲートがそれぞれ信号入力端子
1,2に接続され、差動対を構成している。Nチャネル
FET M55,M56は、ソースが共通に接続され、
ゲートがそれぞれ信号入力端子1,2に接続され、差動
対を構成している。
PチャネルFET M51,M52の共通接続されたソ
ースと高位側電源端子5との間に接続されている。定電
流源用NチャネルFET M92は、NチャネルFET
M55,M56の共通接続されたソースと低位側電源
端子4との間に接続されている。定電流源用Pチャネル
FET M91および定電流源用NチャネルFET M
92は、それぞれのゲートが、入力段バイアス入力端子
A3,A4のそれぞれに接続されている。
およびドレインがPチャネルFETM51のドレインと
接続されるとともに、そのソースが低位側電源端子4に
接続されている。NチャネルFET M59は、そのド
レインがNチャネルFET M56のドレインとPチャ
ネルFET M57のドレインとの接続点に接続される
とともに、そのソースが低位側電源端子4に接続されて
いる。NチャネルFET M53と、NチャネルFET
M59とは、第1の電流ミラー回路を構成している。
ンおよびゲートがPチャネルFETM52のドレインと
接続されるとともに、そのソースが低位側電源端子4に
接続されている。NチャネルFET M60は、そのド
レインがNチャネルFET M55のドレインとPチャ
ネルFET M58のドレインとの接続点に接続される
とともに、そのソースが低位側電源端子4に接続されて
いる。NチャネルFET M54と、NチャネルFET
M60とは、第2の電流ミラー回路を構成している。
チャネルFET M55,M56のドレインと高位側電
源端子5との間に接続されている。PチャネルFET
M57,M58は、能動負荷として作用する電流ミラー
回路を構成している。
いて説明する。
ET M61,M62,M63,M64と、定電流源用
NチャネルFET M67,M68,M69とを備えて
いる。
68,M69は、いずれもそのソースが低位側電源端子
4に接続され、いずれもそのゲートが駆動段バイアス入
力端子A5に接続されている。定電流源用NチャネルF
ET M67,M68,M69は、いずれも電流吸い込
み型である。
チャネルFET M58のドレインとNチャネルFET
M55のドレインとの接続点に接続されている。Pチ
ャネルFET M61,M62は、ともにソースが高位
側電源端子5に接続され、ドレインが共通に接続されて
いる。そのドレインの共通接続点は、PチャネルFET
M62のゲートに接続されているとともに、定電流源
用NチャネルFET M67のドレインに接続されてい
る。
もにソースが高位側電源端子5に接続され、ともにゲー
トがPチャネルFET M61,M62のドレインの前
記共通接続点に接続されている。PチャネルFET M
63のドレインは、定電流源用NチャネルFET M6
8のドレインに接続されている。PチャネルFET M
64のドレインは、定電流源用NチャネルFET M6
9のドレインに接続されている。
いて説明する。
ET M65と、NチャネルFETM66と、定電流源
用NチャネルFET M70とを備えている。
が高位側電源端子5に接続され、そのゲートがPチャネ
ルFET M64のドレインと接続され、そのドレイン
が出力信号端子3に接続されている。NチャネルFET
M66は、そのソースが低位側電源端子4に接続さ
れ、そのゲートがPチャネルFET M63のドレイン
と定電流源用NチャネルFETM68のドレインとの接
続点に接続され、そのドレインが出力信号端子3に接続
されている。
そのソースが低位側電源端子4に接続され、そのゲート
が前記駆動段バイアス入力端子A5に接続され、そのド
レインが出力信号端子3に接続されている。
て説明する。
ET M51、M52からなる差動トランジスタ対と、
NチャネルFET M55、M56からなる差動トラン
ジスタ対とを並列に接続することにより、広入力レンジ
の入力段K1となっている。
れる信号電圧の割合に応じて、PチャネルFET M6
5のゲート電圧、およびNチャネルFET M66のゲ
ート電圧を変化させる。PチャネルFET M65およ
びNチャネルFET M66の、それぞれのゲート電圧
の変化分によって、出力信号端子3の電位を速やかに上
昇、あるいは下降させる。
1に印加される電圧が高い場合について説明する。
チャネルFET M58のドレインおよびNチャネルF
ET M60のドレインとの接続点の電圧、すなわち、
PチャネルFET M61のゲート電圧は低くなる。
64のゲート電圧が高くなり、PチャネルFET M6
5のゲート電圧が低くなる。これにより、PチャネルF
ETM65を通り、高位側電源端子5から出力信号端子
3に流れる電流は、大きくなる。
6のゲート電圧が低くなる。これにより、NチャネルF
ET M66を通り出力信号端子3から低位側電源端子
4に流れる電流は遮断されている状態であるから、高位
側電源端子5からPチャネルFET M65を流れる電
流は出力信号端子3に流れることにより、出力信号端子
3の電位を速やかに上昇させることができる(充電
時)。
1に印加される電圧が低い場合について説明する。
チャネルFET M58のドレインおよびNチャネルF
ET M60のドレインとの接続点の電圧、すなわち、
PチャネルFET M61のゲート電圧は高くなる。
64のゲート電圧が低くなり、PチャネルFET M6
5のゲート電圧が高くなる。これにより、PチャネルF
ETM65を通り、高位側電源端子5から出力信号端子
3に流れる電流は、非常に小さくなる。
6のゲート電圧が高くなる。これにより、NチャネルF
ET M66を通り出力信号端子3から低位側電源端子
4に流れる電流は大きくなる。このとき、PチャネルF
ET M65を通り高位側電源端子5から出力信号端子
3に流れる電流は遮断される。つまり、NチャネルFE
T M66を通り出力信号端子3から低位側電源端子4
に大きな電流が流れることにより、出力信号端子3の電
位を速やかに下降させることができる(放電時)。
電源端子5からのPチャネルFETM65のドレイン−
ソース間の電圧分が下がった電位から、低位側電源端子
4からのNチャネルFET M66のドレイン−ソース
間の電圧分が上がった電位まで出力でき、広出力レンジ
の出力段K3が可能となる。
き、PチャネルFET M65のゲート電位およびPチ
ャネルFET M63,M64のゲート電位は共に上が
るが、PチャネルFET M63,M64のドレイン
は、定電流源用NチャネルFET M68,M69と接
続されているために、放電電流に応じた貫通電流は流れ
ない。
チャネルFET M65およびNチャネルFET M6
6から駆動段K2側をみたときに、ともにトランジスタ
の段数は、同じである。すなわち、PチャネルFET
M61のゲートに入力された信号(入力信号Si)が、
PチャネルFET M62により反転された状態で、P
チャネルFET M63のゲートおよびPチャネルFE
T M64のゲートに入力される。ここで、Pチャネル
FET M63,M64の各ゲートに入力される信号
は、単一の信号である(以下、信号Saと称する。)。
介してPチャネルFET M65のゲートに入力される
(この入力された信号を第1の特定信号S1とする)。
一方、信号Saは、PチャネルFET M63を介して
NチャネルFET M66に入力される(この入力され
た信号を第2の特定信号S2とする)。このように、P
チャネルFET M65およびNチャネルFET M6
6から駆動段K2側をみたときに、前記単一の信号Sa
が生成されてからのトランジスタの段数は共に1段で同
じである。
た、信号入力タイミングの遅延の問題や、増幅率の差の
問題を解消することができる。これにより、図1のよう
な回路構成を採用すれば、アンダーシュートやオーバー
シュートの発生を最小限に抑制することができ、本実施
形態の演算増幅器を複数用いた場合の、アンダーシュー
トやオーバーシュートのばらつきの発生も抑制すること
ができる。
が目的の電位になった状態)時にPチャネルFET M
65、NチャネルFET M66を流れるアイドリング
電流について、説明する。
ET M66には、定電流源用NチャネルFET M6
7〜M69のような定電流源が無い。そのため、アイド
リング電流をどのように決めて、如何にして良好なプッ
シュプル動作を実現するかが問題となる。
ルFET M67〜M70に流す電流値を、それぞれ、
30μA、10μA、10μA、10μAとする。ま
た、PチャネルFET M62〜M64のトランジスタ
サイズをそれぞれ、1:1:2の比率とする。
ゲート−ドレイン電極間電位、およびPチャネルFET
M63,M64のゲート電極電位は、定電流源用Nチ
ャネルFET M69に流れる電流値と、PチャネルF
ET M64のトランジスタサイズで決定される。以
下、詳細に説明する。
す電流値は、10μAであるため、PチャネルFET
M64に流れる電流値も10μAとなる。PチャネルF
ETM64のゲート−ソース間電位Vgsは、定電流源
用NチャネルFET M69に10μAだけ流すような
電位に決まる。
ャネルFET M63のゲートは、互いに接続されてい
るため、PチャネルFET M63のゲート−ソース間
電位は、上記PチャネルFET M64のゲート−ソー
ス間電位Vgsと等しくなる。
も、PチャネルFET M64のゲートおよびPチャネ
ルFET M63のゲートと接続されていることから、
PチャネルFET M62のゲート−ドレイン電極間電
位も、上記PチャネルFETM64のゲート−ソース間
電位Vgsと等しくなる。
4は、上記のようなトランジスタサイズ比に設定されて
いることから、平衡状態時のPチャネルFET M61
〜M64に流れる電流値は、以下のようになる。
ャネルFET M64のトランジスタ比は、1:2であ
るため、PチャネルFET M63には、5μAしか流
れない。定電流源用NチャネルFET M68は、10
μA流す電流源であるが、PチャネルFET M63か
ら定電流源用NチャネルFET M68に供給される電
流は5μAである。
M68は、飽和領域動作から外れ、定電流源用Nチャ
ネルFET M68のドレイン−ソース間の電位Vds
は、飽和領域を抜けて5μAに対応する値まで下がる。
レイン−ソース間の電位Vdsが、上記のように下がる
と、定電流源用NチャネルFET M68のドレインに
接続されたNチャネルFET M66のゲート電圧が下
がる。これによりNチャネルFET M66は、高抵抗
になり、非常に小さな電流しか流さないOFF状態とな
る。
T M68は飽和領域から外れ、NチャネルFET M
66は、非常に小さな電流しか流さない状態になってい
る。
は、定電流源用NチャネルFETM70で決定される。
いま、定電流源用NチャネルFET M70は、10μ
A流すため、アイドリング電流は10μAとなる。
0の機能について説明する。
T M68が飽和領域から外れ、NチャネルFET M
66が高抵抗となった後、出力信号端子3が充電され、
その充電が終了して、充電された容量素子が飽和状態と
なったときを考える。このとき、定電流源用Nチャネル
FET M70が無いと、PチャネルFET M65の
ゲート電位が上昇する。
一定以上まで上昇すると、PチャネルFET M65は
非常に小さな電流しか流さない高抵抗状態となる。この
とき、NチャネルFET M66は既に高抵抗状態にな
っているため、本実施形態の演算増幅器にボルテージフ
ォロワを設けてフィードバックして用いることができな
くなることが考えられる。
K3のPチャネルFET M65、NチャネルFET
M66の両方が、電流を殆ど流さないOFF状態となる
と、フィードバックができなくなるため、出力段K3の
動作点を決めて、回路を安定動作させる必要がある。
けることにより、出力信号端子3の充電が終了した後、
PチャネルFET M65を通った電流(アイドリング
電流)が流れる路が確保される。これにより、Pチャネ
ルFET M65のゲート電位が上昇することを防ぐこ
とができ、PチャネルFET M65が高抵抗状態(O
FF状態)になることを防ぐことができる。
ーシュートが生じるような回路構成では、アイドリング
電流の流れる路が無くなる状態は無かったため、上記の
ような機能を有する定電流源用NチャネルFET M7
0は不要であった。本実施形態のように、出力段K3の
PチャネルFET M65、NチャネルFET M66
の前段に設けたトランジスタの段数を揃え、また、上記
のようにトランジスタサイズに比をもたせたために、ア
イドリング電流の流れる路(定電流源用NチャネルFE
T M70)を確保する必要が生じたのである。
電時の説明を行う。
〜M64に流れる電流は、先に示した通り、以下の通り
となる。
2に入力される前記入力段出力端子A1の電位は、平衡
状態時よりも上昇する。つまり、PチャネルFET M
61に流れていた25μAの電流は、ほとんどPチャネ
ルFET M62側に流れる。PチャネルFET M6
2:PチャネルFET M63:PチャネルFETM6
4のトランジスタサイズ比は、1:1:2である。
は、PチャネルFET M63に10μA以上流すゲー
ト電極電位まで、そのゲート電極電位が下降する。Pチ
ャネルFET M64も、PチャネルFET M64に
10μA以上流すゲート電極電位まで、そのゲート電極
電位が下降する。
68および定電流源用NチャネルFET M69のそれ
ぞれは、10μAの定電流源であるため、結局、Pチャ
ネルFET M65およびNチャネルFET M66の
それぞれのゲート電極の電位は、平衡状態時よりも上昇
する。
T M65はOFF状態(高抵抗状態)、NチャネルF
ET M66はON状態(電流をより多く流す状態)と
なり、出力信号端子3から低位側電源端子4への放電が
始まる。
2に入力される入力段出力端子A1の電位は、通常電位
よりも下降する。つまり、PチャネルFET M61に
は、ほとんど30μAの電流が流れる。したがって、P
チャネルFET M63およびPチャネルFET M6
4のそれぞれに流れる電流もほぼ0μAとなる。
68および定電流源用NチャネルFET M69は、そ
れぞれ、10μAの定電流源であるため、結局、Pチャ
ネルFET M65およびNチャネルFET M66の
それぞれのゲート電極の電位は、平衡状態よりも下降す
る。
T M65はON状態、NチャネルFET M66はO
FF状態となり、充電が開始される。
の実施形態に係る演算増幅器の構成を示す回路図であ
る。図2において、前記第1の実施形態の構成を示す図
である図1の要素と同一又は対応する要素には、同一の
参照符号を付して、その詳細な説明を省略する。
形態と相違する点は、前記第1の実施形態における、低
位側電源端子4側に接続された前記定電流源用Nチャネ
ルFET M70を、定電流源用PチャネルFET M
70aとして、高位側電源端子5側に接続した点であ
る。前記第1の実施形態の定電流源用NチャネルFET
M70は、前述したように、NチャネルFET M66
および定電流源用NチャネルFET M68がともにO
FF状態になったときに、PチャネルFETM65がO
FF状態になるのを防ぐものである。これに対し、第2
の実施形態の定電流源用PチャネルFET M70a
は、PチャネルFET M64およびPチャネルFET
M65がともにOFF状態になったときに、Nチャネ
ルFETM66がOFF状態になるのを防ぐものであ
る。
チャネルFET M70aの位置が変更になっただけで
あり、実質的に前記第1の実施形態と同様となる。この
ため、動作の説明は省略する。
の実施形態に係る演算増幅器の構成を示す回路図であ
る。図3において、前記第1の実施形態の構成を示す図
である図1の要素と同一又は対応する要素には、同一の
参照符号を付して、その詳細な説明を省略する。
形態と相違する点は、前記第1の実施形態における前記
低位側電源端子4側と、前記高位側電源端子5側とを逆
にした点である。すなわち、PチャネルFET M5
1、M52、M57,M58、M61,M62,M6
3,M64,M65をNチャネルFET M51b、M
52b、M57b,M58b、M61b,M62b,M
63b,M64b,M65bに置き換え、NチャネルF
ET M53、M54,M55,M56、M59,M6
0,M66,M67,M68,M69,M70をPチャ
ネルFETM53b、M54b,M55b,M56b、
M59b,M60b,M66b,M67b,M68b,
M69b,M70bに置き換えたものである。
逆になっただけであり、実質的に前記第1の実施形態と
同様となる。このため、動作の説明は省略する。
の実施形態に係る演算増幅器の構成を示す回路図であ
る。図4において、前記第3の実施形態の構成を示す図
である図3の要素と同一又は対応する要素には、同一の
参照符号を付して、その詳細な説明を省略する。
施形態における、前記高位側電源端子5側の定電流源用
PチャネルFET M70bを、前記低位側電源端子4
側に定電流源用NチャネルFET M70cとして、置
き換えたものである。実質的に前記第2の実施形態と同
様である。このため、動作の説明は省略する。
の実施形態に係る演算増幅器の構成を示す回路図であ
る。図5において、前記第1の実施形態の構成を示す図
である図1の要素と同一又は対応する要素には、同一の
参照符号を付して、その詳細な説明を省略する。
ET M101は、入力段K1の差動トランジスタ対の
出力信号を反転する反転用トランジスタとして作用し、
電流ミラー回路を構成するNチャネルFET M102
およびNチャネルFET M103がNチャネルFET
M101で反転された信号を更に反転して出力する。
FET M106、M107および定電流源用Nチャネ
ルFET M70に流す電流をそれぞれ、10μAとす
る。また、NチャネルFET M102、M103およ
びM104のトランジスタサイズをそれぞれ、1:2:
1の比率とする。平衡状態においては、NチャネルFE
T M104、M103およびM102のゲート−ソー
ス間電圧Vgsは、NチャネルFET M104のトラ
ンジスタサイズと、定電流源用PチャネルFET M1
06に流れる電流値とで決定される。したがって、Nチ
ャネルFET M103は20μA、NチャネルFET
M102は10μA流そうとする。しかし、定電流源
用PチャネルFET M107は10μAしか電流を流
さないので、NチャネルFET M103のドレイン−
ソース間電圧Vdsは、10μAしか流さない値に決定
される。そのため、NチャネルFET M103のドレ
イン電極、つまりNチャネルFET M66のゲート電
極の電圧値は下がる。これにより、NチャネルFETM
66は高抵抗になり、非常に小さな電流しか流さないO
FF状態となり、非常に小さな電流しか流さない状態に
なる。このため、出力段K3のアイドリング電流は、定
電流源用NチャネルFETM70で決定される。いま、
定電流源用NチャネルFET M70は、10μA流す
ために、アイドリング電流は10μAとなる。
の実施形態に係る演算増幅器の構成を示す回路図であ
る。図6において、前記第1の実施形態の構成を示す図
である図1の要素と同一又は対応する要素には、同一の
参照符号を付して、その詳細な説明を省略する。
形態と相違する点は、前記第5の実施形態における定電
流源用NチャネルFET M70を、定電流源用Pチャ
ネルFET M70bとして、前記高位側電源端子5側
に設けた点である。
の実施形態に係る演算増幅器の構成を示す回路図であ
る。図7において、前記第1の実施形態の構成を示す図
である図1の要素と同一又は対応する要素には、同一の
参照符号を付して、その詳細な説明を省略する。
T M77が、前記第1の実施形態における定電流源用
NチャネルFET M70に対応している。第7の実施
形態において、前記第1の実施形態と異なるのは、出力
段K3に、新たに定電流源用PチャネルFET M78
を設けた点である。
ら、前記駆動段K2のPチャネルFET M61のゲー
ト電位を上昇させる信号を入力したとき(充電時)に
は、出力段バイアス入力端子B2にバイアス入力して前
記定電流源用NチャネルFETM77を電流を流すON
状態とし、前記定電流源用PチャネルFET M78
は、殆ど電流を流さないOFF状態とする。一方、前記
入力段出力端子A1から、前記駆動段K2のPチャネル
FET M61のゲート電位を下降させる信号を入力し
たとき(放電時)には、出力段バイアス入力端子B1に
バイアス入力して前記定電流源用PチャネルFET M
78を電流を流すON状態とし、前記定電流源用Nチャ
ネルFET M77は、殆ど電流を流さないOFF状態
とする。これにより、前記第1の実施形態に比べて、充
放電時のバランスが良くなり、出力信号端子3からの出
力波形の歪みを最小限に抑えることがでいる。
の実施形態に係る演算増幅器の構成を示す回路図であ
る。図8において、前記第1の実施形態の構成を示す図
である図1の要素と同一又は対応する要素には、同一の
参照符号を付して、その詳細な説明を省略する。
態と前記第7の実施形態での考え方を採用したものであ
る。
にバイアス入力して定電流源用NチャネルFET M7
7aを電流を流すON状態とし、定電流源用Pチャネル
FET M78aは、殆ど電流を流さないOFF状態と
する。一方、放電時には、出力段バイアス入力端子B3
にバイアス入力して前記定電流源用PチャネルFETM
78aを電流を流すON状態とし、前記定電流源用Nチ
ャネルFET M77aは、殆ど電流を流さないOFF
状態とする。これにより、前記第1の実施形態に比べ
て、充放電時のバランスが良くなり、出力信号端子3か
らの出力波形の歪みを最小限に抑えることがでいる。
ントの一つを端的に示した図である。
力信号Siに応答して出力信号Soを出力する出力段部
K2,K3を備えた演算増幅器である。前記出力段部K
2,K3は、前記入力信号Siに基づいて生成される複
数(本例では2)の特定信号S1,S2のそれぞれに応
答してプッシュプル(push−pull)動作を行
い、前記プッシュプル動作の結果として前記出力信号S
oを生成する複数の出力段トランジスタM65,M66
を有している。前記複数の特定信号S1,S2は、前記
複数の出力段トランジスタM65,M66のそれぞれに
入力されるまでの遅延時間が同じ(遅延の差が無い)信
号として生成される。
S2のそれぞれは、前記入力信号Siを増幅する生成ト
ランジスタM63,M64によって生成され、前記第1
の特定信号S1を生成する前記生成トランジスタM64
の段数は1であり、前記第2の特定信号S2を生成する
前記生成トランジスタM63の段数は1であり、同じ段
数である。
前記第2の出力トランジスタM65,M66の接続点P
eと、前記第1の電源端子4との間に接続された第6の
定電流源M77aを備え、更に、前記接続点Peと、前
記第2の電源端子5との間に接続された第7の定電流源
M78aを備えている。
段K3にアイドリング電流を流すための手段として、定
電流源用FET M70、M70a、M70b、M70
c、M77、M78、M77a、M78aが用いられ
た。前記出力段K3にアイドリング電流を流すための手
段としては、これらの定電流源用トランジスタM70等
に限定されること無く、負荷抵抗であってもよい。抵抗
素子Rなどの負荷抵抗を、前記定電流源用NチャネルF
ET M70等の位置に、接続することにより、複数の
出力段トランジスタM65,66の全てが同時に高抵抗
状態またはOFF状態になることを阻止し、また、前記
出力信号端子3から出力される出力信号Soの生成が停
止されるのを阻止することができる。ただし、前記負荷
抵抗を設けた場合には、出力信号端子3の出力電圧(出
力信号So)によって、出力段K3のアイドリング電流
値が変わる。したがって、アイドリング電流の値を一定
値に設定したい場合には、前記負荷抵抗ではなく、上記
第1〜第9の実施形態のように、定電流源用トランジス
タを用いるのが好ましい。
第10の実施形態に係る演算増幅器の構成を示す回路図
である。図14において、前記第3の実施形態の構成を
示す図である図3の要素と同一又は対応する要素には、
同一の参照符号を付して、その詳細な説明を省略する。
施形態と相違する点は、前記第3実施形態におけるPチ
ャネルFET M66bに対して、電流ミラー接続され
たPチャネルFET M200が追加されている点であ
る。PチャネルFET M66bと、PチャネルFET
M200とは、電流ミラー回路を構成している。これ
は、出力段K3に、安定したアイドリング電流を流すた
めであり、そのため、前記第3の実施形態における定電
流源用PチャネルFET M70bを省略することがで
きる。PチャネルFET M200は、PチャネルFE
T M68bおよびNチャネルFET M63bに接続
されている。
第11の実施形態に係る演算増幅器の構成を示す回路図
である。図15において、前記第3の実施形態の構成を
示す図である図3の要素と同一又は対応する要素には、
同一の参照符号を付して、その詳細な説明を省略する。
施形態と相違する点は、前記第3実施形態におけるNチ
ャネルFET M65bに対して、電流ミラー接続され
たNチャネルFET M201が追加されている点であ
る。NチャネルFET M65bと、NチャネルFET
M201とは、電流ミラー回路を構成している。これ
は、出力段K3に、安定したアイドリング電流を流すた
めであり、そのため、前記第3の実施形態における定電
流源用PチャネルFET M70bを省略することがで
きる。NチャネルFET M201は、PチャネルFE
T M68bおよびNチャネルFET M63bに接続
されている。
第12の実施形態に係る演算増幅器の構成を示す回路図
である。図16においては、図5に示した前記第5の実
施形態における前記低位側電源端子4側と、前記高位側
電源端子5側とが逆にされている。すなわち、Pチャネ
ルFET M51、M52、M57,M58、M65、
M101,M106,M107,をNチャネルFET
M51e、M52e、M57e,M58e、M65e,
M101e,M106e,M107eに置き換え、Nチ
ャネルFET M53、M54,M55,M56、M5
9,M66,M102,M103,M104をPチャネ
ルFET M53e、M54e,M55e,M56e、
M59e,M66e,M102e,M103e,M10
4eに置き換えたものである。本実施形態の演算増幅器
において、前記第5の実施形態と回路の極性が逆になっ
た点についての動作の説明は省略する。
施形態と更に相違する点は、NチャネルFET M65
eに対して、電流ミラー接続されたNチャネルFET
M202が追加されている点である。NチャネルFET
M65eと、NチャネルFET M202とは、電流
ミラー回路を構成している。これは、出力段K3に、安
定したアイドリング電流を流すためであり、そのため、
前記第5の実施形態における定電流源用PチャネルFE
T M70を省略することができる。NチャネルFET
M202は、PチャネルFET M104eおよびN
チャネルFET M106eに接続されている。
第13の実施形態に係る演算増幅器の構成を示す回路図
である。図17において、前記第12の実施形態の構成
を示す図である図16の要素と同一又は対応する要素に
は、同一の参照符号を付して、その詳細な説明を省略す
る。
実施形態と相違する点は、前記NチャネルFET M2
02の代わりに、PチャネルFET M203が設けら
れている点である。PチャネルFET M66eと、P
チャネルFET M203とは、電流ミラー回路を構成
している。これは、出力段K3に、安定したアイドリン
グ電流を流すためであり、そのため、前記第5の実施形
態における定電流源用PチャネルFET M70を省略
することができる。PチャネルFET M203は、P
チャネルFET M103eおよびNチャネルFET
M107eに接続されている。
ジスタとして、FETを用いたが、FETに代えてバイ
ポーラトランジスタを用いてもよい。NチャネルFET
は、NPNバイポーラトランジスタに代え、Pチャネル
FETは、PNPバイポーラトランジスタに代えること
ができる。
てはFETの場合もバイポーラトランジスタの場合も差
がないため、演算増幅器としての基本的な動作は前記第
1〜第13の実施形態と同様となる。一般的にバイポー
ラトランジスタの方がFETに比べ相互コンダクタンス
が大きいため、前記第1〜第13の実施形態よりも利得
を大きくすることができる。このため、高精度の演算増
幅器が得られる。また、一般的にバイポーラトランジス
タの方がFETに比べ相互コンダクタンスが大きいた
め、立ち下がり時間はFETの場合に比べ小さくなる可
能性がある。
に応答して出力信号を出力する出力段部を備えた演算増
幅器であって、前記出力段部は、前記入力信号に基づい
て生成される複数の特定信号のそれぞれに応答してプッ
シュプル動作を行い、前記プッシュプル動作の結果とし
て前記出力信号を生成する複数の出力段トランジスタを
有し、前記複数の特定信号は、前記複数の出力段トラン
ジスタのそれぞれに入力されるまでの遅延時間が同じ信
号として生成されるため、オーバーシュートやアンダー
シュートの発生を最小限に抑えることのできる等の、安
定した動作を行うことができる。
路構成を示す図である。
路構成を示す図である。
路構成を示す図である。
路構成を示す図である。
路構成を示す図である。
路構成を示す図である。
路構成を示す図である。
路構成を示す図である。
路構成を示す図である。
る。
よび従来の演算増幅器のそれぞれの出力波形を示すグラ
フ図である。
演算増幅器で検出されたアンダーシュートが、第1の実
施形態の演算増幅器では検出されない状態を示す図であ
る。
演算増幅器および第1の実施形態の演算増幅器で、オー
バーシュートが検出されない状態を示す図である。
の回路構成を示す図である。
の回路構成を示す図である。
の回路構成を示す図である。
の回路構成を示す図である。
源) M78 定電流源用PチャネルFET M78a 定電流源用PチャネルFET(第7の定電流
源) M91 定電流源用PチャネルFET M92 定電流源用NチャネルFET M101 PチャネルFET M101e NチャネルFET M102 NチャネルFET M102e PチャネルFET M103 NチャネルFET M103e PチャネルFET M104 NチャネルFET M104e PチャネルFET M106 定電流源用PチャネルFET M106e 定電流源用NチャネルFET M107 定電流源用PチャネルFET M107e 定電流源用NチャネルFET M200 PチャネルFET M201 NチャネルFET M202 NチャネルFET M203 PチャネルFET Pa 接続点 Pb 接続点 Pc 接続点 Pd 接続点 Pe 接続点 Pg 入力端 Ph 出力端 Pk 接続点 Pj 接続点 S1 第1の特定信号 S2 第2の特定信号 Sa 単一の信号 Si 入力信号(入力段出力信号) So 出力信号 US アンダーシュート OS オーバーシュート
Claims (29)
- 【請求項1】 それぞれに複数の入力段入力信号が入力
される差動対トランジスタを複数有する入力段部と、入
力段出力信号を入力し、第1および第2の特定信号を出
力する駆動段部と、前記第1および第2の特定信号に応
答して出力信号を出力する出力段部を備えた演算増幅器
であって、前記駆動段部は、前記入力段出力信号を増幅して前記第
1および第2の特定信号を生成する1段または2段以上
の生成トランジスタと、この生成トランジスタのそれぞ
れに接続された定電流源と、を有し、 前記第1および第2の特定信号を前記出力段部に出力す
る前記生成トランジスタサイズがそれぞれ異なり、 前記第1の特定信号を生成する前記生成トランジスタの
段数と、前記第2の特定信号を生成する前記生成トラン
ジスタの段数は同じであり、 前記第1および第2の特定信号は、前記前記入力段出力
信号を基準にしたときの増幅率は互いに同じであり、 前記出力段部は、前記複数の入力段入力信号の信号電圧
の割合に応じて生成される前記第1および第2の特定信
号のそれぞれに応答してプッシュプル(push−pu
ll)動作を行い、前記プッシュプル動作の結果として
前記出力信号を生成する複数の出力段トランジスタを有
し、 前記第1および第2の特定信号は、前記複数の出力段ト
ランジスタのそれぞれに入力されるまでの遅延時間が実
質的に同じ信号として生成される演算増幅器。 - 【請求項2】 請求項1に記載の演算増幅器において、
前記複数の特定信号は、第1の特定信号と、第2の特定
信号とを備え、前記第1および前記第2の特定信号のそ
れぞれは、前記入力段出力信号を増幅する1段または2
段以上の生成トランジスタによって生成され、更に、前
記第1および前記第2の特定信号のいずれかを生成する
前記生成トランジスタに接続されるとともに、前記複数
の出力段トランジスタのいずれかに対して電流ミラー接
続される供給トランジスタを備えた 演算増幅器。 - 【請求項3】 請求項2記載の演算増幅器において、更
に、前記定電流源のうちの少なくとも一部の前記定電流
源および、前記複数の出力段トランジスタのうちの少な
くとも一部の前記出力段トランジスタが高抵抗状態また
はOFF状態となったときに、前記出力段部にアイドリ
ング電流を流すための手段を備えた演算増幅器。 - 【請求項4】 請求項1から3のいずれかに記載の演算
増幅器において、更に、前記複数の出力段トランジスタ
の少なくともいずれか一方にアイドリング電流を流すた
めの定電流源を備えた演算増幅器。 - 【請求項5】 請求項1から4のいずれかに記載の演算
増幅器において、前記出力信号は、前記演算増幅器の入
力側にフィードバックされ、更に、前記出力信号の生成
が停止されるのを阻止する手段を備えた演算増幅器。 - 【請求項6】 請求項1から5のいずれかに記載の演算
増幅器において、更に、前記複数の出力段トランジスタ
の全てが同時に高抵抗状態またはOFF状態になること
を阻止する手段を備えた演算増幅器。 - 【請求項7】 請求項1から5のいずれかに記載の演算
増幅器において、更に、前記複数の出力段トランジスタ
の少なくともいずれか一方に並列接続された定電流源を
備えた演算増幅器。 - 【請求項8】 請求項1から5のいずれかに記載の演算
増幅器において、前記複数の出力段トランジスタの少な
くともいずれか一方に流れるアイドリング電流の値を設
定する手段を備えた演算増幅器。 - 【請求項9】 請求項1から8のいずれかに記載の演算
増幅器において、前記駆動段部は、前記入力段出力信号
が入力される制御電極を有し、第1の電源端子と第2の
電源端子との間に接続された第1のトランジスタと、 前記第1の電源端子と前記第2の電源端子との間に前記
第1のトランジスタと直列に接続された第1の定電流源
と、 前記第1のトランジスタと前記第1の定電流源との接続
点に制御電極が接続され前記第1のトランジスタと前記
第1の定電流源との接続点と前記第2の電源端子との間
に接続された第2のトランジスタと、 前記第1のトランジスタと前記第1の定電流源との接続
点に制御電極が接続され前記第1の電源端子と前記第2
の電源端子との間に接続された第3のトランジスタと、 前記第1の電源端子と前記第2の電源端子との間に前記
第3のトランジスタと直列に接続された第2の定電流源
と、前記第1のトランジスタと前記第1の定電流源との
接続点に制御電極が接続され前記第1の電源端子と前記
第2の電源端子との間に接続された第4のトランジスタ
と、 前記第1の電源端子と前記第2の電源端子との間に前記
第4のトランジスタと直列に接続された第3の定電流源
とを備えている演算増幅器。 - 【請求項10】 請求項9記載の演算増幅器において、
前記出力段部は、前記第1の電源端子と前記第2の電源
端子との間に直列に接続され、制御電極が、前記第4の
トランジスタと前記第3の定電流源との接続点と、前記
第3のトランジスタと前記第2の定電流源との接続点
と、にそれぞれ接続された第1,第2の前記出力段トラ
ンジスタとを備え、前記第1および前記第2の出力段ト
ランジスタの接続点が前記出力信号が出力される出力端
子に接続されている演算増幅器。 - 【請求項11】 請求項10記載の演算増幅器におい
て、前記出力段部は、更に、前記第1および前記第2の
出力段トランジスタの前記接続点と、前記第1の電源端
子との間に接続された第4の定電流源を備えた演算増幅
器。 - 【請求項12】 請求項11記載の演算増幅器におい
て、前記出力段部は、更に、前記第1および前記第2の
出力段トランジスタの前記接続点と、前記第2の電源端
子との間に接続された第5の定電流源を備えた演算増幅
器。 - 【請求項13】 請求項1から8のいずれかに記載の演
算増幅器において、前記駆動段部は、 前記入力段出力
信号が入力される制御電極を有し、第1電極が第2の電
源端子に接続された第1のトランジスタと、 前記第1のトランジスタの第2電極を入力端に接続した
第1の電流ミラー回路と、 前記第1の電流ミラー回路の出力端と前記第2の電源端
子との間に接続された第1の定電流源と、 前記第1の電流ミラー回路の前記入力端を制御電極に接
続し、前記第1の電源端子と前記第2の電源端子との間
に接続された第2のトランジスタと、 前記第1の電源端子と前記第2の電源端子との間に前記
第2のトランジスタと直列に接続された第2の定電流源
とを備え、前記複数の特定信号を前記出力手段 部に出力
することを特徴とする演算増幅器。 - 【請求項14】 請求項13記載の演算増幅器におい
て、前記出力段部は、前記第1の電源端子と前記第2の
電源端子との間に直列に接続され、制御電極が、前記第
2の定電流源と前記第2のトランジスタとの接続点と、
前記第1の電流ミラー回路の出力端と、にそれぞれ接続
された第1,第2の前記出力段トランジスタとを備え、 前記第1および前記第2の出力段トランジスタの接続点
が前記出力信号が出力される出力端子に接続されている
演算増幅器。 - 【請求項15】 請求項14記載の演算増幅器におい
て、前記出力段部は、更に、前記第1および前記第2の
出力段トランジスタの前記接続点と、前記第1の電源端
子との間に接続された第3の定電流源を備えた演算増幅
器。 - 【請求項16】 請求項15記載の演算増幅器におい
て、前記出力段部は、更に、前記第1および前記第2の
出力段トランジスタの前記接続点と、前記第2の電源端
子との間に接続された第4の定電流源を備えた演算増幅
器。 - 【請求項17】 複数の入力段入力信号がそれぞれ入力
される第1、第2の入力端子に制御電極がそれぞれ接続
され互いに逆導電型の第1、第2の差動トランジスタ対
と、 前記第1、第2の差動トランジスタ対にそれぞれ接続さ
れた第1、第2の定電流源と、 前記第1の差動トランジスタ対の一の出力端および前記
第2の差動トランジスタ対の一の出力端と第1の電源端
子との間に接続された第1の電流ミラー回路と、 前記第1の差動トランジスタ対の他の出力端および前記
第2の差動トランジスタ対の他の出力端と前記第1の電
源端子との間に接続された第2の電流ミラー回路と、 前記第2の差動トランジスタ対と第2の電源端子との間
に接続された負荷回路と、 前記第2の差動トランジスタ対の前記他の出力端と前記
負荷回路との接続点に制御電極が接続され、前記第1の
電源端子と前記第2の電源端子との間に接続された第1
のトランジスタと、 前記第1の電源端子と前記第2の電源端子との間に前記
第1のトランジスタと直列に接続された第3の定電流源
と、 前記第1のトランジスタと前記第3の定電流源との接続
点に制御電極が接続され前記第1のトランジスタと前記
第3の定電流源との接続点と前記第2の電源端子との間
に接続された第2のトランジスタと、 前記第1のトランジスタと前記第3の定電流源との接続
点に制御電極が接続され前記第1の電源端子と前記第2
の電源端子との間に接続された第3のトランジスタと、 前記第1の電源端子と前記第2の電源端子との間に前記
第3のトランジスタと直列に接続された第4の定電流源
と、 前記第1のトランジスタと前記第3の定電流源との接続
点に制御電極が接続され前記第1の電源端子と前記第2
の電源端子との間に接続された第4のトランジスタと、 前記第1の電源端子と前記第2の電源端子との間に前記
第4のトランジスタと直列に接続された第5の定電流源
と、 前記第1の電源端子と前記第2の電源端子との間に直列
に接続され、制御電極が、前記第4のトランジスタと前
記第5の定電流源との接続点と、前記第3のトランジス
タと前記第4の定電流源との接続点と、にそれぞれ接続
された第1,第2の出力トランジスタとを備え、 複数の前記接続点には、それぞれ前記複数の入力段入力
信号の信号電圧の割合に応じて生成される複数の特定信
号が供給され、 前記第1および前記第2の出力トランジスタの接続点が
出力端子に接続され、前記第3トラジスタと前記第4の
トラジスタのサイズが異なることを特徴とする演算増幅
器。 - 【請求項18】 請求項17記載の演算増幅器におい
て、更に、前記第1および前記第2の出力トランジスタ
の接続点と、前記第1の電源端子との間に接続された第
6の定電流源を備えた演算増幅器。 - 【請求項19】 請求項18記載の演算増幅器におい
て、前記第3から前記第6の定電流源は、それぞれ、定
電流源用トランジスタからなり、 前記定電流源用トランジスタのそれぞれの制御電極は、
互いに等しいバイアス電圧が印加される演算増幅器。 - 【請求項20】 請求項19記載の演算増幅器におい
て、更に、前記第1および前記第2の出力トランジスタ
の接続点と、前記第2の電源端子との間に接続された第
7の定電流源を備えた演算増幅器。 - 【請求項21】 複数の入力段入力信号がそれぞれ入力
される第1、第2の入力端子に制御電極がそれぞれ接続
され互いに逆導電型の第1、第2の差動トランジスタ対
と、 前記第1、第2の差動トランジスタ対にそれぞれ接続さ
れた第1、第2の定電流源と、 前記第1の差動トランジスタ対の一の出力端および前記
第2の差動トランジスタ対の一の出力端と第1の電源端
子との間に接続された第1の電流ミラー回路と、 前記第1の差動トランジスタ対の他の出力端および前記
第2の差動トランジスタ対の他の出力端と前記第1の電
源端子との間に接続された第2の電流ミラー回路と、 前記第2の差動トランジスタ対と第2の電源端子との間
に接続された負荷回路と、 前記第2の差動トランジスタ対の前記他の出力端と前記
負荷回路との接続点に制御電極が接続され、第1電極が
前記第2の電源端子に接続された第1のトランジスタ
と、 前記第1のトランジスタの第2電極を入力端に接続した
第3の電流ミラー回路と、 前記第3の電流ミラー回路の出力端と前記第2の電源端
子との間に接続された第3の定電流源と、 前記第3の電流ミラー回路の前記入力端を制御電極に接
続し、前記第1の電源端子と前記第2の電源端子との間
に接続された第2のトランジスタと、 前記第1の電源端子と前記第2の電源端子との間に前記
第2のトランジスタと直列に接続された第4の定電流源
と、 前記第1の電源端子と前記第2の電源端子との間に直列
に接続され、制御電極が、前記第4の定電流源と前記第
2のトランジスタとの接続点と、前記第3の電流ミラー
回路の出力端と、にそれぞれ接続された第1,第2の出
力トランジスタとを備え、 前記接続点と前記出力端には、それぞれ前記複数の入力
段入力信号の信号電圧の割合に応じて生成される複数の
特定信号が供給され、前記第1および前記第2の出力ト
ランジスタの接続点が出力端子に接続され、前記第2の
トラジスタと前記第3の電流ミラー回路のトランジスタ
サイズが異なることを特徴とする演算増幅器。 - 【請求項22】 請求項21記載の演算増幅器におい
て、更に、前記第1および前記第2の出力トランジスタ
の接続点と、前記第1の電源端子との間に接続された第
5の定電流源を備えた演算増幅器。 - 【請求項23】 請求項22記載の演算増幅器におい
て、更に、前記第1および前記第2の出力トランジスタ
の接続点と、前記第2の電源端子との間に接続された第
6の定電流源を備えた演算増幅器。 - 【請求項24】 請求項9記載の演算増幅器において、
前記駆動段部は、前記入力段出力信号が入力される制御
電極を有し、第1の電源端子と第2の電源端子との間に
接続された第1のトランジスタと、 前記第1の電源端子と前記第2の電源端子との間に前記
第1のトランジスタと直列に接続された第1の定電流源
と、 前記第1のトランジスタと前記第1の定電流源との接続
点に制御電極が接続され前記第1のトランジスタと前記
第1の定電流源との接続点と前記第2の電源端子との間
に接続された第2のトランジスタと、 前記第1のトランジスタと前記第1の定電流源との接続
点に制御電極が接続され前記第1の電源端子と前記第2
の電源端子との間に接続された第3のトランジスタと、 前記第3のトランジスタに制御電極が接続され、前記第
1の電源端子と前記第2の電源端子との間に前記第3の
トランジスタと直列に接続された第4のトランジスタ
と、 前記第1の電源端子と前記第2の電源端子との間に前記
第3のトランジスタおよび前記第4のトランジスタと直
列に接続された第2の定電流源と、 前記第1のトランジスタと前記第1の定電流源との接続
点に制御電極が接続され前記第1の電源端子と前記第2
の電源端子との間に接続された第5のトランジスタと、 前記第1の電源端子と前記第2の電源端子との間に前記
第5のトランジスタと直列に接続された第3の定電流源
とを備えている演算増幅器。 - 【請求項25】 請求項24記載の演算増幅器におい
て、 前記出力段部は、 前記第1の電源端子と前記第2の電源端子との間に接続
され、制御電極が、前記第5のトランジスタと前記第3
の定電流源との接続点に接続された第1の前記出力段ト
ランジスタと、 前記第1の電源端子と前記第2の電源端子との間に接続
され、前記第4のトランジスタと電流ミラー接続された
第2の前記出力段トランジスタとを備え、 前記第1および前記第2の出力段トランジスタの接続点
が前記出力信号が出力される出力端子に接続されている
演算増幅器。 - 【請求項26】それぞれに複数の入力段入力信号が入力
される差動対トランジスタを複数有する入力段部と、入
力段出力信号を入力し、第1および第2の特定信号を出
力する駆動段部と、前記第1および第2の特定信号に応
答して出力信号を出力する出力段部を備えた演算増幅器
であって、前記第1の特定信号を生成するトランジスタの段数と、
前記第2の特定信号を生成するトランジスタの段数は同
じであり、 前記第1および第2の特定信号は、前記前記入力段出力
信号を基準にしたときの増幅率は互いに同じであり、 前記駆動段部は、 前記入力段出力信号が入力される制御
電極を有し、第1電極が第2の電源端子に接続された第
1のトランジスタと、 前記第1のトランジスタの第2電極を入力端に接続した
第1の電流ミラー回路と、 前記第1の電流ミラー回路の出力端に制御電極が接続さ
れ、前記第1の電源端子と前記第2の電源端子との間に
接続された第2のトランジスタと、 前記第2のトランジスタと直列に接続され、前記第1の
電源端子と前記第2の電源端子との間に接続された第1
の定電流源と、 前記第1の電流ミラー回路の前記入力端を制御電極に接
続し、前記第1の電源端子と前記第2の電源端子との間
に接続された第3のトランジスタと、 前記第1の電源端子と前記第2の電源端子との間に前記
第3のトランジスタと直列に接続された第2の定電流源
とを備え、 前記出力段部は、前記複数の入力段入力信号の信号電圧
の割合に応じて生成される前記第1および第2の特定信
号のそれぞれに応答してプッシュプル(push−pu
ll)動作を行い、前記プッシュプル動作の結果として
前記出力信号を生成する複数の出力段トランジスタを有
し、 前記第1および第2の特定信号は、前記複数の出力段ト
ランジスタのそれぞれに入力されるまでの遅延時間が実
質的に同じ信号として生成され、前記第1および第2の
特定信号を出力する前記第1の電流ミラー回路のトラン
ジスタと前記第3のトランジスタのトランジスタのサイ
ズが異なることを特徴とする演算増幅器。 - 【請求項27】 請求項26記載の演算増幅器におい
て、前記出力段部は、前記第1の電源端子と前記第2の
電源端子との間に接続され、制御電極が、前記第3のト
ランジスタと前記第2の定電流源との接続点に接続され
た第1の前記出力段トランジスタと、 前記第1の電源端子と前記第2の電源端子との間に接続
され、前記第2のトランジスタと電流ミラー接続された
第2の前記出力段トランジスタとを備え、 前記第1および前記第2の出力段トランジスタの接続点
が前記出力信号が出力される出力端子に接続されている
演算増幅器。 - 【請求項28】 複数の入力段入力信号がそれぞれ入力
される第1、第2の入力端子に制御電極がそれぞれ接続
され互いに逆導電型の第1、第2の差動トランジスタ対
と、 前記第1、第2の差動トランジスタ対にそれぞれ接続さ
れた第1、第2の定電流源と、 前記第1の差動トランジスタ対の一の出力端および前記
第2の差動トランジスタ対の一の出力端と第1の電源端
子との間に接続された第1の電流ミラー回路と、 前記第1の差動トランジスタ対の他の出力端および前記
第2の差動トランジスタ対の他の出力端と前記第1の電
源端子との間に接続された第2の電流ミラー回路と、 前記第2の差動トランジスタ対と第2の電源端子との間
に接続された負荷回路と、 前記第2の差動トランジスタ対の前記他の出力端と前記
負荷回路との接続点に制御電極が接続され、前記第1の
電源端子と前記第2の電源端子との間に接続された第1
のトランジスタと、 前記第1の電源端子と前記第2の電源端子との間に前記
第1のトランジスタと直列に接続された第3の定電流源
と、 前記第1のトランジスタと前記第3の定電流源との接続
点に制御電極が接続され前記第1のトランジスタと前記
第3の定電流源との接続点と前記第2の電源端子との間
に接続された第2のトランジスタと、 前記第1のトランジスタと前記第3の定電流源との接続
点に制御電極が接続され前記第1の電源端子と前記第2
の電源端子との間に接続された第3のトランジスタと、 前記第3のトランジスタに制御電極が接続され、前記第
1の電源端子と前記第2の電源端子との間に前記第3の
トランジスタと直列に接続された第4のトランジスタ
と、 前記第1の電源端子と前記第2の電源端子との間に前記
第3のトランジスタおよび前記第4のトランジスタと直
列に接続された第4の定電流源と、 前記第1のトランジスタと前記第3の定電流源との接続
点に制御電極が接続され前記第1の電源端子と前記第2
の電源端子との間に接続された第5のトランジスタと、 前記第1の電源端子と前記第2の電源端子との間に前記
第5のトランジスタと直列に接続された第5の定電流源
と、 前記第1の電源端子と前記第2の電源端子との間に接続
され、制御電極が、前記第5のトランジスタと前記第5
の定電流源との接続点に接続された第1の出力段トラン
ジスタと、 前記第1の電源端子と前記第2の電源端子との間に接続
され、前記第4のトランジスタと電流ミラー接続された
第2の出力段トランジスタとを備え、 前記第1の出力段トランジスタおよび前記第2の出力段
トランジスタの制御電極には、それぞれ前記複数の入力
段入力信号の信号電圧の割合に応じて生成される特定信
号が供給され、 前記第1および前記第2の出力段トランジスタの接続点
が出力端子に接続され、前記第3のトランジスタと前記
第5のトラジスタのサイズが異なることを特徴とする演
算増幅器。 - 【請求項29】 複数の入力段入力信号がそれぞれ入力
される第1、第2の入力端子に制御電極がそれぞれ接続
され互いに逆導電型の第1、第2の差動トランジスタ対
と、 前記第1、第2の差動トランジスタ対にそれぞれ接続さ
れた第1、第2の定電流源と、 前記第1の差動トランジスタ対の一の出力端および前記
第2の差動トランジスタ対の一の出力端と第1の電源端
子との間に接続された第1の電流ミラー回路と、 前記第1の差動トランジスタ対の他の出力端および前記
第2の差動トランジスタ対の他の出力端と前記第1の電
源端子との間に接続された第2の電流ミラー回路と、 前記第2の差動トランジスタ対と第2の電源端子との間
に接続された負荷回路と、 前記第2の差動トランジスタ対の前記他の出力端と前記
負荷回路との接続点に制御電極が接続され、第1電極が
前記第2の電源端子に接続された第1のトランジスタ
と、 前記第1のトランジスタの第2電極を入力端に接続した
第3の電流ミラー回路と、 前記第3の電流ミラー回路の出力端に制御電極が接続さ
れ、前記第1の電源端子と前記第2の電源端子との間に
接続された第2のトランジスタと、 前記第2のトランジスタと直列に接続され、前記第1の
電源端子と前記第2の電源端子との間に接続された第3
の定電流源と、 前記第3の電流ミラー回路の前記入力端を制御電極に接
続し、前記第1の電源端子と前記第2の電源端子との間
に接続された第3のトランジスタと、 前記第1の電源端子と前記第2の電源端子との間に前記
第3のトランジスタと直列に接続された第4の定電流源
と、 前記第1の電源端子と前記第2の電源端子との間に接続
され、制御電極が、前記第3のトランジスタと前記第4
の定電流源との接続点に接続された第1の出力段トラン
ジスタと、 前記第1の電源端子と前記第2の電源端子との間に接続
され、前記第2のトランジスタと電流ミラー接続された
第2の出力段トランジスタとを備え、 前記第1の出力段トランジスタおよび前記第2の出力段
トランジスタの制御電極には、それぞれ前記複数の入力
段入力信号の信号電圧の割合に応じて生成される特定信
号が供給され、 前記第1および前記第2の出力段トランジスタの接続点
が出力端子に接続され、前記特定信号を出力する前記第
3の電流ミラー回路のトランジスタと前記第3のトラン
ジスタのトランジスタサイズが異なることを特徴とする
演算増幅器。
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