JP3251019B2 - 低インピーダンスｃｍｏｓ出力段および方法 - Google Patents
低インピーダンスｃｍｏｓ出力段および方法Info
- Publication number
- JP3251019B2 JP3251019B2 JP52137498A JP52137498A JP3251019B2 JP 3251019 B2 JP3251019 B2 JP 3251019B2 JP 52137498 A JP52137498 A JP 52137498A JP 52137498 A JP52137498 A JP 52137498A JP 3251019 B2 JP3251019 B2 JP 3251019B2
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- conductivity type
- coupled
- conductor
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
- H03F3/3028—CMOS common source output SEPP amplifiers with symmetrical driving of the end stage
- H03F3/303—CMOS common source output SEPP amplifiers with symmetrical driving of the end stage using opamps as driving stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3055—Parallelled mixed SEPP stages, e.g. a CMOS common drain and a CMOS common source in parallel or bipolar SEPP and FET SEPP in parallel
- H03F3/3059—Parallelled mixed SEPP stages, e.g. a CMOS common drain and a CMOS common source in parallel or bipolar SEPP and FET SEPP in parallel with symmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45462—Indexing scheme relating to differential amplifiers the CSC comprising a cascode circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45478—Indexing scheme relating to differential amplifiers the CSC comprising a cascode mirror circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45508—Indexing scheme relating to differential amplifiers the CSC comprising a voltage generating circuit as bias circuit for the CSC
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45696—Indexing scheme relating to differential amplifiers the LC comprising more than two resistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45702—Indexing scheme relating to differential amplifiers the LC comprising two resistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 発明の背景 本発明は、CMOS増幅器およびそのための低インピーダ
ンス出力段に関し、特に、動作温度、供給電圧、および
集積回路処理パラメータの通常の変動範囲では、その出
力トランジスタにおける静止バイアス電流（quiescent
bias current）の許容レベルを維持する、低インピーダ
ンス出力段に関するものである。
ンス出力段に関し、特に、動作温度、供給電圧、および
集積回路処理パラメータの通常の変動範囲では、その出
力トランジスタにおける静止バイアス電流（quiescent
bias current）の許容レベルを維持する、低インピーダ
ンス出力段に関するものである。
集積回路CMOS増幅器が理想的であれば、非常に低い出
力インピーダンス、正および負電源電圧レベル間の大き
な出力電圧のスイング（swing）、線形な出力信号、お
よび低歪みを与える出力段を有することになる。出力段
の出力トランジスタにおける選択DC即ち静止バイアス電
流は、本質的に、電源電圧、トランジスタ、抵抗および
回路のその他の構成部品間の不整合、ならびに種々の集
積回路処理パラメータの許容範囲に対して一定でなけれ
ばならない。
力インピーダンス、正および負電源電圧レベル間の大き
な出力電圧のスイング（swing）、線形な出力信号、お
よび低歪みを与える出力段を有することになる。出力段
の出力トランジスタにおける選択DC即ち静止バイアス電
流は、本質的に、電源電圧、トランジスタ、抵抗および
回路のその他の構成部品間の不整合、ならびに種々の集
積回路処理パラメータの許容範囲に対して一定でなけれ
ばならない。
処理パラメータおよび回路動作状態の許容範囲全体に
おいて、低出力インピーダンスおよび一定静止電流（即
ち、無負荷電流）を有するCMOS増幅回路を提供すること
は、当業者にとって以前より特に興味をそそられること
であった。一方のチャネル型、例えば、Ｎ−チャネルの
大きな出力MOSFETを有する誤差増幅器（error amplifie
r）を含む「疑似デバイス（quasi−device）」を用い
て、反対のチャネル型（この場合Ｐ−チャネル）のMOSF
ETの挙動を「模擬」することは公知である。このような
「疑似デバイス」は、この図1Aに示すように、ソース・
フォロワ構成で用いる場合が多い。疑似デバイスで構成
した出力段は、ソース・フォロワと同様、低出力インピ
ーダンスを有し、しかもソース・フォロワよりも出力電
圧のスイングが大きいという更に別の利点を有する。
おいて、低出力インピーダンスおよび一定静止電流（即
ち、無負荷電流）を有するCMOS増幅回路を提供すること
は、当業者にとって以前より特に興味をそそられること
であった。一方のチャネル型、例えば、Ｎ−チャネルの
大きな出力MOSFETを有する誤差増幅器（error amplifie
r）を含む「疑似デバイス（quasi−device）」を用い
て、反対のチャネル型（この場合Ｐ−チャネル）のMOSF
ETの挙動を「模擬」することは公知である。このような
「疑似デバイス」は、この図1Aに示すように、ソース・
フォロワ構成で用いる場合が多い。疑似デバイスで構成
した出力段は、ソース・フォロワと同様、低出力インピ
ーダンスを有し、しかもソース・フォロワよりも出力電
圧のスイングが大きいという更に別の利点を有する。
米国特許第4,480,230号（ブレーマその他（Brehmer e
t al.））では、クラスAB出力段に追加の回路を付加し
て、大きな静止電流が出力MOSFETに流れているときを検
知してフィードバックを与え、これを用いて出力MOSFET
における静止（無負荷）電流を減衰させるている。米国
特許第5,162,752号（コーラマバディ（Khorramabad
i））は、並列に接続し、別個の誤差増幅器で駆動する
ようにした、クラスＢ出力MOSFETとクラスAB出力MOSFET
の使用を開示している。しかしながら、ブレーマその他
およびコーラマバディの回路は双方とも複雑であり、温
度、電源電圧および集積回路プロセス・パラメータの典
型的な変動の関数として、出力MOSFETを流れる静止電流
量の大きな変動の問題は、いずれも解決していない。
t al.））では、クラスAB出力段に追加の回路を付加し
て、大きな静止電流が出力MOSFETに流れているときを検
知してフィードバックを与え、これを用いて出力MOSFET
における静止（無負荷）電流を減衰させるている。米国
特許第5,162,752号（コーラマバディ（Khorramabad
i））は、並列に接続し、別個の誤差増幅器で駆動する
ようにした、クラスＢ出力MOSFETとクラスAB出力MOSFET
の使用を開示している。しかしながら、ブレーマその他
およびコーラマバディの回路は双方とも複雑であり、温
度、電源電圧および集積回路プロセス・パラメータの典
型的な変動の関数として、出力MOSFETを流れる静止電流
量の大きな変動の問題は、いずれも解決していない。
図１を参照すると、図示のバイアス回路の内抵抗R1お
よびMOSFET M1〜M6を含む部分２は、従来技術のバイア
ス回路を構成し、MOSFET M1を強力な反転エッジ、即
ち、丁度「オン」に切り替えるエッジに保持するように
動作する。このバイアス回路２は、導体12および13上に
バイアス電流を供給し、図１におけるM9およびM10のよ
うなカレント・ミラー出力トランジスタを駆動するため
に、一般的に用いている。このようなカレント・ミラー
出力トランジスタは、差動増幅段３に対して定電流源と
して機能する。しかしながら、図１の従来技術の回路１
の部分２は、電源電圧、温度、およびCMOS処理パラメー
タの典型的な範囲にわたって、CMOS増幅器の出力トラン
ジスタにおける静止バイアス電流を一定に維持するとい
う前述の問題を解決する指標を与えるものではない。薄
膜抵抗のレーザ・トリミングによって、前述の集積回路
のプロセス・パラメータの変動のいくつかは補償できる
ものの、レーザ・トリミングは回避することが望まし
い。何故なら、これは非常にコストがかかるプロセスで
あるからである。
よびMOSFET M1〜M6を含む部分２は、従来技術のバイア
ス回路を構成し、MOSFET M1を強力な反転エッジ、即
ち、丁度「オン」に切り替えるエッジに保持するように
動作する。このバイアス回路２は、導体12および13上に
バイアス電流を供給し、図１におけるM9およびM10のよ
うなカレント・ミラー出力トランジスタを駆動するため
に、一般的に用いている。このようなカレント・ミラー
出力トランジスタは、差動増幅段３に対して定電流源と
して機能する。しかしながら、図１の従来技術の回路１
の部分２は、電源電圧、温度、およびCMOS処理パラメー
タの典型的な範囲にわたって、CMOS増幅器の出力トラン
ジスタにおける静止バイアス電流を一定に維持するとい
う前述の問題を解決する指標を与えるものではない。薄
膜抵抗のレーザ・トリミングによって、前述の集積回路
のプロセス・パラメータの変動のいくつかは補償できる
ものの、レーザ・トリミングは回避することが望まし
い。何故なら、これは非常にコストがかかるプロセスで
あるからである。
その結果、低インピーダンスCMOS出力段の改良、即
ち、正および負電源電圧間に大きな出力電圧のスイング
を与えることができ、出力MOSFETにおいて実質的に一定
の静止電流を有し、出力段の回路に不当な複雑性を追加
することなく、更に薄膜抵抗等のレーザ・トリミングに
伴うコストも発生しないことに対する要望は、満たされ
ていない。
ち、正および負電源電圧間に大きな出力電圧のスイング
を与えることができ、出力MOSFETにおいて実質的に一定
の静止電流を有し、出力段の回路に不当な複雑性を追加
することなく、更に薄膜抵抗等のレーザ・トリミングに
伴うコストも発生しないことに対する要望は、満たされ
ていない。
発明の概要 したがって、本発明の目的は、低インピーダンスCMOS
出力段において、電源電圧、CMOS処理パラメータ、およ
びチップ温度の典型的な変動に対して、当該出力段の出
力トランジスタにおける低インピーダンス負荷および定
常DCバイアス電流に、大きな出力電圧のスイングを与え
るために使用可能な低インピーダンスCMOS出力段を提供
することである。
出力段において、電源電圧、CMOS処理パラメータ、およ
びチップ温度の典型的な変動に対して、当該出力段の出
力トランジスタにおける低インピーダンス負荷および定
常DCバイアス電流に、大きな出力電圧のスイングを与え
るために使用可能な低インピーダンスCMOS出力段を提供
することである。
本発明の別の目的は、前述の種類の低インピーダンス
CMOS出力段において、許容できない回路の複雑化や、抵
抗値のレーザ・トリミングの必要性を回避する、低イン
ピーダンスCMOS出力段を提供することである。
CMOS出力段において、許容できない回路の複雑化や、抵
抗値のレーザ・トリミングの必要性を回避する、低イン
ピーダンスCMOS出力段を提供することである。
端的に述べれば、本発明は、その一実施形態によれ
ば、バイアス回路（２）、誤差増幅器（３）、および第
1P−チャネル・プルアップMOSFET（M11）を含むCMOS出
力回路を提供する。バイアス回路（２）は、第１供給電
圧導体（VDD）と第１導体（10）との間に結合した第１
抵抗（R1）と、前記第１供給電圧導体（VDD）に結合し
たソース、前記第１導体（10）に結合したゲート、およ
び第２導体（11）に結合したドレインを有する第1P−チ
ャネルMOSFET（M1）と、前記第１導体（10）に結合した
ソース、前記第２導体（11）に結合したゲート、および
第２供給電圧導体（８）にソースを結合した第1N−チャ
ネル・カレント・ミラー制御MOSFET（M4）のドレインと
ゲートとに結合したドレインを有する第2P−チャネルMO
SFET（M2）と、前記第1N−チャネル・カレント・ミラー
制御MOSFET（M4）の前記ゲートに結合したゲート、前記
第２供給電圧導体（８）に結合したソース、および前記
第２導体（11）に結合したドレインを有する第1N−チャ
ネル・カレント・ミラー出力MOSFET（M6）とを含む。誤
差増幅器（３）は、第１（M7）および第２（M8）Ｎ−チ
ャネル入力MOSFETを含む。第1N−チャネル入力MOSFET
（M7）のゲートは、第１入力端子（４）に結合してあ
り、第2N−チャネル入力MOSFET（M8）のゲートは第２入
力端子（５）に結合してある。第2N−チャネル・カレン
ト・ミラー出力トランジスタ（M10）は、第1N−チャネ
ル・カレント・ミラー制御トランジスタ（M4）のゲート
に結合したゲートと、第２供給電圧導体（８）に結合し
たソースと、第１（M7）および第２（M8）Ｎ−チャネル
入力MOSFETのソースに結合したドレインとを有する。第
１供給電圧導体（VDD）と第１（M7）および第２（M8）
Ｎ−チャネル入力MOSFETのドレインとの間に、それぞ
れ、第１（R2）および第２（R3）抵抗性負荷回路を結合
してある。第1P−チャネル・プルアップMOSFET（M11）
は、第２（M8）Ｐ−チャネル入力MOSFETのドレインに結
合したゲートと、第１供給電圧導体（VDD）に結合した
ソースと、出力端子（７）に結合したドレインとを有す
る。第１（R2）および第２（R3）抵抗性負荷回路の抵抗
を均衡化し、第1P−チャネル・プルアップMOSFET（M1
1）を強力な反転付近にバイアスし、これに第１バイア
ス電流を生成させる。第１バイアス電流は、第1P−チャ
ネルMOSFET（M1）を通過するバイアス電流の所定の倍数
である。第１バイアス電流は、第1P−チャネルMOSFET
（M1）をその強力な反転状態のエッジにおいてバイアス
することによって生成する。第2N−チャネル・カレント
・ミラー出力MOSFET（M10）のチャネル幅対チャネル長
比は、第１スケール・ファクタｋに第1P−チャネル・カ
レント・ミラー制御トランジスタ（M4）のチャネル幅対
チャネル長比を乗算した値であり、第１（R2）および第
２（R3）抵抗性負荷回路の抵抗値は、第１抵抗（R1）の
抵抗値を所定のファクタｋで除算した値に比例する。
ば、バイアス回路（２）、誤差増幅器（３）、および第
1P−チャネル・プルアップMOSFET（M11）を含むCMOS出
力回路を提供する。バイアス回路（２）は、第１供給電
圧導体（VDD）と第１導体（10）との間に結合した第１
抵抗（R1）と、前記第１供給電圧導体（VDD）に結合し
たソース、前記第１導体（10）に結合したゲート、およ
び第２導体（11）に結合したドレインを有する第1P−チ
ャネルMOSFET（M1）と、前記第１導体（10）に結合した
ソース、前記第２導体（11）に結合したゲート、および
第２供給電圧導体（８）にソースを結合した第1N−チャ
ネル・カレント・ミラー制御MOSFET（M4）のドレインと
ゲートとに結合したドレインを有する第2P−チャネルMO
SFET（M2）と、前記第1N−チャネル・カレント・ミラー
制御MOSFET（M4）の前記ゲートに結合したゲート、前記
第２供給電圧導体（８）に結合したソース、および前記
第２導体（11）に結合したドレインを有する第1N−チャ
ネル・カレント・ミラー出力MOSFET（M6）とを含む。誤
差増幅器（３）は、第１（M7）および第２（M8）Ｎ−チ
ャネル入力MOSFETを含む。第1N−チャネル入力MOSFET
（M7）のゲートは、第１入力端子（４）に結合してあ
り、第2N−チャネル入力MOSFET（M8）のゲートは第２入
力端子（５）に結合してある。第2N−チャネル・カレン
ト・ミラー出力トランジスタ（M10）は、第1N−チャネ
ル・カレント・ミラー制御トランジスタ（M4）のゲート
に結合したゲートと、第２供給電圧導体（８）に結合し
たソースと、第１（M7）および第２（M8）Ｎ−チャネル
入力MOSFETのソースに結合したドレインとを有する。第
１供給電圧導体（VDD）と第１（M7）および第２（M8）
Ｎ−チャネル入力MOSFETのドレインとの間に、それぞ
れ、第１（R2）および第２（R3）抵抗性負荷回路を結合
してある。第1P−チャネル・プルアップMOSFET（M11）
は、第２（M8）Ｐ−チャネル入力MOSFETのドレインに結
合したゲートと、第１供給電圧導体（VDD）に結合した
ソースと、出力端子（７）に結合したドレインとを有す
る。第１（R2）および第２（R3）抵抗性負荷回路の抵抗
を均衡化し、第1P−チャネル・プルアップMOSFET（M1
1）を強力な反転付近にバイアスし、これに第１バイア
ス電流を生成させる。第１バイアス電流は、第1P−チャ
ネルMOSFET（M1）を通過するバイアス電流の所定の倍数
である。第１バイアス電流は、第1P−チャネルMOSFET
（M1）をその強力な反転状態のエッジにおいてバイアス
することによって生成する。第2N−チャネル・カレント
・ミラー出力MOSFET（M10）のチャネル幅対チャネル長
比は、第１スケール・ファクタｋに第1P−チャネル・カ
レント・ミラー制御トランジスタ（M4）のチャネル幅対
チャネル長比を乗算した値であり、第１（R2）および第
２（R3）抵抗性負荷回路の抵抗値は、第１抵抗（R1）の
抵抗値を所定のファクタｋで除算した値に比例する。
別の実施形態では、第２抵抗性負荷回路（R3）は、第
１供給電圧導体（VDD）と第３導体（15）との間に結合
した第１負荷抵抗（R4）、および第３導体と第2N−チャ
ネル入力MOSFET（M8）のドレインとの間に結合した第２
負荷抵抗（R5）を含む。CMOS出力回路は、第１供給電圧
導体（VDD）に結合したソースと、第３導体（15）に結
合したゲートと、出力導体（７）に結合したドレインと
を有する、第2P−チャネル・プルアップMOSFET（M12）
を含む。第１負荷抵抗（R4）は、第１スケール・ファク
タｋで除算した第１抵抗（R1）の抵抗値（R1）をファク
タ（１−ｃ）と乗算した値に比例する抵抗値を有し、第
２負荷抵抗（R5）は、第１スケール・ファクタｋで除算
した第１抵抗（R1）の抵抗値（R1）を第２スケール・フ
ァクタｃと乗算した値に比例する抵抗値を有し、第2P−
チャネル・プルアップMOSFET（M12）に、第２静止バイ
アス電流を生成させる。第２静止バイアス電流は、弱い
反転状態にバイアスした第2P−チャネル・プルアップMO
SFET（M12）によって生成する。
１供給電圧導体（VDD）と第３導体（15）との間に結合
した第１負荷抵抗（R4）、および第３導体と第2N−チャ
ネル入力MOSFET（M8）のドレインとの間に結合した第２
負荷抵抗（R5）を含む。CMOS出力回路は、第１供給電圧
導体（VDD）に結合したソースと、第３導体（15）に結
合したゲートと、出力導体（７）に結合したドレインと
を有する、第2P−チャネル・プルアップMOSFET（M12）
を含む。第１負荷抵抗（R4）は、第１スケール・ファク
タｋで除算した第１抵抗（R1）の抵抗値（R1）をファク
タ（１−ｃ）と乗算した値に比例する抵抗値を有し、第
２負荷抵抗（R5）は、第１スケール・ファクタｋで除算
した第１抵抗（R1）の抵抗値（R1）を第２スケール・フ
ァクタｃと乗算した値に比例する抵抗値を有し、第2P−
チャネル・プルアップMOSFET（M12）に、第２静止バイ
アス電流を生成させる。第２静止バイアス電流は、弱い
反転状態にバイアスした第2P−チャネル・プルアップMO
SFET（M12）によって生成する。
別の実施形態では、請求項６のCMOS出力回路におい
て、前記第１（R2'）および第２負荷回路（R6＋R7）の
抵抗値を不均衡化して、前記第１（M11'）および第２
（M12）Ｐ−チャネル・プルアップMOSFETに対するゲー
ト駆動電圧のスイングを増大させると共に、前記第１
（M13）および第２（M14）Ｎ−チャネル入力MOSFETのチ
ャネル幅対チャネル長比を不均衡化して、前記第１（M1
1'）および第２（M12）Ｐ−チャネル・プルアップMOSFE
Tのゲート駆動電圧のスイングを増大させる。第１負荷
回路（R2'）の抵抗値は、第１抵抗（R1）の抵抗値（R
1）を所定のファクタｋおよび１＋ｅの積で除算した値
に比例する。ここで、ｅは均衡定数である。第１負荷抵
抗（R6）の抵抗値は、第１抵抗（R1）の抵抗値と、所定
のファクタｋと１−ｅとの積で１−ｃを除算した値との
積に比例する。ここで、ｃは入力オフセット補償定数で
ある。更に、第２負荷抵抗（図３におけるR7）の抵抗値
は、第１抵抗R1の抵抗値と、所定のファクタｋと１−ｅ
との積でオフセット補償定数ｃを除算した値との積に比
例する。
て、前記第１（R2'）および第２負荷回路（R6＋R7）の
抵抗値を不均衡化して、前記第１（M11'）および第２
（M12）Ｐ−チャネル・プルアップMOSFETに対するゲー
ト駆動電圧のスイングを増大させると共に、前記第１
（M13）および第２（M14）Ｎ−チャネル入力MOSFETのチ
ャネル幅対チャネル長比を不均衡化して、前記第１（M1
1'）および第２（M12）Ｐ−チャネル・プルアップMOSFE
Tのゲート駆動電圧のスイングを増大させる。第１負荷
回路（R2'）の抵抗値は、第１抵抗（R1）の抵抗値（R
1）を所定のファクタｋおよび１＋ｅの積で除算した値
に比例する。ここで、ｅは均衡定数である。第１負荷抵
抗（R6）の抵抗値は、第１抵抗（R1）の抵抗値と、所定
のファクタｋと１−ｅとの積で１−ｃを除算した値との
積に比例する。ここで、ｃは入力オフセット補償定数で
ある。更に、第２負荷抵抗（図３におけるR7）の抵抗値
は、第１抵抗R1の抵抗値と、所定のファクタｋと１−ｅ
との積でオフセット補償定数ｃを除算した値との積に比
例する。
前述のＰ−チャネルMOSFET全てをＮ−チャネルMOSFET
と置換し、Ｎ−チャネルMOSFETも全てＰ−チャネルMOSF
ETと置換し、第１および第２供給電圧導体を相互交換す
ると、プルアップMOSFETはプルダウンMOSFETとなり、２
種類のCMOS出力回路を相互接続し、非常に安定な静止バ
イアス電流を有する高周波CMOSプッシュ・プル出力回路
を備えることができる。
と置換し、Ｎ−チャネルMOSFETも全てＰ−チャネルMOSF
ETと置換し、第１および第２供給電圧導体を相互交換す
ると、プルアップMOSFETはプルダウンMOSFETとなり、２
種類のCMOS出力回路を相互接続し、非常に安定な静止バ
イアス電流を有する高周波CMOSプッシュ・プル出力回路
を備えることができる。
図面の簡単な説明 図１は、本発明の第１実施形態の概略図である。
図1Aは、MOSソース・フォロア回路を模擬するために
使用可能な、従来技術の「疑似デバイス」を示す回路図
である。
使用可能な、従来技術の「疑似デバイス」を示す回路図
である。
図２は、本発明の第２実施形態の概略図である。
図３は、本発明の第３実施形態の概略図である。
図４は、図３の回路を用いたプッシュ・プルCMOS増幅
器、および全てのMOSFETのチャネル型を逆にした同様の
回路の概略図である。
器、および全てのMOSFETのチャネル型を逆にした同様の
回路の概略図である。
図５は、本発明の低インピーダンスCMOS出力段を用い
たシグナル・エンド増幅器の図である。
たシグナル・エンド増幅器の図である。
図６は、本発明の低インピーダンスCMOS出力段を用い
た、差動入力差動出力増幅器の図である。
た、差動入力差動出力増幅器の図である。
好適な実施形態の詳細な説明 図１を参照すると、低インピーダンスCMOS出力プルア
ップ回路１は、前述のバイアス回路２および差動増幅誤
差回路３、更に低インピーダンス出力プルアップ・トラ
ンジスタとして機能するＰ−チャネルMOSFETM11も含
む。バイアス回路２は、６キロオームの抵抗値を有し、
VDDと導体10と間に接続した抵抗R1を含む。導体10は、
Ｐ−チャネルMOSFET M1のゲートに接続してある。Ｐ−
チャネルMOSFET M1は、そのソースがVDDに接続してあ
り、更にそのドレインは導体11に接続してある。MOSFET
M1のチャネル幅およびチャネル長は、それぞれ、600
ミクロンおよび0.8ミクロンである。導体10は、Ｐ−チ
ャネルMOSFET M2のソースに接続してある。Ｐ−チャネ
ルMOSFET M2は、そのゲートが導体11に接続してあり、
そのドレインは導体12に接続してある。MOSFET M2のチ
ャネル幅およびチャネル長は、それぞれ、100ミクロン
および0.6ミクロンである。導体12は、Ｎ−チャネルMOS
FET M3のゲートおよびドレイン、ならびにＮ−チャネ
ルMOSFET M5のゲートに接続してある。Ｎ−チャネルMO
SFET M5のドレインは、導体11に接続してある。MOSFET
M3のソースは、導体13に接続してある。Ｎ−チャネル
MOSFET M4のゲートおよびドレインは、導体13に接続し
てあり、MOSFET M4のソースは、接地導体８に接続して
ある。接地導体８は、最も負側の供給電圧と言っても差
し支えない。Ｎ−チャネルMOSFET M6のソースは、接地
に接続してあり、そのドレインはMOSFET M5のソースに
接続してある。MOSFET M3〜M6の各々のチャネル幅およ
びチャネル長は、それぞれ、25ミクロンおよび0.6ミク
ロンとするとよい。
ップ回路１は、前述のバイアス回路２および差動増幅誤
差回路３、更に低インピーダンス出力プルアップ・トラ
ンジスタとして機能するＰ−チャネルMOSFETM11も含
む。バイアス回路２は、６キロオームの抵抗値を有し、
VDDと導体10と間に接続した抵抗R1を含む。導体10は、
Ｐ−チャネルMOSFET M1のゲートに接続してある。Ｐ−
チャネルMOSFET M1は、そのソースがVDDに接続してあ
り、更にそのドレインは導体11に接続してある。MOSFET
M1のチャネル幅およびチャネル長は、それぞれ、600
ミクロンおよび0.8ミクロンである。導体10は、Ｐ−チ
ャネルMOSFET M2のソースに接続してある。Ｐ−チャネ
ルMOSFET M2は、そのゲートが導体11に接続してあり、
そのドレインは導体12に接続してある。MOSFET M2のチ
ャネル幅およびチャネル長は、それぞれ、100ミクロン
および0.6ミクロンである。導体12は、Ｎ−チャネルMOS
FET M3のゲートおよびドレイン、ならびにＮ−チャネ
ルMOSFET M5のゲートに接続してある。Ｎ−チャネルMO
SFET M5のドレインは、導体11に接続してある。MOSFET
M3のソースは、導体13に接続してある。Ｎ−チャネル
MOSFET M4のゲートおよびドレインは、導体13に接続し
てあり、MOSFET M4のソースは、接地導体８に接続して
ある。接地導体８は、最も負側の供給電圧と言っても差
し支えない。Ｎ−チャネルMOSFET M6のソースは、接地
に接続してあり、そのドレインはMOSFET M5のソースに
接続してある。MOSFET M3〜M6の各々のチャネル幅およ
びチャネル長は、それぞれ、25ミクロンおよび0.6ミク
ロンとするとよい。
誤差増幅器３は、Ｎ−チャネル電流源MOSFET M10を
含み、そのソースは接地に接続してあり、そのゲートは
導体13に接続してあり、そのドレインは第2N−チャネル
電流源M9のソースに接続してある。MOSFET M4は、カレ
ント・ミラー制御トランジスタであり、MOSFETM6および
M10は、カレント・ミラー出力トランジスタである。MOS
FET M9は、そのゲートが導体12に接続してあり、その
ドレインがＮ−チャネル入力MOSFET M7およびM8のソー
スに接続してある。MOSFET M10は、そのゲートが導体1
3に接続してあり、そのドレインがMOSFET M9のソース
に接続してあり、そのソースが接地に接続してある。MO
SFET M9およびM10のチャネル幅は、MOSFETM3およびM4
のチャネル幅よりもｋ倍だけ拡張してあり、ｋの値は４
に等しい。また、MOSFET M9およびM10のチャネル幅
は、100ミクロンとすればよい（そのチャネル長は0.6ミ
クロンであり、MOSFETM3およびM4の場合と同一であ
る）。
含み、そのソースは接地に接続してあり、そのゲートは
導体13に接続してあり、そのドレインは第2N−チャネル
電流源M9のソースに接続してある。MOSFET M4は、カレ
ント・ミラー制御トランジスタであり、MOSFETM6および
M10は、カレント・ミラー出力トランジスタである。MOS
FET M9は、そのゲートが導体12に接続してあり、その
ドレインがＮ−チャネル入力MOSFET M7およびM8のソー
スに接続してある。MOSFET M10は、そのゲートが導体1
3に接続してあり、そのドレインがMOSFET M9のソース
に接続してあり、そのソースが接地に接続してある。MO
SFET M9およびM10のチャネル幅は、MOSFETM3およびM4
のチャネル幅よりもｋ倍だけ拡張してあり、ｋの値は４
に等しい。また、MOSFET M9およびM10のチャネル幅
は、100ミクロンとすればよい（そのチャネル長は0.6ミ
クロンであり、MOSFETM3およびM4の場合と同一であ
る）。
入力MOSFET M7およびM8のゲートは、それぞれ、導体
４および５に接続してある。入力MOSFET7および８のチ
ャネル幅およびチャネル長は、それぞれ、200ミクロン
および0.6ミクロンである。入力導体４および５には、
それぞれ、VIN +およびVIN -を印加する。負荷抵抗R2は、
抵抗値２×R1/kを有するものとすればよく、VDDと入力M
OSFET M7のドレインとの間に接続してある。（好まし
くは、負荷抵抗R2およびR3の抵抗値は、少なくとも現ス
ケール・ファクタｋ分の１に減少させ、プルアップ回路
１の帯域幅を増大させる。）負荷抵抗R3は、負荷抵抗R2
と同じ抵抗値を有すればよく、VDDと導体６との間に接
続してある。導体６は、入力MOSFET M8のドレイン、お
よびＰ−チャネル出力MOSFET M11のゲートに接続して
あり、Ｐ−チャネル出力MOSFET M11は、そのソースがV
DDに接続してあり、そのドレインは出力導体７に接続し
てある。
４および５に接続してある。入力MOSFET7および８のチ
ャネル幅およびチャネル長は、それぞれ、200ミクロン
および0.6ミクロンである。入力導体４および５には、
それぞれ、VIN +およびVIN -を印加する。負荷抵抗R2は、
抵抗値２×R1/kを有するものとすればよく、VDDと入力M
OSFET M7のドレインとの間に接続してある。（好まし
くは、負荷抵抗R2およびR3の抵抗値は、少なくとも現ス
ケール・ファクタｋ分の１に減少させ、プルアップ回路
１の帯域幅を増大させる。）負荷抵抗R3は、負荷抵抗R2
と同じ抵抗値を有すればよく、VDDと導体６との間に接
続してある。導体６は、入力MOSFET M8のドレイン、お
よびＰ−チャネル出力MOSFET M11のゲートに接続して
あり、Ｐ−チャネル出力MOSFET M11は、そのソースがV
DDに接続してあり、そのドレインは出力導体７に接続し
てある。
バイアス回路２において、抵抗R1ならびにMOSFET M
2,M3,およびM4を含む第１脚部における電流は、MOSFET
M1のＰ−チャネル・スレシホルド電圧VTPを抵抗R1の
抵抗値R1で除算した値にほぼ等しい。MOSFET M1,M5,お
よびM6を含む第２脚部を通過する電流は、第１脚部にお
けるそれに等しい。何故なら、カレント・ミラー出力ト
ランジスタM6を通過する電流は、カレント・ミラー制御
トランジスタM4を通過する電流に等しいからである。R1
は、MOSFET M1を丁度強力な反転の開始時（onset）に
バイアスするように、即ち、大量の電流を丁度導通させ
始めるように、その値を選択する。
2,M3,およびM4を含む第１脚部における電流は、MOSFET
M1のＰ−チャネル・スレシホルド電圧VTPを抵抗R1の
抵抗値R1で除算した値にほぼ等しい。MOSFET M1,M5,お
よびM6を含む第２脚部を通過する電流は、第１脚部にお
けるそれに等しい。何故なら、カレント・ミラー出力ト
ランジスタM6を通過する電流は、カレント・ミラー制御
トランジスタM4を通過する電流に等しいからである。R1
は、MOSFET M1を丁度強力な反転の開始時（onset）に
バイアスするように、即ち、大量の電流を丁度導通させ
始めるように、その値を選択する。
すると、抵抗R1を通過する電流にスケール・ファクタ
ｋを乗算した電流が、誤差増幅器３の定電流源MOSFET
M9およびM10を通過する。誤差増幅器３を通過する電流
をスケール・ファクタｋ倍に増大させることにより、抵
抗R2およびR3の抵抗値は、ｋに比例して減少し、これに
よって関連するRC時定数が減少し、出力回路１の帯域幅
が拡大する。次に、VIN +がVIN -に等しく、抵抗R2および
R3が先に示した抵抗値を有する場合、入力MOSFET M11
のゲート−ソース間電圧は、バイアス電流MOSFET M1の
ゲート−ソース電圧に完全に等しくなり、出力MOSFET
M11は正に強力な反転のエッジ上に来る。
ｋを乗算した電流が、誤差増幅器３の定電流源MOSFET
M9およびM10を通過する。誤差増幅器３を通過する電流
をスケール・ファクタｋ倍に増大させることにより、抵
抗R2およびR3の抵抗値は、ｋに比例して減少し、これに
よって関連するRC時定数が減少し、出力回路１の帯域幅
が拡大する。次に、VIN +がVIN -に等しく、抵抗R2および
R3が先に示した抵抗値を有する場合、入力MOSFET M11
のゲート−ソース間電圧は、バイアス電流MOSFET M1の
ゲート−ソース電圧に完全に等しくなり、出力MOSFET
M11は正に強力な反転のエッジ上に来る。
これは非常に有用な成果である。何故なら、これによ
って、VDD、Ｐ−チャネルおよびＮ−チャネルMOSFETプ
ロセス・パラメータ、およびチップ温度の典型的な変動
には全く独立した、出力MOSFET M11の静止バイアス電
流が確立するからである。例えば、私のコンピュータ・
シミュレーションでは、Ｐ−チャネルおよびＮ−チャネ
ル・プロセス・パラメータの正常範囲およびチップ温度
の正常範囲において、図２の回路では、全静止電流の1.
5ないし２倍の近似変動（approximate variation）を示
した。これは、プロセス・パラメータおよびチップ温度
の正常範囲に対して全静止電流の約100倍もの変動が発
生する場合もある従来技術の回路と比較すると、非常に
優れている。
って、VDD、Ｐ−チャネルおよびＮ−チャネルMOSFETプ
ロセス・パラメータ、およびチップ温度の典型的な変動
には全く独立した、出力MOSFET M11の静止バイアス電
流が確立するからである。例えば、私のコンピュータ・
シミュレーションでは、Ｐ−チャネルおよびＮ−チャネ
ル・プロセス・パラメータの正常範囲およびチップ温度
の正常範囲において、図２の回路では、全静止電流の1.
5ないし２倍の近似変動（approximate variation）を示
した。これは、プロセス・パラメータおよびチップ温度
の正常範囲に対して全静止電流の約100倍もの変動が発
生する場合もある従来技術の回路と比較すると、非常に
優れている。
その結果、出力MOSFET M11は、最悪の場合のVDDの
値、MOSFETスレシホルド電圧およびその他のCMOSプロセ
ス・パラメータに対して静止バイアス電流が過度に大き
くなるという虞れがなく、大きなチャネル幅対チャネル
長比（MOSFET M1のそれよりもはるかに大きい）を有
し、したがって低い出力インピーダンスを備えるように
設計することが可能となる。
値、MOSFETスレシホルド電圧およびその他のCMOSプロセ
ス・パラメータに対して静止バイアス電流が過度に大き
くなるという虞れがなく、大きなチャネル幅対チャネル
長比（MOSFET M1のそれよりもはるかに大きい）を有
し、したがって低い出力インピーダンスを備えるように
設計することが可能となる。
典型的に、図１のプルアップ出力回路１は、その出力
導体７が負荷回路（図示せず）に接続してあると共に、
プルダウン出力回路にも接続してある。プルダウン出力
回路は、種々のＰ−チャネルMOSFETを対応するＮ−チャ
ネルMOSFETと置換し、Ｎ−チャネルMOSFETを対応するＰ
−チャネルMOSFETと置換するという意味で、接地とVDD
との間で回路構造を「逆転」させていることを除いて、
プルアップ・ドライバ回路１と同一である。これは、図
４に示す回路と同様、高周波数、低歪み、低出力インピ
ーダンスのプッシュプル出力回路を与える。
導体７が負荷回路（図示せず）に接続してあると共に、
プルダウン出力回路にも接続してある。プルダウン出力
回路は、種々のＰ−チャネルMOSFETを対応するＮ−チャ
ネルMOSFETと置換し、Ｎ−チャネルMOSFETを対応するＰ
−チャネルMOSFETと置換するという意味で、接地とVDD
との間で回路構造を「逆転」させていることを除いて、
プルアップ・ドライバ回路１と同一である。これは、図
４に示す回路と同様、高周波数、低歪み、低出力インピ
ーダンスのプッシュプル出力回路を与える。
尚、集積回路チップのレイアウトでは、MOSFET M1は
物理的に出力MOSFET M11にできるだけ近づけて配置す
ることが望ましく、MOSFET M1およびM11双方を共通の
熱重心（thermal centroid）上で互いに対して配置し、
動作中バイアスMOSFET M1の温度がプルアップMOSFETM1
1の温度に精度高く追従するのを保証することが好まし
い。
物理的に出力MOSFET M11にできるだけ近づけて配置す
ることが望ましく、MOSFET M1およびM11双方を共通の
熱重心（thermal centroid）上で互いに対して配置し、
動作中バイアスMOSFET M1の温度がプルアップMOSFETM1
1の温度に精度高く追従するのを保証することが好まし
い。
図１の出力回路に伴う問題の１つとして、プルアップ
MOSFET M11にかけるバイアスが、誤差増幅器３の入力
オフセット電圧に左右されることがあげられる。この入
力オフセット電圧は、入力MOSFET M7およびM8間の整
合、特にそのスレシホルド電圧、ならびに負荷抵抗R2お
よびR3間の一致度にも左右される。このような入力オフ
セット電圧の極性が、入力MOSFET M8を通過する電流を
増大させるような場合、プルアップMOSFET M11を通過
する静止バイアス電流も増大し、静止電流の設計値が、
IDRAIN対MOSFET 11のVGS特性グラフの急峻な部分に位
置する場合、その増大は劇的となり得る（例えば、10倍
もの大きさ）。
MOSFET M11にかけるバイアスが、誤差増幅器３の入力
オフセット電圧に左右されることがあげられる。この入
力オフセット電圧は、入力MOSFET M7およびM8間の整
合、特にそのスレシホルド電圧、ならびに負荷抵抗R2お
よびR3間の一致度にも左右される。このような入力オフ
セット電圧の極性が、入力MOSFET M8を通過する電流を
増大させるような場合、プルアップMOSFET M11を通過
する静止バイアス電流も増大し、静止電流の設計値が、
IDRAIN対MOSFET 11のVGS特性グラフの急峻な部分に位
置する場合、その増大は劇的となり得る（例えば、10倍
もの大きさ）。
この問題に対処するには、図２に示すプルアップ出力
ドライバ回路1Aを変更し、負荷抵抗R3を負荷抵抗R4およ
びR5の直列接続で置換し、抵抗R4をVDDと導体15との間
に接続する。すると、前述の図１のプルアップMOSFET11
を通過する静止バイアス電流の劇的な増大は、図２のプ
ルアップMOSFET M11'およびM12における結合静止電流
に対して、10倍ではなくわずかに約1.5ないし２倍とい
う、はるかに小さい増大となる。
ドライバ回路1Aを変更し、負荷抵抗R3を負荷抵抗R4およ
びR5の直列接続で置換し、抵抗R4をVDDと導体15との間
に接続する。すると、前述の図１のプルアップMOSFET11
を通過する静止バイアス電流の劇的な増大は、図２のプ
ルアップMOSFET M11'およびM12における結合静止電流
に対して、10倍ではなくわずかに約1.5ないし２倍とい
う、はるかに小さい増大となる。
図２において、抵抗R5は、導体６および15の間に接続
してある。図２のプルアップMOSFET M11'は、図１のMO
SFET M11と置換したものである（そして、MOSFET11と
全く同じ接続としてある）。図２において、追加のＰ−
チャネル・プルアップMOSFET M12は、そのソース電極
がVDDに接続してあり、そのドレイン電極が導体７に接
続してあり、そのゲートが導体15に接続してある。本質
的に、図１の出力プルアップMOSFET11は、２つの並列接
続したＰ−チャネルMOSFETプルアップM11'およびM12に
「分割」したものとなっている。一般的に、プルアップ
MOSFET M12のチャネル長対チャネル幅比は、プルアッ
プMOSFET M11'のそれよりもはるかに大きい（例えば、
10倍大きい）。抵抗R5の抵抗値は、典型的に、抵抗R4の
抵抗値よりもはるかに小さい。図２に示すように、R5の
抵抗値は２×ｃ×R1/kとすることができ、抵抗R4の抵抗
値は２（１−ｃ）R1/kとすることができる。ｃはスケー
ル・ファクタであり、抵抗R4およびR5間の関係を決定
し、誤差増幅器の入力オフセット電圧の正当な範囲にお
いて静止（即ち、無負荷）状態下でプルアップ・トラン
ジスタM12のオンへの切り替えが決して強すぎることが
ないように選択する。説明中の実施形態では、ｃは0.05
の値を有することができる。プルアップMOSFET M11'
は、誤差増幅器のオフセット電圧の結果として、そのオ
ンへの切り替えが強すぎることがあっても、図１のMOSF
ET M11と比較すると、そのサイズは大幅に縮小してい
る。図２の構成は、MOSFET M11'およびM12双方におけ
る静止バイアス電流の和が、過度に大きくなるのを防止
する。
してある。図２のプルアップMOSFET M11'は、図１のMO
SFET M11と置換したものである（そして、MOSFET11と
全く同じ接続としてある）。図２において、追加のＰ−
チャネル・プルアップMOSFET M12は、そのソース電極
がVDDに接続してあり、そのドレイン電極が導体７に接
続してあり、そのゲートが導体15に接続してある。本質
的に、図１の出力プルアップMOSFET11は、２つの並列接
続したＰ−チャネルMOSFETプルアップM11'およびM12に
「分割」したものとなっている。一般的に、プルアップ
MOSFET M12のチャネル長対チャネル幅比は、プルアッ
プMOSFET M11'のそれよりもはるかに大きい（例えば、
10倍大きい）。抵抗R5の抵抗値は、典型的に、抵抗R4の
抵抗値よりもはるかに小さい。図２に示すように、R5の
抵抗値は２×ｃ×R1/kとすることができ、抵抗R4の抵抗
値は２（１−ｃ）R1/kとすることができる。ｃはスケー
ル・ファクタであり、抵抗R4およびR5間の関係を決定
し、誤差増幅器の入力オフセット電圧の正当な範囲にお
いて静止（即ち、無負荷）状態下でプルアップ・トラン
ジスタM12のオンへの切り替えが決して強すぎることが
ないように選択する。説明中の実施形態では、ｃは0.05
の値を有することができる。プルアップMOSFET M11'
は、誤差増幅器のオフセット電圧の結果として、そのオ
ンへの切り替えが強すぎることがあっても、図１のMOSF
ET M11と比較すると、そのサイズは大幅に縮小してい
る。図２の構成は、MOSFET M11'およびM12双方におけ
る静止バイアス電流の和が、過度に大きくなるのを防止
する。
図２の実施形態に更に改良を加えれば、出力プルアッ
プMOSFETを通過する静止電流の、誤差増幅器３の入力オ
フセット電流に対する強い依存性の問題を克服するが、
プルアップMOSFET M11'およびM12のゲート−ソース間
電圧を生成するために使用可能な「ゲート・ドライブ」
の量は、プルアップ抵抗R4およびR5の各々を通過する、
MOSFET M9およびM10からのバイアス電流の部分が決定
する。先に示した図２のR2,R4およびR5の値では、オフ
セット電圧がゼロの場合、定電流源MOSFET M9およびM1
0が供給する誤差増幅器のバイアス電流の半分が、誤差
増幅器３の各ブランチを通過し、その電流量に抵抗R3の
抵抗値を乗算すると、Ｐ−チャネル・プルアップMOSFET
M11'のスレシホルド電圧VTPに等しくなる。その結
果、大きな差動入力電圧に対して、抵抗R4およびR5を通
過する電流量が到達可能な増大は、抵抗R4およびR5を通
過する一定バイアス電流の全てについてその方向を制御
することにより、最大で約２倍となる。これによって、
プルアップMOSFETM11'に得られる最大ゲート駆動電圧
を、そのスレシホルド電圧VTPのおおよそ２倍に制限す
る。
プMOSFETを通過する静止電流の、誤差増幅器３の入力オ
フセット電流に対する強い依存性の問題を克服するが、
プルアップMOSFET M11'およびM12のゲート−ソース間
電圧を生成するために使用可能な「ゲート・ドライブ」
の量は、プルアップ抵抗R4およびR5の各々を通過する、
MOSFET M9およびM10からのバイアス電流の部分が決定
する。先に示した図２のR2,R4およびR5の値では、オフ
セット電圧がゼロの場合、定電流源MOSFET M9およびM1
0が供給する誤差増幅器のバイアス電流の半分が、誤差
増幅器３の各ブランチを通過し、その電流量に抵抗R3の
抵抗値を乗算すると、Ｐ−チャネル・プルアップMOSFET
M11'のスレシホルド電圧VTPに等しくなる。その結
果、大きな差動入力電圧に対して、抵抗R4およびR5を通
過する電流量が到達可能な増大は、抵抗R4およびR5を通
過する一定バイアス電流の全てについてその方向を制御
することにより、最大で約２倍となる。これによって、
プルアップMOSFETM11'に得られる最大ゲート駆動電圧
を、そのスレシホルド電圧VTPのおおよそ２倍に制限す
る。
これは、特に、実際のスレシホルド電圧VTPがその範
囲の下限にある場合、問題となり得る。図３の出力段1B
は、MOSFET M10が供給する電流の1/4のみがMOSFET M8
を通過し、残りがMOSFET M7を通過するように、MOSFET
M7およびM8を通過する電流を不均衡化することによっ
て、この問題に対する解決案を与える。
囲の下限にある場合、問題となり得る。図３の出力段1B
は、MOSFET M10が供給する電流の1/4のみがMOSFET M8
を通過し、残りがMOSFET M7を通過するように、MOSFET
M7およびM8を通過する電流を不均衡化することによっ
て、この問題に対する解決案を与える。
図３を参照すると、出力プルアップ回路1Bは、誤差増
幅器の抵抗負荷回路の抵抗値R2とR4＋R5との間の関係を
変更し、入力MOSFET M7およびM8の相対的な幾何学的形
状も同様に変更したことを除いて、図２の回路1Aと同一
である。具体的には、図２の負荷抵抗R4（抵抗値２（１
−ｃ）R1/kを有する）およびR5（抵抗値2cR1/kを有す
る）を、それぞれ、図３における負荷抵抗R6（抵抗値２
（１−ｃ）R1/（ｋ（１−ｅ）を有する）およびR7（抵
抗値2cR1/k（１−ｅ）を有する）と置換する。ここで、
ｅはスケール・ファクタであり、0.5の値を有するもの
とするとよい。図２の負荷抵抗R2（抵抗値2R1/kを有す
る）を、図３における負荷抵抗R2'（抵抗値2R1/（ｋ
（１＋ｅ）を有する）と置換する。入力MOSFET M7およ
びM8（双方ともチャネル幅WDを有する）を、それぞれ、
Ｎ−チャネル入力MOSFET M13（チャネル幅が（１＋
ｅ）WD）およびM14（チャネル幅が（１−ｅ）WD）と置
換する。ここで、WDは、図２におけるMOSFET M7および
M8の幅である。
幅器の抵抗負荷回路の抵抗値R2とR4＋R5との間の関係を
変更し、入力MOSFET M7およびM8の相対的な幾何学的形
状も同様に変更したことを除いて、図２の回路1Aと同一
である。具体的には、図２の負荷抵抗R4（抵抗値２（１
−ｃ）R1/kを有する）およびR5（抵抗値2cR1/kを有す
る）を、それぞれ、図３における負荷抵抗R6（抵抗値２
（１−ｃ）R1/（ｋ（１−ｅ）を有する）およびR7（抵
抗値2cR1/k（１−ｅ）を有する）と置換する。ここで、
ｅはスケール・ファクタであり、0.5の値を有するもの
とするとよい。図２の負荷抵抗R2（抵抗値2R1/kを有す
る）を、図３における負荷抵抗R2'（抵抗値2R1/（ｋ
（１＋ｅ）を有する）と置換する。入力MOSFET M7およ
びM8（双方ともチャネル幅WDを有する）を、それぞれ、
Ｎ−チャネル入力MOSFET M13（チャネル幅が（１＋
ｅ）WD）およびM14（チャネル幅が（１−ｅ）WD）と置
換する。ここで、WDは、図２におけるMOSFET M7および
M8の幅である。
こうして、図３における差動誤差増幅器３の２つのブ
ランチは、スケール・ファクタｅに応じた不均衡状態と
なるので、静止状態（即ち、VIN +がVIN -に等しい）の下
では、入力MOSFET M14よりも十分に大きな電流が入力M
OSFET M13を通過する。この不均衡を得るには、図２の
MOSFET M7の幅にファクタ１＋ｅを乗算して、MOSFET
M13のチャネル幅を求め、更に図２の抵抗R2の抵抗値を
ファクタ１＋ｅで除算して図３における抵抗R2'の抵抗
値を求め、図２のMOSFET M8の幅にファクタ１−ｅを乗
算して図３のMOSFETM14のチャネル幅を求め、図２の抵
抗R4およびR5の各々の抵抗値を１−ｅで除算して、図３
のR6およびR7の抵抗値を求める。そして、ｅが0.5に等
しい場合、抵抗R6およびR7よりも３倍多い電流が抵抗R
2'を通過し、出力トランジスタM11'およびM12上のバイ
アス電圧は、図２におけると同じレベルに維持する。高
入力駆動状態の下では、抵抗R2'を通過する電流の全て
が、抵抗R6およびR7を通過することができる（VIN +がV
IN -に等しい）。その結果、プルアップMOSFET M11'上
のゲート駆動は、図２の回路におけるようなわずかに２
倍ではなく、その元のレベルVTPの約４倍に増大するこ
とができる。かくして、プルアップMOSFET M11'に対す
るゲート駆動は、スレシホルド電圧VTPの約４倍に達す
ることが可能となる。
ランチは、スケール・ファクタｅに応じた不均衡状態と
なるので、静止状態（即ち、VIN +がVIN -に等しい）の下
では、入力MOSFET M14よりも十分に大きな電流が入力M
OSFET M13を通過する。この不均衡を得るには、図２の
MOSFET M7の幅にファクタ１＋ｅを乗算して、MOSFET
M13のチャネル幅を求め、更に図２の抵抗R2の抵抗値を
ファクタ１＋ｅで除算して図３における抵抗R2'の抵抗
値を求め、図２のMOSFET M8の幅にファクタ１−ｅを乗
算して図３のMOSFETM14のチャネル幅を求め、図２の抵
抗R4およびR5の各々の抵抗値を１−ｅで除算して、図３
のR6およびR7の抵抗値を求める。そして、ｅが0.5に等
しい場合、抵抗R6およびR7よりも３倍多い電流が抵抗R
2'を通過し、出力トランジスタM11'およびM12上のバイ
アス電圧は、図２におけると同じレベルに維持する。高
入力駆動状態の下では、抵抗R2'を通過する電流の全て
が、抵抗R6およびR7を通過することができる（VIN +がV
IN -に等しい）。その結果、プルアップMOSFET M11'上
のゲート駆動は、図２の回路におけるようなわずかに２
倍ではなく、その元のレベルVTPの約４倍に増大するこ
とができる。かくして、プルアップMOSFET M11'に対す
るゲート駆動は、スレシホルド電圧VTPの約４倍に達す
ることが可能となる。
導体６および15上で得られる最大ゲート駆動電圧の増
大により、プルアップMOSFETM11'およびM12にはかなり
小さめのトランジスタの使用が可能となる。これによっ
て、プルアップMOSFET M11'およびM12のゲート容量が
減少し、関連するRC時定数が減少し、回路の帯域幅が拡
大する一方、最悪の温度変動（−40℃ないし＋125℃）
およびCMOSプロセス・パラメータ変動という状態におい
て、所望の低インピーダンス、ならびにプルアップ・ト
ランジスタM11'およびM12の最大全静止バイアス電流の
低下が得られる。
大により、プルアップMOSFETM11'およびM12にはかなり
小さめのトランジスタの使用が可能となる。これによっ
て、プルアップMOSFET M11'およびM12のゲート容量が
減少し、関連するRC時定数が減少し、回路の帯域幅が拡
大する一方、最悪の温度変動（−40℃ないし＋125℃）
およびCMOSプロセス・パラメータ変動という状態におい
て、所望の低インピーダンス、ならびにプルアップ・ト
ランジスタM11'およびM12の最大全静止バイアス電流の
低下が得られる。
前述の「不均衡化」技法は、図１のR3をR4およびR5に
「分割する」ことなく、更に図２おけるようにプルアッ
プMOSFET M12を追加することもなく、使用可能である
ことが認められよう。例えば、MOSFET M12を除去し、
抵抗R6およびR7を、R6およびR7の抵抗値の和に等しい抵
抗値を有する単一の抵抗にすることによって図３の回路
を変更した場合、図１の回路を前述のように「不均衡化
した」変形に到達する。これにより、単一の抵抗は、抵
抗値2R1/（ｋ（１−ｅ））を有し、これは図３における
抵抗R6およびR7の抵抗値の和となる。入力MOSFET M12
およびM14のチャネル幅は、図３の場合と同一であり、
図１の回路に関して、出力MOSFET M11'の縮小による利
点およびそれに伴う帯域幅の改善が得られる。
「分割する」ことなく、更に図２おけるようにプルアッ
プMOSFET M12を追加することもなく、使用可能である
ことが認められよう。例えば、MOSFET M12を除去し、
抵抗R6およびR7を、R6およびR7の抵抗値の和に等しい抵
抗値を有する単一の抵抗にすることによって図３の回路
を変更した場合、図１の回路を前述のように「不均衡化
した」変形に到達する。これにより、単一の抵抗は、抵
抗値2R1/（ｋ（１−ｅ））を有し、これは図３における
抵抗R6およびR7の抵抗値の和となる。入力MOSFET M12
およびM14のチャネル幅は、図３の場合と同一であり、
図１の回路に関して、出力MOSFET M11'の縮小による利
点およびそれに伴う帯域幅の改善が得られる。
図４は、図３の出力ドライバ回路1Bと、第２の「相
補」出力ドライバ回路1B'との接続を示し、この場合VDD
および接地導体、ならびに出力ドライバ回路1Bの全MOSF
ETのチャネル型を逆転させてプルダウン出力段回路を備
えることにより、プッシュ・プル出力段としたものであ
る。このようにＰ−チャネルMOSFETを「逆」のＮ−チャ
ネルMOSFETと交換し、更にその逆の交換を行って相補型
出力ドライバ回路1B'を得た場合、その幅は、勿論、Ｎ
−チャネルおよびＰ−チャネルMOSFETの異なる導電性を
考慮して調節しなければならない。追加のMOSFET、抵抗
およびPNPトランジスタもブロック20および20'に示すよ
うに付加し、バイアス回路２および2'の起動を確保す
る。
補」出力ドライバ回路1B'との接続を示し、この場合VDD
および接地導体、ならびに出力ドライバ回路1Bの全MOSF
ETのチャネル型を逆転させてプルダウン出力段回路を備
えることにより、プッシュ・プル出力段としたものであ
る。このようにＰ−チャネルMOSFETを「逆」のＮ−チャ
ネルMOSFETと交換し、更にその逆の交換を行って相補型
出力ドライバ回路1B'を得た場合、その幅は、勿論、Ｎ
−チャネルおよびＰ−チャネルMOSFETの異なる導電性を
考慮して調節しなければならない。追加のMOSFET、抵抗
およびPNPトランジスタもブロック20および20'に示すよ
うに付加し、バイアス回路２および2'の起動を確保す
る。
図４の回路1Bは、高利得差動前置増幅器21と共に用い
て、図５に示すバッファ増幅器を得ることができるもの
である。図４に示す２つの出力ドライバ1Bおよび1B'を
２つの前置増幅器21および21'と結合し、図６に示す差
動バッファ回路を得ることができる。図６に示す回路を
試験した。２つの出力段1Bおよび1B'ならびに前置増幅
器21および21'を含む、図６の回路の全バイアス電流を
測定して、典型的に、約11ミリアンペアが得られ、その
最大値は約14ミリアンペアであった。小信号帯域幅の測
定では、10メガヘルツを超え、出力VOUTが６ボルトのピ
ーク−ピーク100キロヘルツ正弦波出力信号を100オーム
負荷に駆動した場合、全高調波歪みレベルは−70dBより
低く、DC出力インピーダンスの測定値は、0.1オーム未
満であった。この回路は、デジタル加入者回線に適用す
るアナログ「フロント・エンド」集積チップの構成部品
として非常によく動作する。
て、図５に示すバッファ増幅器を得ることができるもの
である。図４に示す２つの出力ドライバ1Bおよび1B'を
２つの前置増幅器21および21'と結合し、図６に示す差
動バッファ回路を得ることができる。図６に示す回路を
試験した。２つの出力段1Bおよび1B'ならびに前置増幅
器21および21'を含む、図６の回路の全バイアス電流を
測定して、典型的に、約11ミリアンペアが得られ、その
最大値は約14ミリアンペアであった。小信号帯域幅の測
定では、10メガヘルツを超え、出力VOUTが６ボルトのピ
ーク−ピーク100キロヘルツ正弦波出力信号を100オーム
負荷に駆動した場合、全高調波歪みレベルは−70dBより
低く、DC出力インピーダンスの測定値は、0.1オーム未
満であった。この回路は、デジタル加入者回線に適用す
るアナログ「フロント・エンド」集積チップの構成部品
として非常によく動作する。
以上のように、本発明は、最も近い従来技術の欠点を
解決するに際して、余分にバイアス検知制御回路を追加
することなく、既に信号経路の一部となっている構成部
品を用いて、出力プルアップおよびプルダウン・トラン
ジスタを通過する静止電流を制御し、負荷電流が流れる
出力MOSFETの温度およびCMOS処理パラメータにその性能
が密接に関係する基準デバイスに応答してこの静止電流
を確立する。出力MOSFETの静止バイアス電流が本質的に
一定であるために、クロスオーバ歪みが少なく線形性に
優れたVOUTが得られる。
解決するに際して、余分にバイアス検知制御回路を追加
することなく、既に信号経路の一部となっている構成部
品を用いて、出力プルアップおよびプルダウン・トラン
ジスタを通過する静止電流を制御し、負荷電流が流れる
出力MOSFETの温度およびCMOS処理パラメータにその性能
が密接に関係する基準デバイスに応答してこの静止電流
を確立する。出力MOSFETの静止バイアス電流が本質的に
一定であるために、クロスオーバ歪みが少なく線形性に
優れたVOUTが得られる。
以上、本発明をその特定の実施形態のいくつかを参照
しながら説明したが、当業者は、本発明の精神および範
囲から逸脱することなく、記載した本発明の実施形態に
種々の変更を行うことができよう。実質的に同じ方法で
実質的に同じ機能を行い、同じ結果を得るような要素お
よびステップの組み合わせは全て本発明の範囲内に該当
することを意図するものである。
しながら説明したが、当業者は、本発明の精神および範
囲から逸脱することなく、記載した本発明の実施形態に
種々の変更を行うことができよう。実質的に同じ方法で
実質的に同じ機能を行い、同じ結果を得るような要素お
よびステップの組み合わせは全て本発明の範囲内に該当
することを意図するものである。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/02 H03K 5/08 H03K 19/0175 H03F 3/343
Claims (12)
- 【請求項１】バイアス回路を含むCMOS出力回路におい
て、前記バイアス回路が、第１供給電圧導体と第１導体
との間に結合した第１抵抗と、前記第１供給電圧導体に
結合したソース、前記第１導体に結合したゲート、およ
び第２導体に結合したドレインを有する第１の第１導電
型MOSFETと、前記第１導体に結合したソース、前記第２
導体に結合したゲート、および第２供給電圧導体に結合
したソースを有する第１の第２導電型カレント・ミラー
制御MOSFETのドレインとゲートとに結合したドレインを
有する第２の第１導電型MOSFETと、前記第１の第２導電
型カレント・ミラー制御MOSFETのゲートに結合したゲー
ト、前記第２供給電圧導体に結合したソース、および前
記第２導体に結合したドレインを有する第１の第２導電
型カレント・ミラー出力MOSFETとを含み、前記第１の第
１導電型MOSFETをその強力な反転状態のエッジにてバイ
アスするCMOS出力回路であって、改良が、 （ａ）誤差増幅器であって、 i.第１の第２導電型入力MOSFETであって、ゲートが第１
入力端子に結合した第１の第２導電型入力MOSFETと、 ii.第２の第２導電型入力MOSFETであって、ゲートが第
２入力端子に結合した第２の第２導電型入力MOSFETと、 iii.前記第１の第２導電型カレント・ミラー制御MOSFET
のゲートに結合したゲートと、前記第２供給電圧導体に
結合したソースと、前記第１および第２の第２導電型入
力MOSFETのソースに結合したドレインとを有する第２の
第２導電型カレント・ミラー出力MOSFETと、 iv.前記第１供給電圧導体と前記第１の第２導電型入力M
OSFETのドレインとの間に結合した第１抵抗性負荷と、 v.前記第１供給電圧導体と前記第２の第２導電型入力MO
SFETのドレインとの間に結合した第２抵抗性負荷と、 から成る誤差増幅器と、 （ｂ）前記第２の第２導電型入力MOSFETのドレインに結
合したゲートと、前記第１供給電圧導体に結合したソー
スと、出力端子に結合したドレインとを有する第１導電
型出力MOSFETと、 を含み、 前記第１導電型出力MOSFETのゲート上に前記誤差増幅器
が生成する電圧が、前記第１導電型出力MOSFET内に、前
記第１の第１導電型MOSFETを通過するバイアス電流の所
定の倍数である、安定した静止バイアス電流を生成し、
前記第１の第１導電型MOSFETと同様に、前記第１導電型
出力MOSFETをその強力な反転状態のエッジにてバイアス
すること、 を特徴とするCMOS出力回路。 - 【請求項２】請求項１記載のCMOS出力回路において、前
記第１導電型がＰ型であり、前記第２導電型がＮ型であ
り、前記出力MOSFETがプルアップMOSFETであること、を
特徴とするCMOS出力回路。 - 【請求項３】請求項１記載のCMOS出力回路において、前
記第１導電型がＮ型であり、前記第２導電型がＰ型であ
り、前記出力MOSFETがプルダウンMOSFETであること、を
特徴とするCMOS出力回路。 - 【請求項４】バイアス回路を含むCMOS出力回路におい
て、前記バイアス回路が、第１供給電圧導体と第１導体
との間に結合した第１抵抗と、前記第１供給電圧導体に
結合したソース、前記第１導体に結合したゲート、およ
び第２導体に結合したドレインを有する第１の第１導電
型MOSFETと、前記第１導体に結合したソース、前記第２
導体に結合したゲート、および第２供給電圧導体に結合
したソースを有する第１の第２導電型カレント・ミラー
制御MOSFETのドレインとゲートとに結合したドレインを
有する第２の第１導電型MOSFETと、前記第１の第２導電
型カレント・ミラー制御MOSFETのゲートに結合したゲー
ト、前記第２供給電圧導体に結合したソース、および前
記第２導体に結合したドレインを有する第１の第２導電
型カレント・ミラー出力MOSFETとを含み、前記第１の第
１導電型MOSFETをその強力な反転状態のエッジにてバイ
アスする、前記のCMOS出力回路であって、改良が、 （ａ）誤差増幅器であって、 i.第１の第２導電型入力MOSFETであって、ゲートが第１
入力端子に結合した第１の第２導電型入力MOSFETと、 ii.第２の第２導電型入力MOSFETであって、ゲートが第
２入力端子に結合した第２の第２導電型入力MOSFETと、 iii.前記第１の第２導電型カレント・ミラー制御MOSFET
のゲートに結合したゲートと、前記第２供給電圧導体に
結合したソースと、前記第１および第２の第２導電型入
力MOSFETのソースに結合したドレインとを有する第２の
第２導電型カレント・ミラー出力MOSFETと、 iv.前記第１供給電圧導体と前記第１の第２導電型入力M
OSFETのドレインとの間に結合した第１抵抗性負荷と、 v.前記第１供給電圧導体と前記第２の第２導電型入力MO
SFETのドレインとの間に結合した第２抵抗性負荷と、 を含む誤差増幅器と、 （ｂ）前記第２の第２導電型入力MOSFETのドレインに結
合したゲートと、前記第１供給電圧導体に結合したソー
スと、出力端子に結合したドレインとを有する第１導電
型出力MOSFETと、 を含み、 前記第１導電型出力MOSFETのゲート上に前記誤差増幅器
が生成する電圧が、前記第１導電型出力MOSFET内に、前
記第１の第１導電型MOSFETを通過するバイアス電流の所
定の倍数である、安定した静止バイアス電流を生成し
て、前記第１の第１導電型MOSFETと同様に、前記第１導
電型出力MOSFETをその強力な反転状態のエッジにバイア
スすること、 前記第１抵抗性負荷の抵抗値の前記第２抵抗性負荷の抵
抗値に対する比が、（１−ｅ）／（１＋ｅ）に等しく、
前記第１の第２導電型入力MOSFETのチャネル幅の前記第
２の第２導電型MOSFETのチャネル幅に対する比が、（１
＋ｅ）／（１−ｅ）に等しく、ｅは０よりも大きく１未
満の値を有して、前記第１導電型出力MOSFETを駆動する
ために得られるゲート−ソース間電圧のスイング量を、
ｅに比例して増大させること、 を特徴とするCMOS出力回路。 - 【請求項５】請求項４記載のCMOS出力回路において、前
記第１導電型がＰ型であり、前記第２導電型がＮ型であ
り、前記出力MOSFETがプルアップMOSFETであること、を
特徴とするCMOS出力回路。 - 【請求項６】請求項４記載のCMOS出力回路において、前
記第１導電型がＮ型であり、前記第２導電型がＰ型であ
り、前記出力MOSFETがプルダウンMOSFETであること、を
特徴とするCMOS出力回路。 - 【請求項７】バイアス回路を含むCMOS出力回路におい
て、前記バイアス回路が、第１供給電圧導体と第１導体
との間に結合した第１抵抗と、前記第１供給電圧導体に
結合したソース、前記第１導体に結合したゲート、およ
び第２導体に結合したドレインを有する第１の第１導電
型MOSFETと、前記第１導体に結合したソース、前記第２
導体に結合したゲート、および第２供給電圧導体に結合
したソースを有する第１の第２導電型カレント・ミラー
制御MOSFETのドレインとゲートとに結合したドレインを
有する第２の第１導電型MOSFETと、前記第１の第２導電
型カレント・ミラー制御MOSFETのゲートに結合したゲー
ト、前記第２供給電圧導体に結合したソース、および前
記第２導体に結合したドレインを有する第１の第２導電
型カレント・ミラーMOSFETとを含み、改良が、 （ａ）誤差増幅器であって、 i.第１および第２の第２導電型入力MOSFETであって、該
第１の第２導電型入力MOSFETのゲートを第１入力端子に
結合し、前記第２の第２導電型入力MOSFETのゲートを第
２入力端子に結合した、第１および第２の第２導電型入
力MOSFETと、 ii.前記第１の第２導電型カレント・ミラー制御MOSFET
のゲートに結合したゲートと、前記第２供給電圧導体に
結合したソースと、前記第１および第２の第２導電型入
力MOSFETのソースに結合したドレインとを有する第２の
第２導電型カレント・ミラー出力トランジスタと、 iii.前記第１供給電圧導体と前記第１の第２導電型入力
MOSFETのドレインとの間に結合した第１抵抗性負荷と、 iv.前記第２の第２導電型入力MOSFETのドレインと第３
導体との間に結合した第２抵抗性負荷と、 v.前記第３導体と前記第１の供給電圧導体の間に結合し
た第３抵抗性負荷と、 を含む誤差増幅器と、 （ｂ）前記第２の第２導電型入力MOSFETのドレインに結
合したゲートと、前記第１供給電圧導体に結合したソー
スと、出力端子に結合したドレインとを有する第１の第
１導電型出力MOSFETと、 （ｃ）前記第１供給電圧導体に結合したソースと、前記
第３導体に結合したゲートと、前記出力導体に結合した
ドレインとを有する第２の第１導電型出力MOSFETと、 を含み、 前記第２の第１導電型出力MOSFETのゲート上に前記誤差
増幅器が生成する電圧が、前記第２の第１導電型出力MO
SFET内に、前記第１の第１導電型MOSFETを通過するバイ
アス電流の所定の倍数である、安定した静止バイアス電
流を生成し、前記第１の第１導電型MOSFETと同様に、前
記第２の第１導電型出力MOSFETをその強力な反転状態の
エッジにてバイアスすること、を特徴とするCMOS出力回
路。 - 【請求項８】請求項７記載のCMOS出力回路において、前
記第１の第１導電型出力MOSFETのチャネル幅対チャネル
長比が、前記第２の第１導電型出力MOSFETのチャネル幅
対チャネル長比よりも実質的に小さくて、前記第１の第
１導電型出力MOSFET内の静止バイアス電流が、前記誤差
増幅器における大きな入力オフセット電圧の場合に、過
剰に大きくなるのを防止すること、を特徴とするCMOS出
力回路。 - 【請求項９】請求項８記載のCMOS出力回路において、前
記第１抵抗性負荷が、前記第１抵抗の抵抗値を第１スケ
ール・ファクタｋで除算した値に比例した抵抗値を有
し、前記第２抵抗性負荷が、前記第１スケール・ファク
タｋで除算した前記第１抵抗の抵抗値と第２スケール・
ファクタｃを乗算した値に比例する抵抗値を有し、前記
第３抵抗性負荷が、前記第１抵抗の抵抗値に（１−ｃ）
/kを乗算した値に比例する抵抗値を有して、前記第２の
第１導電型出力MOSFETを、前記第１の第１導電型MOSFET
と同様に、その強力な反転状態のエッジにてバイアスす
ること、を特徴とするCMOS出力回路。 - 【請求項１０】バイアス回路を含むCMOS出力回路におい
て、前記バイアス回路が、第１供給電圧導体と第１導体
との間に結合した第１抵抗と、前記第１供給電圧導体に
結合したソース、前記第１導体に結合したゲート、およ
び第２導体に結合したドレインを有する第１の第１導電
型MOSFETと、前記第１導体に結合したソース、前記第２
導体に結合したゲート、および第２供給電圧導体に結合
したソースを有する第１の第２導電型カレント・ミラー
制御MOSFETのドレインおよびゲートに結合したドレイン
を有する第２の第１導電型MOSFETと、前記第１の第２導
電型カレント・ミラー制御MOSFETのゲートに結合したゲ
ート、前記第２供給電圧導体に結合したソース、および
前記第２導体に結合したドレインを有する第１の第２導
電型カレント・ミラー出力MOSFETとを含み、改良が、 （ａ）誤差増幅器であって、 i.第１および第２の第２導電型入力MOSFETであって、該
第１の第２導電型入力MOSFETのゲートを第１入力端子に
結合し、前記第２の第２導電型入力MOSFETのゲートを第
２入力端子に結合した、第１および第２の第２導電型入
力MOSFETと、 ii.前記第１の第２導電型カレント・ミラー制御MOSFET
のゲートに結合したゲートと、前記第２供給電圧導体に
結合したソースと、前記第１および第２の第２導電型入
力MOSFETのソースに結合したドレインとを有する第２の
第２導電型カレント・ミラー出力トランジスタと、 iii.前記第１供給電圧導体と前記第１の第２導電型入力
MOSFETのドレインとの間に結合した第１抵抗性負荷と、 iv.前記２の第２導電型入力MOSFETのドレインと第３導
体との間に結合した第２抵抗性負荷と、 v.前記第３導体と前記第１供給電圧導体との間に結合し
た第３抵抗性負荷と、 を含む誤差増幅器と、 （ｂ）前記第２の第２導電型入力MOSFETのドレインに結
合したゲートと、前記第１供給電圧導体に結合したソー
スと、出力端子に結合したドレインとを有する第１の第
１導電型出力MOSFETと、 （ｃ）前記第１供給電圧導体に結合したソースと、前記
第３導体に結合したゲートと、前記出力導体に結合した
ドレインとを有する第２の第１導電型出力MOSFETと、 を含み、 前記第２の第１導電型出力MOSFETのゲート上に前記誤差
増幅器が生成する電圧が、前記第２の第１導電型出力MO
SFET内に、前記第１の第１導電型MOSFETを通過するバイ
アス電流の所定の倍数である、安定した静止バイアス電
流を生成し、前記第１の第１導電型MOSFETと同様に、前
記第２の第１導電型出力MOSFETを、その強力な反転状態
のエッジにてバイアスすること、 前記第１抵抗性負荷の抵抗値の前記第２抵抗性負荷の抵
抗値に対する比が、（１−ｅ）／（１＋ｅ）に等しく、
前記第１抵抗性負荷の前記第３抵抗性負荷の抵抗値に対
する比も（１−ｅ）／（１＋ｅ）に等しく、前記第１の
第２導電型入力MOSFETのチャネル幅の前記第２の第２導
電型MOSFETのチャネル幅に対する比が、（１＋ｅ）／
（１−ｅ）に等しく、ｅは０よりも大きく１未満の値を
有して、前記第１導電型出力MOSFETを駆動するために得
られるゲート−ソース間電圧のスイング量を、ｅに比例
して増大させること、 を特徴とするCMOS出力回路。 - 【請求項１１】請求項10記載のCMOS出力回路において、
前記第１の第１導電型出力MOSFETのチャネル幅対チャネ
ル長比が、前記第２の第１導電型出力MOSFETのチャネル
幅対チャネル長比よりも実質的に小さくて、前記第１の
第１導電型出力MOSFET内の静止バイアス電流が、前記誤
差増幅器における大きな入力オフセット電圧の場合に、
過剰に大きくなるのを防止すること、を特徴とするCMOS
出力回路。 - 【請求項１２】差動誤差増幅器を含むCMOS出力回路を動
作させ、第１導電型出力MOSFET内に安定した静止バイア
ス電流を供給する方法であって、 （ａ）第１導電型基準MOSFETのスレシホルド電圧を基準
抵抗の抵抗値で除算した値に等しい第１電流を、第２導
電型カレント・ミラー制御MOSFETに通過させるステップ
と、 （ｂ）前記第２導電型カレント・ミラー制御MOSFETのゲ
ートに結合したゲートと、前記第１導電型基準MOSFETの
ドレインに結合したドレインとを有する第１の第２導電
型カレント・ミラー出力MOSFETによって、前記第１電流
に比例する第２電流を、前記第１導電型基準MOSFETに通
過させ、前記第１導電型基準MOSFETからのフィードバッ
クに応答して、前記第１電流を制御するステップと、 （ｃ）前記第２導電型カレント・ミラー制御MOSFETのゲ
ートの電圧に応答して、誤差増幅器内のバイアス電流を
制御するステップと、 （ｄ）前記誤差増幅器のバイアス電流ならびに前記誤差
増幅器の第１および第２抵抗性負荷デバイスの抵抗値を
スケーリングして、駆動電圧を生成し、これを、第１導
電型出力MOSFETへの前記基準MOSFETのゲート−ソース間
電圧に実質的に等しく、これに追従する静止ゲート−ソ
ース間電圧を印加するステップと、 から成る方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US743,006 | 1991-08-09 | ||
| US08/743,006 | 1996-11-01 | ||
| US08/743,006 US5856749A (en) | 1996-11-01 | 1996-11-01 | Stable output bias current circuitry and method for low-impedance CMOS output stage |
| PCT/US1997/016444 WO1998020610A1 (en) | 1996-11-01 | 1997-09-15 | Low-impedance cmos output stage and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000507787A JP2000507787A (ja) | 2000-06-20 |
| JP3251019B2 true JP3251019B2 (ja) | 2002-01-28 |
Family
ID=24987146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52137498A Expired - Fee Related JP3251019B2 (ja) | 1996-11-01 | 1997-09-15 | 低インピーダンスｃｍｏｓ出力段および方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US5856749A (ja) |
| EP (1) | EP0935849B1 (ja) |
| JP (1) | JP3251019B2 (ja) |
| DE (1) | DE69730724T2 (ja) |
| IL (1) | IL129520A0 (ja) |
| TW (1) | TW359893B (ja) |
| WO (1) | WO1998020610A1 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3304539B2 (ja) * | 1993-08-31 | 2002-07-22 | 富士通株式会社 | 基準電圧発生回路 |
| US5856749A (en) * | 1996-11-01 | 1999-01-05 | Burr-Brown Corporation | Stable output bias current circuitry and method for low-impedance CMOS output stage |
| IT1291676B1 (it) * | 1997-04-28 | 1999-01-19 | Sgs Thomson Microelectronics | Stadio di uscita a cmos esente da fenomeni di deriva |
| US6102962A (en) * | 1997-09-05 | 2000-08-15 | Lsi Logic Corporation | Method for estimating quiescent current in integrated circuits |
| US6986788B2 (en) * | 1998-01-30 | 2006-01-17 | Synthes (U.S.A.) | Intervertebral allograft spacer |
| US6037807A (en) * | 1998-05-18 | 2000-03-14 | Integrated Device Technology, Inc. | Synchronous sense amplifier with temperature and voltage compensated translator |
| JP3476363B2 (ja) * | 1998-06-05 | 2003-12-10 | 日本電気株式会社 | バンドギャップ型基準電圧発生回路 |
| US6525598B1 (en) | 1999-01-29 | 2003-02-25 | Cirrus Logic, Incorporated | Bias start up circuit and method |
| US6166530A (en) | 2000-02-11 | 2000-12-26 | Advanced Analogic Technologies, Inc. | Current-Limited switch with fast transient response |
| US6465999B2 (en) | 2000-02-11 | 2002-10-15 | Advanced Analogic Technologies, Inc. | Current-limited switch with fast transient response |
| US6448821B1 (en) * | 2000-02-25 | 2002-09-10 | National Semiconductor Corporation | Comparator circuit for comparing differential input signal with reference signal and method |
| US6369652B1 (en) * | 2000-05-15 | 2002-04-09 | Rambus Inc. | Differential amplifiers with current and resistance compensation elements for balanced output |
| US6605993B2 (en) * | 2000-05-16 | 2003-08-12 | Fujitsu Limited | Operational amplifier circuit |
| DE60034131T2 (de) | 2000-12-04 | 2008-01-24 | Infineon Technologies Ag | Treiber für einen externen Feldeffekttransistor mit hoher Genauigkeit und Gate-Spannungsschutz |
| FR2825806B1 (fr) | 2001-06-08 | 2003-09-12 | St Microelectronics Sa | Circuit de polarisation a point de fonctionnement stable en tension et en temperature |
| US7012465B2 (en) * | 2001-08-07 | 2006-03-14 | Qualcomm Incorporated | Low-voltage class-AB output stage amplifier |
| US6590453B2 (en) * | 2001-09-21 | 2003-07-08 | Silicon Storage Technology, Inc. | Folded cascode high voltage operational amplifier with class AB source follower output stage |
| JP4009214B2 (ja) * | 2003-03-14 | 2007-11-14 | 松下電器産業株式会社 | 電流駆動装置 |
| US7057444B2 (en) * | 2003-09-22 | 2006-06-06 | Standard Microsystems Corporation | Amplifier with accurate built-in threshold |
| US7321516B2 (en) * | 2004-02-19 | 2008-01-22 | Stmicroelectronics, S.R.L. | Biasing structure for accessing semiconductor memory cell storage elements |
| US7109697B1 (en) * | 2005-06-29 | 2006-09-19 | Texas Instruments Incorporated | Temperature-independent amplifier offset trim circuit |
| US7345465B2 (en) * | 2006-06-12 | 2008-03-18 | Intersil Americas Inc. | Two pin-based sensing of remote DC supply voltage differential using precision operational amplifier and diffused resistors |
| US8391812B2 (en) * | 2009-08-27 | 2013-03-05 | Sige Semiconductor, Inc. | Method and system for amplifier control |
| US20120319241A1 (en) * | 2011-06-17 | 2012-12-20 | Analog Devices, Inc. | Offset reducing resistor circuit |
| US20130064027A1 (en) * | 2011-09-14 | 2013-03-14 | Meng-Yi Wu | Memory and Method of Adjusting Operating Voltage thereof |
| US8742800B1 (en) * | 2012-09-27 | 2014-06-03 | Maxim Integrated Products, Inc. | Integrated circuit with precision current source |
| US9148140B1 (en) | 2012-09-27 | 2015-09-29 | Maxim Integrated Systems, Inc. | Integrated circuit with precision current source |
| US9088252B2 (en) | 2013-03-05 | 2015-07-21 | Richwave Technology Corp. | Fixed voltage generating circuit |
| US20140253087A1 (en) * | 2013-03-05 | 2014-09-11 | Richwave Technology Corp. | Fixed voltage generating circuit |
| GB2512916A (en) * | 2013-04-11 | 2014-10-15 | Nujira Ltd | Output stage for class AB amplifier |
| US10186942B2 (en) * | 2015-01-14 | 2019-01-22 | Dialog Semiconductor (Uk) Limited | Methods and apparatus for discharging a node of an electrical circuit |
| CN105116954B (zh) * | 2015-09-07 | 2017-09-01 | 卓捷创芯科技（深圳）有限公司 | 一种宽输入电压范围和高精度输出的自偏置带隙基准电路 |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4335355A (en) * | 1979-09-28 | 1982-06-15 | American Microsystems, Inc. | CMOS Operational amplifier with reduced power dissipation |
| US4284957A (en) * | 1979-09-28 | 1981-08-18 | American Microsystems, Inc. | CMOS Operational amplifier with reduced power dissipation |
| US4383223A (en) * | 1980-04-10 | 1983-05-10 | Motorola, Inc. | CMOS Operational amplifier employing push-pull output stage |
| US4333058A (en) * | 1980-04-28 | 1982-06-01 | Rca Corporation | Operational amplifier employing complementary field-effect transistors |
| US4484148A (en) * | 1982-09-13 | 1984-11-20 | National Semiconductor Corporation | Current source frequency compensation for a CMOS amplifier |
| US4480230A (en) * | 1983-07-05 | 1984-10-30 | National Semiconductor Corporation | Large swing CMOS power amplifier |
| JP2525346B2 (ja) * | 1983-10-27 | 1996-08-21 | 富士通株式会社 | 定電流源回路を有する差動増幅回路 |
| SU1246339A1 (ru) * | 1984-12-17 | 1986-07-23 | Предприятие П/Я А-3390 | Дифференциальный усилитель |
| JPS61148906A (ja) * | 1984-12-24 | 1986-07-07 | Hitachi Ltd | Ｍｏｓ増幅出力回路 |
| JPS61156910A (ja) * | 1984-12-28 | 1986-07-16 | Fujitsu Ltd | 差動増幅回路 |
| US4656436A (en) * | 1985-12-31 | 1987-04-07 | At&T Bell Laboratories | CMOS transconductance circuit with triode mode input |
| JP2594585B2 (ja) * | 1987-11-25 | 1997-03-26 | 富士通株式会社 | 演算増幅回路 |
| US4897612A (en) * | 1988-05-09 | 1990-01-30 | National Semiconductor Corporation | Operational transconductance amplifier with improved current source capability |
| JPH0682997B2 (ja) * | 1988-06-28 | 1994-10-19 | 日本電気株式会社 | Ｍｏｓ差動増幅回路 |
| JPH0834391B2 (ja) * | 1989-08-01 | 1996-03-29 | 日本電気株式会社 | 演算増幅回路 |
| US5162753A (en) * | 1991-11-27 | 1992-11-10 | At&T Bell Laboratories | Amplifier arrangement for use as a line driver |
| JP3320434B2 (ja) * | 1991-11-28 | 2002-09-03 | 沖電気工業株式会社 | 演算増幅回路 |
| JPH05289760A (ja) * | 1992-04-06 | 1993-11-05 | Mitsubishi Electric Corp | 基準電圧発生回路 |
| US5220288A (en) * | 1992-06-01 | 1993-06-15 | Motorola, Inc. | Continuous-time differential amplifier with low offset voltage |
| US5287070A (en) * | 1992-09-02 | 1994-02-15 | Ncr Corporation | Balanced voltage comparator |
| JPH06104672A (ja) * | 1992-09-22 | 1994-04-15 | Mitsubishi Electric Corp | クランプ回路 |
| US5363059A (en) * | 1993-06-17 | 1994-11-08 | Texas Instruments Incorporated | Transconductance amplifier |
| US5446412A (en) * | 1994-05-19 | 1995-08-29 | Exar Corporation | Continuously linear pulse amplifier/line driver with large output swing |
| US5491448A (en) * | 1994-07-29 | 1996-02-13 | National Semiconductor Corporation | Class AB output stage with improved frequency stability |
| US5500624A (en) * | 1994-11-02 | 1996-03-19 | Motorola, Inc. | Input stage for CMOS operational amplifier and method thereof |
| US5515006A (en) * | 1995-03-07 | 1996-05-07 | Linfinity Microelectronics, Inc. | Low distortion efficient large swing CMOS amplifier output |
| US5596289A (en) * | 1995-05-15 | 1997-01-21 | National Science Council | Differential-difference current conveyor and applications therefor |
| US5856749A (en) * | 1996-11-01 | 1999-01-05 | Burr-Brown Corporation | Stable output bias current circuitry and method for low-impedance CMOS output stage |
-
1996
- 1996-11-01 US US08/743,006 patent/US5856749A/en not_active Expired - Lifetime
-
1997
- 1997-09-15 IL IL12952097A patent/IL129520A0/xx unknown
- 1997-09-15 JP JP52137498A patent/JP3251019B2/ja not_active Expired - Fee Related
- 1997-09-15 WO PCT/US1997/016444 patent/WO1998020610A1/en active IP Right Grant
- 1997-09-15 DE DE69730724T patent/DE69730724T2/de not_active Expired - Lifetime
- 1997-09-15 EP EP97944313A patent/EP0935849B1/en not_active Expired - Lifetime
- 1997-10-29 TW TW086116085A patent/TW359893B/zh not_active IP Right Cessation
-
1998
- 1998-12-16 US US09/213,333 patent/US6002276A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69730724T2 (de) | 2006-02-16 |
| EP0935849B1 (en) | 2004-09-15 |
| EP0935849A4 (en) | 2002-04-17 |
| IL129520A0 (en) | 2000-02-29 |
| TW359893B (en) | 1999-06-01 |
| DE69730724D1 (de) | 2004-10-21 |
| US6002276A (en) | 1999-12-14 |
| JP2000507787A (ja) | 2000-06-20 |
| WO1998020610A1 (en) | 1998-05-14 |
| US5856749A (en) | 1999-01-05 |
| EP0935849A1 (en) | 1999-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3251019B2 (ja) | 低インピーダンスｃｍｏｓ出力段および方法 | |
| US4333058A (en) | Operational amplifier employing complementary field-effect transistors | |
| US6356153B1 (en) | Rail-to-rail input/output operational amplifier and method | |
| US6437645B1 (en) | Slew rate boost circuitry and method | |
| JP2885120B2 (ja) | 演算増幅器 | |
| US20060220741A1 (en) | CMOS class AB folded cascode operational amplifier for high-speed applications | |
| JP2665025B2 (ja) | 増幅器回路 | |
| JP2885151B2 (ja) | 演算増幅器 | |
| US4596958A (en) | Differential common base amplifier with feed forward circuit | |
| US4839609A (en) | Differential amplifier | |
| JPH0758872B2 (ja) | 電力増幅回路 | |
| EP1376860A1 (en) | Asymmetrical differential amplifier | |
| JPH09130162A (ja) | 横電流調節を有する電流ドライバ回路 | |
| JPS6096005A (ja) | ダイエリアを効率的に用いたノイズのないカスコード回路 | |
| JP3425577B2 (ja) | 演算増幅器 | |
| EP1173923B1 (en) | Differential pair provided with degeneration means for degenerating a transconductance of the differential pair | |
| JPH0618293B2 (ja) | 演算増幅器 | |
| JP2877033B2 (ja) | 演算増幅回路 | |
| US5164614A (en) | Low power bias voltage generating circuit comprising a current mirror | |
| US5334949A (en) | Differential amplifiers | |
| JPH0793543B2 (ja) | 電圧リピ−タ回路 | |
| JP2003115729A (ja) | Ａｂ級アンプ | |
| JPH09153747A (ja) | 差動増幅器の同相電圧帰還回路 | |
| JPH0645844A (ja) | 差動増幅器 | |
| JPH06232654A (ja) | 演算増幅回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071116 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081116 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081116 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091116 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091116 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131116 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |