JP2000507787A - 低インピーダンスｃｍｏｓ出力段および方法 - Google Patents

Abstract

(57)【要約】 差動誤差増幅器（３）を含むＣＭＯＳ出力回路を動作させて、基準抵抗（Ｒ１）の抵抗値でＰ−チャネル基準ＭＯＳＦＥＴ（Ｍ１）のスレシホルド電圧を除算した値に等しい第１電流を、Ｎ−チャネル・カレント・ミラー制御ＭＯＳＦＥＴ（Ｍ４）に通過させることによって、出力ＭＯＳＦＥＴに安定した静止バイアス電流を供給する。Ｎ−チャネル・カレント・ミラー制御ＭＯＳＦＥＴ（Ｍ４）のゲートに結合したゲートと、Ｐ−チャネル基準ＭＯＳＦＥＴ（Ｍ１）のドレインに結合したドレインとを有する第１Ｎ−チャネル・カレント・ミラー出力ＭＯＳＦＥＴ（Ｍ６）が、第１電流に比例する第２電流を、Ｐ−チャネル基準ＭＯＳＦＥＴ（Ｍ１）に通過させる。Ｐ−チャネル基準ＭＯＳＦＥＴ（Ｍ１）からのフィードバックに応答して第１電流を制御する。Ｎ−チャネル・カレント・ミラー制御ＭＯＳＦＥＴ（Ｍ４）に応答して、誤差増幅器（３）内のバイアス電流を制御する。誤差増幅器内のバイアス電流ならびに誤差増幅器の第１（Ｒ２）および第２（Ｒ３）抵抗性負荷デバイスの抵抗値をスケーリングして駆動電圧を生成する。この駆動電圧は、基準ＭＯＳＦＥＴ（Ｍ１）のゲート−ソース間電圧に実質的に等しく、これに追従するゲート−ソース間静止バイアス電圧を、Ｐ−チャネル・プルアップＭＯＳＦＥＴ（Ｍ１１）に印加する。

Description

【発明の詳細な説明】 低インピーダンスＣＭＯＳ出力段および方法 発明の背景 本発明は、ＣＭＯＳ増幅器およびそのための低インピーダンス出力段に関し、 特に、動作温度、供給電圧、および集積回路処理パラメータの通常の変動範囲で は、その出力トランジスタにおける静止バイアス電流(quiescent bias current) の許容レベルを維持する、低インピーダンス出力段に関するものである。 集積回路ＣＭＯＳ増幅器が理想的であれば、非常に低い出力インピーダンス、 正および負電源電圧レベル間の大きな出力電圧のスイング(swing)、線形な出力 信号、および低歪みを与える出力段を有することになる。出力段の出力トランジ スタにおける選択ＤＣ即ち静止バイアス電流は、本質的に、電源電圧、トランジ スタ、抵抗および回路のその他の構成部品間の不整合、ならびに種々の集積回路 処理パラメータの許容範囲に対して一定でなければならない。 処理パラメータおよび回路動作状態の許容範囲全体において、低出力インピー ダンスおよび一定静止電流（即ち、無負荷電流）を有するＣＭＯＳ増幅回路を提 供することは、当業者にとって以前より特に興味をそそられることであった。一 方のチャネル型、例えば、Ｎ−チャネルの大きな出力ＭＯＳＦＥＴを有する誤差 増幅器(error amplifier)を含む「疑似デバイス(quasi-device)」を用いて、反 対のチャネル型（この場合Ｐ−チャネル）のＭＯＳＦＥＴの挙動を「模擬」する ことは公知である。このような「疑似デバイス」は、この図１Ａに示すように、 ソース・フォロワ構成で用いる場合が多い。疑似デバイスで構成した出力段は、 ソース・フォロワと同様、低出力インピーダンスを有し、しかもソース・フォロ ワよりも出力電圧のスイングが大きいという更に別の利点を有する。 米国特許第４，４８０，２３０号（ブレーマその他(Brehmer et al.)）では、 クラスＡＢ出力段に追加の回路を付加して、大きな静止電流が出力ＭＯＳＦＥＴ に流れているときを検知してフィードバックを与え、これを用いて出力ＭＯＳＦ ＥＴにおける静止（無負荷）電流を減衰させるている。米国特許第５，１６２， ７５２号（コーラマバディ(Khorramabadi)）は、並列に接続し、別個の誤差増幅 器で駆動するようにした、クラスＢ出力ＭＯＳＦＥＴとクラスＡＢ出力ＭＯＳＦ ＥＴの使用を開示している。しかしながら、ブレーマその他およびコーラマバデ ィの回路は双方とも複雑であり、温度、電源電圧および集積回路プロセス・パラ メータの典型的な変動の関数として、出力ＭＯＳＦＥＴを流れる静止電流量の大 きな変動の問題は、いずれも解決していない。 図１を参照すると、図示のバイアス回路の内抵抗Ｒ１およびＭＯＳＦＥＴ Ｍ １〜Ｍ６を含む部分２は、従来技術のバイアス回路を構成し、ＭＯＳＦＥＴ Ｍ １を強力な反転エッジ、即ち、丁度「オン」に切り替えるエッジに保持するよう に動作する。このバイアス回路２は、導体１２および１３上にバイアス電流を供 給し、図１におけるＭ９およびＭ１０のようなカレント・ミラー出力トランジス タを駆動するために、一般的に用いている。このようなカレント・ミラー出力ト ランジスタは、差動増幅段３に対して定電流源として機能する。しかしながら、 図１の従来技術の回路１の部分２は、電源電圧、温度、およびＣＭＯＳ処理パラ メータの典型的な範囲にわたって、ＣＭＯＳ増幅器の出力トランジスタにおける 静止バイアス電流を一定に維持するという前述の問題を解決する指標を与えるも のではない。薄膜抵抗のレーザ・トリミングによって、前述の集積回路のプロセ ス・パラメータの変動のいくつかは補償できるものの、レーザ・トリミングは回 避することが望ましい。何故なら、これは非常にコストがかかるプロセスである からである。 その結果、低インピーダンスＣＭＯＳ出力段の改良、即ち、正および負電源電 圧間に大きな出力電圧のスイングを与えることができ、出力ＭＯＳＦＥＴにおい て実質的に一定の静止電流を有し、出力段の回路に不当な複雑性を追加すること なく、更に薄膜抵抗等のレーザ・トリミングに伴うコストも発生しないことに対 する要望は、満たされていない。発明の概要 したがって、本発明の目的は、低インピーダンスＣＭＯＳ出力段において、電 源電圧、ＣＭＯＳ処理パラメータ、およびチップ温度の典型的な変動に対して、 当該出力段の出力トランジスタにおける低インピーダンス負荷および定常ＤＣバ イアス電流に、大きな出力電圧のスイングを与えるために使用可能な低インピー ダンスＣＭＯＳ出力段を提供することである。 本発明の別の目的は、前述の種類の低インピーダンスＣＭＯＳ出力段において 、許容できない回路の複雑化や、抵抗値のレーザ・トリミングの必要性を回避す る、低インピーダンスＣＭＯＳ出力段を提供することである。 端的に述べれば、本発明は、その一実施形態によれば、バイアス回路（２）、 誤差増幅器（３）、および第１Ｐ−チャネル・プルアップＭＯＳＦＥＴ（Ｍ１１ ）を含むＣＭＯＳ出力回路を提供する。バイアス回路（２）は、第１供給電圧導 体（ＶＤＤ）と第１導体（１０）との間に結合した第１抵抗（Ｒ１）と、前記第 １供給電圧導体（ＶＤＤ）に結合したソース、前記第１導体（１０）に結合した ゲート、および第２導体（１１）に結合したドレインを有する第１Ｐ−チャネル ＭＯＳＦＥＴ（Ｍ１）と、前記第１導体（１０）に結合したソース、前記第２導 体（１１）に結合したゲート、および第２供給電圧導体（８）にソースを結合し た第１Ｎ−チャネル・カレント・ミラー制御ＭＯＳＦＥＴ（Ｍ４）のドレインと ゲートとに結合したドレインを有する第２Ｐ−チャネルＭＯＳＦＥＴ（Ｍ２）と 、前記第１Ｎ−チャネル・カレント・ミラー制御ＭＯＳＦＥＴ（Ｍ４）の前記ゲ ートに結合したゲート、前記第２供給電圧導体（８）に結合したソース、および 前記第２導体（１１）に結合したドレインを有する第１Ｎ−チャネル・カレント ・ミラー出力ＭＯＳＦＥＴ（Ｍ６）とを含む。誤差増幅器（３）は、第１（Ｍ７ ）および第２（Ｍ８）Ｎ−チャネル入力ＭＯＳＦＥＴを含む。第１Ｎ−チャネル 入力ＭＯＳＦＥＴ（Ｍ７）のゲートは、第１入力端子（４）に結合してあり、第 ２Ｎ−チャネル入力ＭＯＳＦＥＴ（Ｍ８）のゲートは第２入力端子（５）に結合 してある。第２Ｎ−チャネル・カレント・ミラー出力トランジスタ（Ｍ１０）は 、第１Ｎ−チャネル・カレント・ミラー制御トランジスタ（Ｍ４）のゲートに結 合したゲートと、第２供給電圧導体（８）に結合したソースと、第１（Ｍ７）お よび第２（Ｍ８）Ｎ−チャネル入力ＭＯＳＦＥＴのソースに結合したドレインと を有する。第１供給電圧導体（ＶＤＤ）と第１（Ｍ７）および第２（Ｍ８）Ｎ− チャネル入力ＭＯＳＦＥＴのドレインとの間に、それぞれ、第１（Ｒ２）および 第 ２（Ｒ３）抵抗性負荷回路を結合してある。第１Ｐ−チャネル・プルアップＭＯ ＳＦＥＴ（Ｍ１１）は、第２（Ｍ８）Ｐ−チャネル入力ＭＯＳＦＥＴのドレイン に結合したゲートと、第１供給電圧導体（ＶＤＤ）に結合したソースと、出力端 子（７）に結合したドレインとを有する。第１（Ｒ２）および第２（Ｒ３）抵抗 性負荷回路の抵抗を均衡化し、第１Ｐ−チャネル・プルアップＭＯＳＦＥＴ（Ｍ １１）を強力な反転付近にバイアスし、これに第１バイアス電流を生成させる。 第１バイアス電流は、第１Ｐ−チャネルＭＯＳＦＥＴ（Ｍ１）を通過するバイア ス電流の所定の倍数である。第１バイアス電流は、第１Ｐ−チャネルＭＯＳＦＥ Ｔ（Ｍ１）をその強力な反転状態のエッジにおいてバイアスすることによって生 成する。第２Ｎ−チャネル・カレント・ミラー出力ＭＯＳＦＥＴ（Ｍ１０）のチ ャネル幅対チャネル長比は、第１スケール・ファクタｋに第１Ｐ−チャネル・カ レント・ミラー制御トランジスタ（Ｍ４）のチャネル幅対チャネル長比を乗算し た値であり、第１（Ｒ２）および第２（Ｒ３）抵抗性負荷回路の抵抗値は、第１ 抵抗（Ｒ１）の抵抗値を所定のファクタｋで除算した値に比例する。 別の実施形態では、第２抵抗性負荷回路（Ｒ３）は、第１供給電圧導体（ＶＤ Ｄ）と第３導体（１５）との間に結合した第１負荷抵抗（Ｒ４）、および第３導 体と第２Ｎ−チャネル入力ＭＯＳＦＥＴ（Ｍ８）のドレインとの間に結合した第 ２負荷抵抗（Ｒ５）を含む。ＣＭＯＳ出力回路は、第１供給電圧導体（ＶＤＤ） に結合したソースと、第３導体（１５）に結合したゲートと、出力導体（７）に 結合したドレインとを有する、第２Ｐ−チャネル・プルアップＭＯＳＦＥＴ（Ｍ １２）を含む。第１負荷抵抗（Ｒ４）は、第１スケール・ファクタｋで除算した 第１抵抗（Ｒ１）の抵抗値（Ｒ１）をファクタ（１−ｃ）と乗算した値に比例す る抵抗値を有し、第２負荷抵抗（Ｒ５）は、第１スケール・ファクタｋで除算し た第１抵抗（Ｒ１）の抵抗値（Ｒ１）を第２スケール・ファクタｃと乗算した値 に比例する抵抗値を有し、第２Ｐ−チャネル・プルアップＭＯＳＦＥＴ（Ｍ１２ ）に、第２静止バイアス電流を生成させる。第２静止バイアス電流は、弱い反転 状態にバイアスした第２Ｐ−チャネル・プルアップＭＯＳＦＥＴ（Ｍ１２）によ って生成する。 別の実施形態では、請求項６のＣＭＯＳ出力回路において、前記第１（Ｒ２’ ） および第２負荷回路(Ｒ６＋Ｒ７)の抵抗値を不均衡化して、前記第１（Ｍ１１’ ）および第２（Ｍ１２）Ｐ−チャネル・プルアップＭＯＳＦＥＴに対するゲート 駆動電圧のスイングを増大させると共に、前記第１（Ｍ１３）および第２（Ｍ１ ４）Ｎ−チャネル入力ＭＯＳＦＥＴのチャネル幅対チャネル長比を不均衡化して 、前記第１（Ｍ１１’）および第２（Ｍ１２）Ｐ−チャネル・プルアップＭＯＳ ＦＥＴのゲート駆動電圧のスイングを増大させる。第１負荷回路（Ｒ２’）の抵 抗値は、第１抵抗（Ｒ１）の抵抗値（Ｒ１）を所定のファクタｋおよび１＋ｅの 積で除算した値に比例する。ここで、ｅは均衡定数である。第１負荷抵抗（Ｒ６ ）の抵抗値は、第１抵抗（Ｒ１）の抵抗値と、所定のファクタｋと１−ｅとの積 で１−ｃを除算した値との積に比例する。ここで、ｃは入力オフセット補償定数 である。更に、第２負荷抵抗（図３におけるＲ７）の抵抗値は、第１抵抗Ｒ１の 抵抗値と、所定のファクタｋと１−ｅとの積でオフセット補償定数ｃを除算した 値との積に比例する。 前述のＰ−チャネルＭＯＳＦＥＴ全てをＮ−チャネルＭＯＳＦＥＴと置換し、 Ｎ−チャネルＭＯＳＦＥＴも全てＰ−チャネルＭＯＳＦＥＴと置換し、第１およ び第２供給電圧導体を相互交換すると、プルアップＭＯＳＦＥＴはプルダウンＭ ＯＳＦＥＴとなり、２種類のＣＭＯＳ出力回路を相互接続し、非常に安定な静止 バイアス電流を有する高周波ＣＭＯＳプッシュ・プル出力回路を備えることがで きる。図面の簡単な説明 図１は、本発明の第１実施形態の概略図である。 図１Ａは、ＭＯＳソース・フォロア回路を模擬するために使用可能な、従来技 術の「疑似デバイス」を示す回路図である。 図２は、本発明の第２実施形態の概略図である。 図３は、本発明の第３実施形態の概略図である。 図４は、図３の回路を用いたプッシュ・プルＣＭＯＳ増幅器、および全てのＭ ＯＳＦＥＴのチャネル型を逆にした同様の回路の概略図である。 図５は、本発明の低インピーダンスＣＭＯＳ出力段を用いたシングル・エンド 増幅器の図である。 図６は、本発明の低インピーンダンスＣＭＯＳ出力段を用いた、差動入力差動 出力増幅器の図である。好適な実施形態の詳細な説明 図１を参照すると、低インピーダンスＣＭＯＳ出力プルアップ回路１は、前述 のバイアス回路２および差動増幅誤差回路３、更に低インピーダンス出力プルア ップ・トランジスタとして機能するＰ−チャネルＭＯＳＦＥＴＭ１１も含む。バ イアス回路２は、６キロオームの抵抗値を有し、Ｖ_DDと導体１０と間に接続した 抵抗Ｒ１を含む。導体１０は、Ｐ−チャネルＭＯＳＦＥＴ Ｍ１のゲートに接続 してある。Ｐ−チャネルＭＯＳＦＥＴ Ｍ１は、そのソースがＶ_DDに接続してあ り、更にそのドレインは導体１１に接続してある。ＭＯＳＦＥＴ Ｍ１のチャネ ル幅およびチャネル長は、それぞれ、６００ミクロンおよび０．８ミクロンであ る。導体１０は、Ｐ−チャネルＭＯＳＦＥＴ Ｍ２のソースに接続してある。Ｐ −チャネルＭＯＳＦＥＴ Ｍ２は、そのゲートが導体１１に接続してあり、その ドレインは導体１２に接続してある。ＭＯＳＦＥＴ Ｍ２のチャネル幅およびチ ャネル長は、それぞれ、１００ミクロンおよび０．６ミクロンである。導体１２ は、Ｎ−チャネルＭＯＳＦＥＴ Ｍ３のゲートおよびドレイン、ならびにＮ−チ ャネルＭＯＳＦＥＴ Ｍ５のゲートに接続してある。Ｎ−チャネルＭＯＳＦＥＴ Ｍ５のドレインは、導体１１に接続してある。ＭＯＳＦＥＴ Ｍ３のソースは 、導体１３に接続してある。Ｎ−チャネルＭＯＳＦＥＴ Ｍ４のゲートおよびド レインは、導体１３に接続してあり、ＭＯＳＦＥＴ Ｍ４のソースは、接地導体 ８に接続してある。接地導体８は、最も負側の供給電圧と言っても差し支えない 。Ｎ−チャネルＭＯＳＦＥＴ Ｍ６のソースは、接地に接続してあり、そのドレ インはＭＯＳＦＥＴ Ｍ５のソースに接続してある。ＭＯＳＦＥＴ Ｍ３〜Ｍ６ の各々のチャネル幅およびチャネル長は、それぞれ、２５ミクロンおよび０．６ ミクロンとするとよい。 誤差増幅器３は、Ｎ−チャネル電流源ＭＯＳＦＥＴ Ｍ１０を含み、そのソー スは接地に接続してあり、そのゲートは導体１３に接続してあり、そのドレイン は第２Ｎ−チャネル電流源Ｍ９のソースに接続してある。ＭＯＳＦＥＴ Ｍ４は 、カレント・ミラー制御トランジスタであり、ＭＯＳＦＥＴＭ６およびＭ１０は 、カレント・ミラー出力トランジスタである。ＭＯＳＦＥＴ Ｍ９は、そのゲー トが導体１２に接続してあり、そのドレインがＮ−チャネル入力ＭＯＳＦＥＴ Ｍ７およびＭ８のソースに接続してある。ＭＯＳＦＥＴ Ｍ１０は、そのゲート が導体１３に接続してあり、そのドレインがＭＯＳＦＥＴ Ｍ９のソースに接続 してあり、そのソースが接地に接続してある。ＭＯＳＦＥＴ Ｍ９およびＭ１０ のチャネル幅は、ＭＯＳＦＥＴＭ３およびＭ４のチャネル幅よりもｋ倍だけ拡張 してあり、ｋの値は４に等しい。また、ＭＯＳＦＥＴ Ｍ９およびＭ１０のチャ ネル幅は、１００ミクロンとすればよい（そのチャネル長は０．６ミクロンであ り、ＭＯＳＦＥＴＭ３およびＭ４の場合と同一である）。 入力ＭＯＳＦＥＴ Ｍ７およびＭ８のゲートは、それぞれ、導体４および５に 接続してある。入力ＭＯＳＦＥＴ７および８のチャネル幅およびチャネル長は、 それぞれ、２００ミクロンおよび０．６ミクロンである。入力導体４および５に は、それぞれ、Ｖ_IN ⁺およびＶ_IN ^-を印加する。負荷抵抗Ｒ２は、抵抗値２×Ｒ１ ／ｋを有するものとすればよく、Ｖ_DDと入力ＭＯＳＦＥＴ Ｍ７のドレインとの 間に接続してある。（好ましくは、負荷抵抗Ｒ２およびＲ３の抵抗値は、少なく とも現スケール・ファクタｋ分の１に減少させ、プルアップ回路１の帯域幅を増 大させる。）負荷抵抗Ｒ３は、負荷抵抗Ｒ２と同じ抵抗値を有すればよく、Ｖ_DD と導体６との間に接続してある。導体６は、入力ＭＯＳＦＥＴ Ｍ８のドレイン 、およびＰ−チャネル出力ＭＯＳＦＥＴ Ｍ１１のゲートに接続してあり、Ｐ− チャネル出力ＭＯＳＦＥＴ Ｍ１１は、そのソースがＶ_DDに接続してあり、その ドレインは出力導体７に接続してある。 バイアス回路２において、抵抗Ｒ１ならびにＭＯＳＦＥＴ Ｍ２，Ｍ３，およ びＭ４を含む第１脚部における電流は、ＭＯＳＦＥＴ Ｍ１のＰ−チャネル・ス レシホルド電圧Ｖ_TPを抵抗Ｒ１の抵抗値Ｒ１で除算した値にほぼ等しい。ＭＯＳ ＦＥＴ Ｍ１，Ｍ５，およびＭ６を含む第２脚部を通過する電流は、第１脚部に おけるそれに等しい。何故なら、カレント・ミラー出力トランジスタＭ６を通過 する電流は、カレント・ミラー制御トランジスタＭ４を通過する電流に等しい からである。Ｒ１は、ＭＯＳＦＥＴ Ｍ１を丁度強力な反転の開始時(onset)に バイアスするように、即ち、大量の電流を丁度導通させ始めるように、その値を 選択する。 すると、抵抗Ｒ１を通過する電流にスケール・ファクタｋを乗算した電流が、 誤差増幅器３の定電流源ＭＯＳＦＥＴ Ｍ９およびＭ１０を通過する。誤差増幅 器３を通過する電流をスケール・ファクタｋ倍に増大させることにより、抵抗Ｒ ２およびＲ３の抵抗値は、ｋに比例して減少し、これによって関連するＲＣ時定 数が減少し、出力回路１の帯域幅が拡大する。次に、Ｖ_IN ⁺がＶ_IN ^-に等しく、抵 抗Ｒ２およびＲ３が先に示した抵抗価を有する場合、入力ＭＯＳＦＥＴ Ｍ１１ のゲート−ソース間電圧は、バイアス電流ＭＯＳＦＥＴ Ｍ１のゲート−ソース 電圧に完全に等しくなり、出力ＭＯＳＦＥＴ Ｍ１１は正に強力な反転のエッジ 上に来る。 これは非常に有用な成果である。何故なら、これによって、Ｖ_DD、Ｐ−チャネ ルおよびＮ−チャネルＭＯＳＦＥＴプロセス・パラメータ、およびチップ温度の 典型的な変動には全く独立した、出力ＭＯＳＦＥＴ Ｍ１１の静止バイアス電流 が確立するからである。例えば、私のコンピュータ・シミュレーションでは、Ｐ −チャネルおよびＮ−チャネル・プロセス・パラメータの正常範囲およびチップ 温度の正常範囲において、図２の回路では、全静止電流の１．５ないし２倍の近 似変動(approximate variation)を示した。これは、プロセス・パラメータおよ びチップ温度の正常範囲に対して全静止電流の約１００倍もの変動が発生する場 合もある従来技術の回路と比較すると、非常に優れている。 その結果、出力ＭＯＳＦＥＴ Ｍ１１は、最悪の場合のＶ_DDの値、ＭＯＳＦＥ Ｔスレシホルド電圧およびその他のＣＭＯＳプロセス・パラメータに対して静止 バイアス電流が過度に大きくなるという虞れがなく、大きなチャネル幅対チャネ ル長比（ＭＯＳＦＥＴ Ｍ１のそれよりもはるかに大きい）を有し、したがって 低い出力インピーダンスを備えるように設計することが可能となる。 典型的に、図１のプルアップ出力回路１は、その出力導体７が負荷回路（図示 せず）に接続してあると共に、プルダウン出力回路にも接続してある。プルダウ ン出力回路は、種々のＰ−チャネルＭＯＳＦＥＴを対応するＮ−チャネルＭＯＳ ＦＥＴと置換し、Ｎ−チャネルＭＯＳＦＥＴを対応するＰ−チャネルＭＯＳＦＥ Ｔと置換するという意味で、接地とＶ_DDとの間で回路構造を「逆転」させている ことを除いて、プルアップ・ドライバ回路１と同一である。これは、図４に示す 回路と同様、高周波数、低歪み、低出力インピーダンスのプッシュプル出力回路 を与える。 尚、集積回路チップのレイアウトでは、ＭＯＳＦＥＴ Ｍ１は物理的に出力Ｍ ＯＳＦＥＴ Ｍ１１にできるだけ近づげて配置することが望ましく、ＭＯＳＦＥ Ｔ Ｍ１およびＭ１１双方を共通の熱重心(thermal centroid)上で互いに対して 配置し、動作中バイアスＭＯＳＦＥＴ Ｍ１の温度がプルアップＭＯＳＦＥＴ Ｍ１１の温度に精度高く追従するのを保証することが好ましい。 図１の出力回路に伴う問題の１つとして、プルアップＭＯＳＦＥＴ Ｍ１１に かけるバイアスが、誤差増幅器３の入力オフセット電圧に左右されることがあげ られる。この入力オフセット電圧は、入力ＭＯＳＦＥＴ Ｍ７およびＭ８間の整 合、特にそのスレシホルド電圧、ならびに負荷抵抗Ｒ２およびＲ３間の一致度に も左右される。このような入力オフセット電圧の極性が、入力ＭＯＳＦＥＴ Ｍ ８を通過する電流を増大させるような場合、プルアップＭＯＳＦＥＴ Ｍ１１を 通過する静止バイアス電流も増大し、静止電流の設計値が、Ｉ_DRAIN対ＭＯＳＦ ＥＴ １１のＶ_GS特性グラフの急峻な部分に位置する場合、その増大は劇的とな り得る（例えば、１０倍もの大きさ）。 この問題に対処するには、図２に示すプルアップ出力ドライバ回路１Ａを変更 し、負荷抵抗Ｒ３を負荷抵抗Ｒ４およびＲ５の直列接続で置換し、抵抗Ｒ４をＶ_DD と導体１５との間に接続する。すると、前述の図１のプルアップＭＯＳＦＥＴ １１を通過する静止バイアス電流の劇的な増大は、図２のプルアップＭＯＳＦＥ Ｔ Ｍ１１’およびＭ１２における結合静止電流に対して、１０倍ではなくわず かに約１．５ないし２倍という、はるかに小さい増大となる。 図２において、抵抗Ｒ５は、導体６および１５の間に接続してある。図２のプ ルアップＭＯＳＦＥＴ Ｍ１１’は、図１のＭＯＳＦＥＴ Ｍ１１と置換したも のである（そして、ＭＯＳＦＥＴ１１と全く同じ接続としてある）。図２におい て、追加のＰ−チャネル・プルアップＭＯＳＦＥＴ Ｍ１２は、そのソース電極 がＶ_DDに接続してあり、そのドレイン電極が導体７に接続してあり、そのゲート が導体１５に接続してある。本質的に、図１の出力プルアップＭＯＳＦＥＴ１１ は、２つの並列接続したＰ−チャネルＭＯＳＦＥＴプルアップＭ１１’およびＭ １２に「分割」したものとなっている。一般的に、プルアップＭＯＳＦＥＴ Ｍ１ ２のチャネル長対チャネル幅比は、プルアップＭＯＳＦＥＴ Ｍ１１’のそれよ りもはるかに大きい（例えば、１０倍大きい）。抵抗Ｒ５の抵抗値は、典型的に 、抵抗Ｒ４の抵抗値よりもはるかに小さい。図２に示すように、Ｒ５の抵抗値は ２×ｃ×Ｒ１／ｋとすることができ、抵抗Ｒ４の抵抗値は２（１−ｃ）Ｒ１／ｋ とすることができる。ｃはスケール・ファクタであり、抵抗Ｒ４およびＲ５間の 関係を決定し、誤差増幅器の入力オフセット電圧の正当な範囲において静止(即 ち、無負荷)状態下でプルアップ・トランジスタＭ１２のオンへの切り替えが決 して強すぎることがないように選択する。説明中の実施形態では、ｃは０．０５ の値を有することができる。プルアップＭＯＳＦＥＴ Ｍ１１’は、誤差増幅器 のオフセット電圧の結果として、そのオンへの切り替えが強すぎることがあって も、図１のＭＯＳＦＥＴ Ｍ１１と比較すると、そのサイズは大幅に縮小してい る。図２の構成は、ＭＯＳＦＥＴ Ｍ１１’およびＭ１２双方における静止バイ アス電流の和が、過度に大きくなるのを防止する。 図２の実施形態に更に改良を加えれば、出力プルアップＭＯＳＦＥＴを通過す る静止電流の、誤差増幅器３の入力オフセット電流に対する強い依存性の問題を 克服するが、プルアップＭＯＳＦＥＴ Ｍ１１’およびＭ１２のゲート−ソース 間電圧を生成するために使用可能な「ゲート・ドライブ」の量は、プルアップ抵 抗Ｒ４およびＲ５の各々を通過する、ＭＯＳＦＥＴ Ｍ９およびＭ１０からのバ イアス電流の部分が決定する。先に示した図２のＲ２，Ｒ４およびＲ５の値では 、オフセット電圧がゼロの場合、定電流源ＭＯＳＦＥＴ Ｍ９およびＭ１０が供 給する誤差増幅器のバイアス電流の半分が、誤差増幅器３の各ブランチを通過し 、その電流量に抵抗Ｒ３の抵抗値を乗算すると、Ｐ−チャネル・プルアップＭＯ ＳＦＥＴ Ｍ１１’のスレシホルド電圧Ｖ_TPに等しくなる。その結果、大きな差 動入力電圧に対して、抵抗Ｒ４およびＲ５を通過する電流量が到達可能な増大は 、抵抗Ｒ４およびＲ５を通過する一定バイアス電流の全てについてその方向を制 御 することにより、最大で約２倍となる。これによって、プルアップＭＯＳＦＥＴ Ｍ１１’に得られる最大ゲート駆動電圧を、そのスレシホルド電圧Ｖ_TPのおお よそ２倍に制限する。 これは、特に、実際のスレシホルド電圧Ｖ_TPがその範囲の下限にある場合、問 題となり得る。図３の出力段１Ｂは、ＭＯＳＦＥＴ Ｍ１０が供給する電流の１ ／４のみがＭＯＳＦＥＴ Ｍ８を通過し、残りがＭＯＳＦＥＴ Ｍ７を通過する ように、ＭＯＳＦＥＴ Ｍ７およびＭ８を通過する電流を不均衡化することによ って、この問題に対する解決案を与える。 図３を参照すると、出力プルアップ回路１Ｂは、誤差増幅器の抵抗負荷回路の 抵抗値Ｒ２とＲ４＋Ｒ５との間の関係を変更し、入力ＭＯＳＦＥＴ Ｍ７および Ｍ８の相対的な幾何学的形状も同様に変更したことを除いて、図２の回路１Ａと 同一である。具体的には、図２の負荷抵抗Ｒ４（抵抗値２（１−ｃ）Ｒ１／ｋを 有する）およびＲ５（抵抗値２ｃＲ１／ｋを有する）を、それぞれ、図３におけ る負荷抵抗Ｒ６（抵抗値２（１−ｃ）Ｒ１／（ｋ（１−ｅ）を有する）およびＲ ７（抵抗値２ｃＲ１／ｋ（１−ｅ）を有する）と置換する。ここで、ｅはスケー ル・ファクタであり、０．５の値を有するものとするとよい。図２の負荷抵抗Ｒ ２（抵抗値２Ｒ１／ｋを有する）を、図３における負荷抵抗Ｒ２’（抵抗値２Ｒ １／（ｋ（１＋ｅ）を有する）と置換する。入力ＭＯＳＦＥＴ Ｍ７およびＭ８ （双方ともチャネル幅ＷＤを有する）を、それぞれ、Ｎ−チャネル入力ＭＯＳＦ ＥＴ Ｍ１３（チャネル幅が（１＋ｅ）ＷＤ）およびＭ１４（チャネル幅が（１ −ｅ）ＷＤ）と置換する。ここで、ＷＤは、図２におけるＭＯＳＦＥＴ Ｍ７お よびＭ８の幅である。 こうして、図３における差動誤差増幅器３の２つのブランチは、スケール・フ ァクタｅに応じた不均衡状態となるので、静止状態（即ち、Ｖ_IN ⁺がＶ_IN ^-に等し い）の下では、入力ＭＯＳＦＥＴ Ｍ１４よりも十分に大きな電流が入力ＭＯＳ ＦＥＴ Ｍ１３を通過する。この不均衡を得るには、図２のＭＯＳＦＥＴ Ｍ７ の幅にファクタ１＋ｅを乗算して、ＭＯＳＦＥＴ Ｍ１３のチャネル幅を求め、 更に図２の抵抗Ｒ２の抵抗値をファクタ１＋ｅで除算して図３における抵抗Ｒ２ ’の抵抗値を求め、図２のＭＯＳＦＥＴ Ｍ８の幅にファクタ１−ｅを乗算し て図３のＭＯＳＦＥＴＭ１４のチャネル幅を求め、図２の抵抗Ｒ４およびＲ５の 各々の抵抗値を１−ｅで除算して、図３のＲ６およびＲ７の抵抗値を求める。そ して、ｅが０．５に等しい場合、抵抗Ｒ６およびＲ７よりも３倍多い電流が抵抗 Ｒ２’を通過し、出力トランジスタＭ１１’およびＭ１２上のバイアス電圧は、 図２におけると同じレベルに維持する。高入力駆動状態の下では、抵抗Ｒ２’を 通過する電流の全てが、抵抗Ｒ６およびＲ７を通過することができる（Ｖ_IN ⁺が Ｖ_IN ^-に等しい）。その結果、プルアップＭＯＳＦＥＴ Ｍ１１’上のゲート駆 動は、図２の回路におけるようなわずかに２倍ではなく、その元のレベルＶ_TPの 約４倍に増大することができる。かくして、プルアップＭＯＳＦＥＴ Ｍ１１’ に対するゲート駆動は、スレシホルド電圧Ｖ_TPの約４倍に達することが可能とな る。 導体６および１５上で得られる最大ゲート駆動電圧の増大により、プルアップ ＭＯＳＦＥＴＭＩ１１’およびＭ１２にはかなり小さめのトランジスタの使用が 可能となる。これによって、プルアップＭＯＳＦＥＴ Ｍ１１’およびＭ１２の ゲート容量が減少し、関連するＲＣ時定数が減少し、回路の帯域幅が拡大する一 方、最悪の温度変動（−４０℃ないし＋１２５℃）およびＣＭＯＳプロセス・パ ラメータ変動という状態において、所望の低インピーダンス、ならびにプルアッ プ・トランジスタＭ１１’およびＭ１２の最大全静止バイアス電流の低下が得ら れる。 前述の「不均衡化」技法は、図１のＲ３をＲ４およびＲ５に「分割する」こと なく、更に図２おけるようにプルアップＭＯＳＦＥＴ Ｍ１２を追加することも なく、使用可能であることが認められよう。例えば、ＭＯＳＦＥＴ Ｍ１２を除 去し、抵抗Ｒ６およびＲ７を、Ｒ６およびＲ７の抵抗値の和に等しい抵抗値を有 する単一の抵抗にすることによって図３の回路を変更した場合、図１の回路を前 述のように「不均衡化した」変形に到達する。これにより、単一の抵抗は、抵抗 値２Ｒ１／（ｋ（１−ｅ））を有し、これは図３における抵抗Ｒ６およびＲ７の 抵抗値の和となる。入力ＭＯＳＦＥＴ Ｍ１２およびＭ１４のチャネル幅は、図 ３の場合と同一であり、図１の回路に関して、出力ＭＯＳＦＥＴ Ｍ１１’の縮 小による利点およびそれに伴う帯域幅の改善が得られる。 図４は、図３の出力ドライバ回路１Ｂと、第２の「相補」出力ドライバ回路１ Ｂ’との接続を示し、この場合Ｖ_DDおよび接地導体、ならびに出力ドライバ回路 １Ｂの全ＭＯＳＦＥＴのチャネル型を逆転させてプルダウン出力段回路を備える ことにより、プッシュ・プル出力段としたものである。このようにＰ−チャネル ＭＯＳＦＥＴを「逆」のＮ−チャネルＭＯＳＦＥＴと交換し、更にその逆の交換 を行って相補型出力ドライバ回路１Ｂ’を得た場合、その幅は、勿論、Ｎ−チャ ネルおよびＰ−チャネルＭＯＳＦＥＴの異なる導電性を考慮して調節しなければ ならない。追加のＭＯＳＦＥＴ、抵抗およびＰＮＰトランジスタもブロック２０ および２０’に示すように付加し、バイアス回路２および２’の起動を確保する 。 図４の回路１Ｂは、高利得差動前置増幅器２１と共に用いて、図５に示すバッ ファ増幅器を得ることができるものである。図４に示す２つの出力ドライバ１Ｂ および１Ｂ’を２つの前置増幅器２１および２１’と結合し、図６に示す差動バ ッファ回路を得ることができる。図６に示す回路を試験した。２つの出力段１Ｂ および１Ｂ’ならびに前置増幅器２１および２１’を含む、図６の回路の全バイ アス電流を測定して、典型的に、約１１ミリアンペアが得られ、その最大値は約 １４ミリアンペアであった。小信号帯域幅の測定では、１０メガヘルツを超え、 出力ＶＯＵＴが６ボルトのピーク−ピーク１００キロヘルツ正弦波出力信号を１ ００オーム負荷に駆動した場合、全高調波歪みレベルは−７０ｄＢより低く、Ｄ Ｃ出力インピーダンスの測定値は、０．１オーム未満であった。この回路は、デ ジタル加入者回線に適用するアナログ「フロント・エンド」集積チップの構成部 品として非常によく動作する。 以上のように、本発明は、最も近い従来技術の欠点を解決するに際して、余分 にバイアス検知制御回路を追加することなく、既に信号経路の一部となっている 構成部品を用いて、出力プルアップおよびプルダウン・トランジスタを通過する 静止電流を制御し、負荷電流が流れる出力ＭＯＳＦＥＴの温度およびＣＭＯＳ処 理パラメータにその性能が密接に関係する基準デバイスに応答してこの静止電流 を確立する。出力ＭＯＳＦＥＴの静止バイアス電流が本質的に一定であるために 、クロスオーバ歪みが少なく線形性に優れたＶ_OUTが得られる。 以上、本発明をその特定の実施形態のいくつかを参照しながら説明したが、当 業者は、本発明の精神および範囲から逸脱することなく、記載した本発明の実施 形態に種々の変更を行うことができよう。実質的に同じ方法で実質的に同じ機能 を行い、同じ結果を得るような要素およびステップの組み合わせは全て本発明の 範囲内に該当することを意図するものである。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９８年９月２９日（１９９８．９．２９） 【補正内容】 ［３４条補正］ 請求の範囲 １．バイアス回路を含むＣＭＯＳ出力回路において、前記バイアス回路が、第１ 供給電圧導体と第１導体との間に結合した第１抵抗と、前記第１供給電圧導体に 結合したソース、前記第１導体に結合したゲート、および第２導体に結合したド レインを有する第１の第１導電型ＭＯＳＦＥＴと、前記第１導体に結合したソー ス、前記第２導体に結合したゲート、および第２供給電圧導体に結合したソース を有する第１の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのドレインとゲー トとに結合したドレインを有する第２の第１導電型ＭＯＳＦＥＴと、前記第１の 第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲートを結合したゲート、前記 第２供給電圧導体に結合したソース、および前記第２導体に結合したドレインを 有する第１の第２導電型カレント・ミラー出力ＭＯＳＦＥＴとを含み、前記第１ の第１導電型ＭＯＳＦＥＴをその強力な反転状態のエッジにバイアスするＣＭＯ Ｓ出力回路であって、改良が、 （ａ）誤差増幅器であって、 ｉ．第１の第２導電型入力ＭＯＳＦＥＴであって、ゲートが第１入力端 子に結合した第１の第２導電型入力ＭＯＳＦＥＴと、 ｉｉ．第２の第２導電型入力ＭＯＳＦＥＴであって、ゲートが第２入力 端子に結合した第２の第２導電型入力ＭＯＳＦＥＴと、 ｉｉｉ．前記第１の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲ ートに結合したゲートと、前記第２供給電圧導体に結合したソースと、前記第１ および第２の第２導電型入力ＭＯＳＦＥＴのソースに結合したドレインとを有す る第２の第２導電型カレント・ミラー出力ＭＯＳＦＥＴと、 ｉｖ．前記第１供給電圧導体と前記第１の第２導電型入力ＭＯＳＦＥＴ のドレインとの間に結合した第１抵抗性負荷と、 ｖ．前記第１供給電圧導体と前記第２の第２導電型入力ＭＯＳＦＥＴの ドレインとの間に結合した第２抵抗性負荷と、 から成る誤差増幅器と、 （ｂ）前記第２の第２導電型入力ＭＯＳＦＥＴのドレインに結合したゲートと 、前記第１供給電圧導体に結合したソースと、出力端子に結合したドレインとを 有する第１導電型出力ＭＯＳＦＥＴと、 前記第１導電型出力ＭＯＳＦＥＴのゲート上に前記誤差増幅器が生成する電圧 が、前記第１導電型出力ＭＯＳＦＥＴ内に、前記第１の第１導電型ＭＯＳＦＥＴ を通過するバイアス電流の所定の倍数である、安定した静止バイアス電流を生成 し、前記第１の第１導電型ＭＯＳＦＥＴと同様に、前記第１導電型出力ＭＯＳＦ ＥＴをその強力な反転状態のエッジにバイアスすることと、 から成ること、を特徴とするＣＭＯＳ出力回路。 ２．請求項１記載のＣＭＯＳ出力回路において、前記第１導電型がＰ型であり、 前記第２導電型がＮ型であり、前記出力ＭＯＳＦＥＴがプルアップＭＯＳＦＥＴ であること、を特徴とするＣＭＯＳ出力回路。 ３．請求項１記載のＣＭＯＳ出力回路において、前記第１導電型がＮ型であり、 前記第２導電型がＰ型であり、前記出力ＭＯＳＦＥＴがプルダウンＭＯＳＦＥＴ であること、を特徴とするＣＭＯＳ出力回路。 ４．バイアス回路を含むＣＭＯＳ出力回路において、前記バイアス回路が、第１ 供給電圧導体と第１導体との間に結合した第１抵抗と、前記第１供給電圧導体に 結合したソース、前記第１導体に結合したゲート、および第２導体に結合したド レインを有する第１の第１導電型ＭＯＳＦＥＴと、前記第１導体に結合したソー ス、前記第２導体に結合したゲート、および第２供給電圧導体に結合したソース を有する第１の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのドレインとゲー トとに結合したドレインを有する第２の第１導電型ＭＯＳＦＥＴと、前記第１の 第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲートに結合したゲート、前記 第２供給電圧導体に結合したソース、および前記第２導体に結合したドレインを 有する第１の第２導電型カレント・ミラー出力ＭＯＳＦＥＴとを含み、前記第１ の第１導電型ＭＯＳＦＥＴをその強力な反転状態のエッジにバイアスするＣＭＯ Ｓ出力回路であって、改良が、 （ａ）誤差増幅器であって、 ｉ．第１の第２導電型入力ＭＯＳＦＥＴであって、ゲートが第１入力端 子に結合した第１の第２導電型入力ＭＯＳＦＥＴと、 ｉｉ．第２の第２導電型入力ＭＯＳＦＥＴであって、ゲートが第２入力 端子に結合した第２の第２導電型入力ＭＯＳＦＥＴと、 ｉｉｉ．前記第１の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲ ートに結合したゲートと、前記第２供給電圧導体に結合したソースと、前記第１ および第２の第２導電型入力ＭＯＳＦＥＴのソースに結合したドレインとを有す る第２の第２導電型カレント・ミラー出力ＭＯＳＦＥＴと、 ｉｖ．前記第１供給電圧導体と前記第１の第２導電型入力ＭＯＳＦＥＴ のドレインとの間に結合した第１抵抗性負荷と、 ｖ．前記第１供給電圧導体と前記第２の第２導電型入力ＭＯＳＦＥＴの ドレインとの間に結合した第２抵抗性負荷と、 から成る誤差増幅器と、 （ｂ）前記第２の第２導電型入力ＭＯＳＦＥＴのドレインに結合したゲートと 、前記第１供給電圧導体に結合したソースと、出力端子に結合したドレインとを 有する第１導電型出力ＭＯＳＦＥＴと、 前記第１導電型出力ＭＯＳＦＥＴのゲート上に前記誤差増幅器が生成する電圧 が、前記第１導電型出力ＭＯＳＦＥＴ内に、前記第１の第１導電型ＭＯＳＦＥＴ を通過するバイアス電流の所定の倍数である、安定した静止バイアス電流を生成 し、前記第１の第１導電型ＭＯＳＦＥＴと同様に、前記第１導電型出力ＭＯＳＦ ＥＴをその強力な反転状態のエッジにバイアスすることと、 前記第１抵抗性負荷の抵抗値の前記第２抵抗性負荷の抵抗値に対する比が、( １−ｅ)／（１＋ｅ）に等しく、前記第１の第２導電型入力ＭＯＳＦＥＴのチャ ネル幅の前記第２の第２導電型ＭＯＳＦＥＴのチャネル幅に対する比が、(１＋ ｅ)／（１−ｅ）に等しく、ｅは０よりも大きく１未満の値を有し、前記第１導 電型出力ＭＯＳＦＥＴを駆動するために得られるゲート−ソース間電圧のスイン グ量を、ｅに比例して増大させることと、 から成ること、を特徴とするＣＭＯＳ出力回路。 ５．請求項４記載のＣＭＯＳ出力回路において、前記第１導電型がＰ型であり、 前記第２導電型がＮ型であり、前記出力ＭＯＳＦＥＴがプルアップＭＯＳＦＥＴ であること、を特徴とするＣＭＯＳ出力回路。 ６．請求項４記載のＣＭＯＳ出力回路において、前記第１導電型がＮ型であり、 前記第２導電型がＰ型であり、前記出力ＭＯＳＦＥＴがプルダウンＭＯＳＦＥＴ であること、を特徴とするＣＭＯＳ出力回路。 ７．バイアス回路を含むＣＭＯＳ出力回路において、前記バイアス回路が、第１ 供給電圧導体と第１導体との間に結合した第１抵抗と、前記第１供給電圧導体に 結合したソース、前記第１導体に結合したゲート、および第２導体に結合したド レインを有する第１の第１導電型ＭＯＳＦＥＴと、前記第１導体に結合したソー ス、前記第２導体に結合したゲート、および第２供給電圧導体に結合したソース を有する第１の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのドレインとゲー トとに結合したドレインを有する第２の第１導電型ＭＯＳＦＥＴと、前記第１の 第２導電型カレント・ミラー制御ＭＯＳＦＥＴに結合したゲート、前記第２供給 電圧導体に結合したソース、および前記第２導体に結合したドレインを有する第 １の第２導電型カレント・ミラーＭＯＳＦＥＴとを含み、改良が、 （ａ）誤差増幅器であって、 ｉ．第１および第２の第２導電型入力ＭＯＳＦＥＴであって、該第１の 第２導電型入力ＭＯＳＦＥＴのゲートを第１入力端子に結合し、前記第２の第２ 導電型入力ＭＯＳＦＥＴのゲートを第２入力端子に結合した、第１および第２の 第２導電型入力ＭＯＳＦＥＴと、 ｉｉ．前記第１の第２導電型カレント・ミラー制御トランジスタのゲー トに結合したゲートと、前記第２供給電圧導体に結合したソースと、前記第１お よび第２の第２導電型入力ＭＯＳＦＥＴのソースに結合したドレインとを有する 第２の第２導電型カレント・ミラー出力トランジスタと、 ｉｉｉ．前記第１供給電圧導体と前記第１の第２導電型入力ＭＯＳＦＥ Ｔのドレインとの間に結合した第１抵抗性負荷と、 ｉｖ．前記第２の第２導電型入力ＭＯＳＦＥＴのドレインと第３導体と の間に結合した第２抵抗性負荷と、 ｖ．前記第３導体と前記第１の供給電圧導体の間に結合した第３抵抗性 負荷と、 から成る誤差増幅器と、 （ｂ）前記第２の第２導電型入力ＭＯＳＦＥＴのドレインに結合したゲートと 、前記第１供給電圧導体に結合したソースと、出力端子に結合したドレインとを 有する第１導電型出力ＭＯＳＦＥＴと、 （ｃ）前記第１供給電圧導体に結合したソースと、前記第３導体に結合したゲ ートと、前記出力導体に結合したドレインとを有する第２の第１導電型出力ＭＯ ＳＦＥＴと、 前記第２の第１導電型出力ＭＯＳＦＥＴのゲート上に前記誤差増幅器が生成す る電圧が、前記第２の第１導電型出力ＭＯＳＦＥＴ内に、前記第１の第１導電型 ＭＯＳＦＥＴを通過するバイアス電流の所定の倍数である、安定した静止バイア ス電流を生成し、前記第１の第１導電型ＭＯＳＦＥＴと同様に、前記第２の第１ 導電型出力ＭＯＳＦＥＴをその強力な反転状態のエッジにバイアスすることと、 から成ること、を特徴とするＣＭＯＳ出力回路。 ８．請求項７記載のＣＭＯＳ出力回路において、前記第１の第１導電型出力ＭＯ ＳＦＥＴのチャネル幅対チャネル長比が、前記第２の第１導電型出力ＭＯＳＦＥ Ｔのチャネル幅対チャネル長比よりも実質的に小さく、前記第１の第１導電型出 力ＭＯＳＦＥＴ内の静止バイアス電流が、前記誤差増幅器における大きな入力オ フセット電圧の場合に、過剰に大きくなるのを防止すること、を特徴とするＣＭ ＯＳ出力回路。 ９．請求項８記載のＣＭＯＳ出力において、前記第１抵抗性負荷が、前記第１抵 抗の抵抗値を第１スケール・ファクタｋで除算した値に等しい抵抗値を有し、前 記第２抵抗性負荷が、前記第１スケール・ファクタｋで除算した前記第１抵抗の 抵抗値と第２スケール・ファクタｃを乗算した値に比例する抵抗値を有し、前記 第３抵抗性負荷が、前記第１抵抗の抵抗値に（１−ｃ）／ｋを乗算した値に比例 する抵抗値を有し、前記第２の第１導電型出力ＭＯＳＦＥＴを、前記第１の第１ 導電型ＭＯＳＦＥＴと同様に、その強力な反転状態のエッジにバイアスすること 、を特徴とするＣＭＯＳ出力回路。 １０．バイアス回路を含むＣＭＯＳ出力回路において、前記バイアス回路が、第 １供給電圧導体と第１導体との間に結合した第１抵抗と、前記第１供給電圧導体 に結合したソース、前記第１導体に結合したゲート、および第２導体に結合した ドレインを有する第１の第１導電型ＭＯＳＦＥＴと、前記第１導体に結合したソ ース、前記第２導体に結合したゲート、および第２供給電圧導体に結合したソー スを有する第１の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのドレインおよ びゲートに結合したドレインを有する第２の第１導電型ＭＯＳＦＥＴと、前記第 １の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲートに結合したゲート、 前記第２供給電圧導体に結合したソース、および前記第２導体に結合したドレイ ンを有する第１の第２導電型カレント・ミラー出力ＭＯＳＦＥＴとを含み、改良 が、 （ａ）誤差増幅器であって、 ｉ．第１および第２の第２導電型入力ＭＯＳＦＥＴであって、該第１の 第２導電型入力ＭＯＳＦＥＴのゲートを第１入力端子に結合し、前記第２の第２ 導電型入力ＭＯＳＦＥＴのゲートを第２入力端子に結合した、第１および第２の 第２導電型入力ＭＯＳＦＥＴと、 ｉｉ．前記第１の第２導電型カレント・ミラー制御トランジスタのゲー トに結合したゲートと、前記第２供給電圧導体に結合したソースと、前記第１お よび第２の第２導電型入力ＭＯＳＦＥＴのソースに結合したドレインとを有する 第２の第２導電型カレント・ミラー出力トランジスタと、 ｉｉｉ．前記第１供給電圧導体と前記第１の第２導電型入力ＭＯＳＦＥ Ｔのドレインとの間に結合した第１抵抗性負荷と、 ｉｖ．前記２の第２導電型入力ＭＯＳＦＥＴのドレインと第３導体との 間に結合した第２抵抗性負荷と、 ｖ．前記第３導体と前記第１供給電圧導体との間に結合した第３抵抗性 負荷と、 から成る誤差増幅器と、 （ｂ）前記第２の第２導電型入力ＭＯＳＦＥＴのドレインに結合したゲートと 、前記第１供給電圧導体に結合したソースと、出力端子に結合したドレインとを 有する第１の第１導電型出力ＭＯＳＦＥＴと、 （ｃ）前記第１供給電圧導体に結合したソースと、前記第３導体に結合したゲ ートと、前記出力導体に結合したドレインとを有する第２の第１導電型出力ＭＯ ＳＦＥＴと、 前記第２の第１導電型出力ＭＯＳＦＥＴのゲート上に前記誤差増幅器が生成す る電圧が、前記第２の第１導電型出力ＭＯＳＦＥＴ内に、前記第１の第１導電型 ＭＯＳＦＥＴを通過するバイアス電流の所定の倍数である、安定した静止バイア ス電流を生成し、前記第１の第１導電型ＭＯＳＦＥＴと同様に、前記第２の第１ 導電型出力ＭＯＳＦＥＴを、その強力な反転状態のエッジにバイアスすることと 、 前記第１抵抗性負荷の抵抗値の前記第２抵抗性負荷の抵抗値に対する比が、( １−ｅ)／（１＋ｅ）に等しく、前記第１抵抗性負荷の前記第３抵抗性負荷の抵 抗値に対する比も（１−ｅ）／（１＋ｅ）に等しく、前記第１の第２導電型入力 ＭＯＳＦＥＴのチャネル幅の前記第２の第２導電型ＭＯＳＦＥＴのチャネル幅に 対する比が、（１＋ｅ）／（１−ｅ）に等しく、ｅは０よりも大きく１未満の値 を有し、前記第１導電型出力ＭＯＳＦＥＴを駆動するために得られるゲート−ソ ース間電圧のスイング量を、ｅに比例しで増大させることと、 から成ること、を特徴とするＣＭＯＳ出力回路。 １１．請求項１０記載のＣＭＯＳ出力回路において、前記第１の第１導電型出力 ＭＯＳＦＥＴのチャネル幅対チャネル長比が、前記第２の第１導電型出力ＭＯＳ ＦＥＴのチャネル幅対チャネル長比よりも実質的に小さく、前記第１の第１導電 型出力ＭＯＳＦＥＴ内の静止バイアス電流が、前記誤差増幅器における大きな入 力オフセット電圧の場合に、過剰に大きくなるのを防止すること、を特徴とする ＣＭＯＳ出力回路。 １６．差動誤差増幅器を含むＣＭＯＳ出力回路を動作させ、第１導電型出力ＭＯ ＳＦＥＴ内に安定した静止バイアス電流を供給する方法であって、 （ａ）第１導電型基準ＭＯＳＦＥＴのスレシホルド電圧を基準抵抗の抵抗値で 除算した値に等しい第１電流を、第２導電型カレント・ミラー制御ＭＯＳＦＥＴ に通過させるステップと、 （ｂ）前記第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲートに結合した ゲートと、前記第１導電型基準ＭＯＳＦＥＴのドレインに結合したドレインとを 有する第１の第２導電型カレント・ミラー出力ＭＯＳＦＥＴによって、前記第１ 電流に比例する第２電流を、前記第１導電型基準ＭＯＳＦＥＴに通過させ、前記 第１導電型基準ＭＯＳＦＥＴからのフィードバックに応答して、前記第１電流を 制御するステップと、 （ｃ）前記第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲートの電圧に応 答して、誤差増幅器内のバイアス電流を制御するステップと、 （ｄ）前記誤差増幅器のバイアス電流ならびに第１および第２抵抗性負荷デバ イスの抵抗値をスケーリングして、駆動電圧を生成し、第１導電型出力ＭＯＳＦ ＥＴへの前記基準ＭＯＳＦＥＴのゲート−ソース間電圧に実質的に等しく、これ に追従する静止ゲート−ソース間電圧を印加するステップと、 から成ること、を特徴とする方法。 【手続補正書】 【提出日】１９９９年６月２２日（１９９９．６．２２） 【補正内容】 （１） 特許請求の範囲の記載を以下の通りに補正します。 『１．バイアス回路を含むＣＭＯＳ出力回路において、前記バイアス回路が、第 １供給電圧導体と第１導体との間に結合した第１抵抗と、前記第１供給電圧導体 に結合したソース、前記第１導体に結合したゲート、および第２導体に結合した ドレインを有する第１の第１導電型ＭＯＳＦＥＴと、前記第１導体に結合したソ ース、前記第２導体に結合したゲート、および第２供給電圧導体に結合したソー スを有する第１の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのドレインとゲ ートとに結合したドレインを有する第２の第１導電型ＭＯＳＦＥＴと、前記第１ の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲートに結合したゲート、前 記第２供給電圧導体に結合したソース、および前記第２導体に結合したドレイン を有する第１の第２導電型カレント・ミラー出力ＭＯＳＦＥＴとを含み、前記第 １の第１導電型ＭＯＳＦＥＴをその強力な反転状態のエッジにてバイアスするＣ ＭＯＳ出力回路であって、改良が、 （ａ）誤差増幅器であって、 ｉ．第１の第２導電型入力ＭＯＳＦＥＴであって、ゲートが第１入力端 子に結合した第１の第２導電型入力ＭＯＳＦＥＴと、 ｉｉ．第２の第２導電型入力ＭＯＳＦＥＴであって、ゲートが第２入力 端子に結合した第２の第２導電型入力ＭＯＳＦＥＴと、 ｉｉｉ．前記第１の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲ ートに結合したゲートと、前記第２供給電圧導体に結合したソースと、前記第１ および第２の第２導電型入力ＭＯＳＦＥＴのソースに結合したドレインとを有す る第２の第２導電型カレント・ミラー出力ＭＯＳＦＥＴと、 ｉｖ．前記第１供給電圧導体と前記第１の第２導電型入力ＭＯＳＦＥＴ のドレインとの間に結合した第１抵抗性負荷と、 ｖ．前記第１供給電圧導体と前記第２の第２導電型入力ＭＯＳＦＥＴの ドレインとの間に結合した第２抵抗性負荷と、 から成る誤差増幅器と、 （ｂ）前記第２の第２導電型入力ＭＯＳＦＥＴのドレインに結合したゲートと 、 前記第１供給電圧導体に結合したソースと、出力端子に結合したドレインとを有 する第１導電型出力ＭＯＳＦＥＴと、 を含み、 前記第１導電型出力ＭＯＳＦＥＴのゲート上に前記誤差増幅器が生成する電圧 が、前記第１導電型出力ＭＯＳＦＥＴ内に、前記第１の第１導電型ＭＯＳＦＥＴ を通過するバイアス電流の所定の倍数である、安定した静止バイアス電流を生成 し、前記第１の第１導電型ＭＯＳＦＥＴと同様に、前記第１導電型出力ＭＯＳＦ ＥＴをその強力な反転状態のエッジにてバイアスすること、 を特徴とするＣＭＯＳ出力回路。 ２．請求項１記載のＣＭＯＳ出力回路において、前記第１導電型がＰ型であり、 前記第２導電型がＮ型であり、前記出力ＭＯＳＦＥＴがプルアップＭＯＳＦＥＴ であること、を特徴とするＣＭＯＳ出力回路。 ３．請求項１記載のＣＭＯＳ出力回路において、前記第１導電型がＮ型であり、 前記第２導電型がＰ型であり、前記出力ＭＯＳＦＥＴがプルダウンＭＯＳＦＥＴ であること、を特徴とするＣＭＯＳ出力回路。 ４．バイアス回路を含むＣＭＯＳ出力回路において、前記バイアス回路が、第１ 供給電圧導体と第１導体との間に結合した第１抵抗と、前記第１供給電圧導体に 結合したソース、前記第１導体に結合したゲート、および第２導体に結合したド レインを有する第１の第１導電型ＭＯＳＦＥＴと、前記第１導体に結合したソー ス、前記第２導体に結合したゲート、および第２供給電圧導体に結合したソース を有する第１の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのドレインとゲー トとに結合したドレインを有する第２の第１導電型ＭＯＳＦＥＴと、前記第１の 第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲートに結合したゲート、前記 第２供給電圧導体に結合したソース、および前記第２導体に結合したドレインを 有する第１の第２導電型カレント・ミラー出力ＭＯＳＦＥＴとを含み、前記第１ の第１導電型ＭＯＳＦＥＴをその強力な反転状態のエッジにてバイアスする、前 記のＣＭＯＳ出力回路であって、改良が、 （ａ）誤差増幅器であって、 ｉ．第１の第２導電型入力ＭＯＳＦＥＴであって、ゲートが第１入力端 子に結合した第１の第２導電型入力ＭＯＳＦＥＴと、 ｉｉ．第２の第２導電型入力ＭＯＳＦＥＴであって、ゲートが第２入力 端子に結合した第２の第２導電型入力ＭＯＳＦＥＴと、 ｉｉｉ．前記第１の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲ ートに結合したゲートと、前記第２供給電圧導体に結合したソースと、前記第１ および第２の第２導電型入力ＭＯＳＦＥＴのソースに結合したドレインとを有す る第２の第２導電型カレント・ミラー出力ＭＯＳＦＥＴと、 ｉｖ．前記第１供給電圧導体と前記第１の第２導電型入力ＭＯＳＦＥＴ のドレインとの間に結合した第１抵抗性負荷と、 ｖ．前記第１供給電圧導体と前記第２の第２導電型入力ＭＯＳＦＥＴの ドレインとの間に結合した第２抵抗性負荷と、 を含む誤差増幅器と、 （ｂ）前記第２の第２導電型入力ＭＯＳＦＥＴのドレインに結合したゲートと 、前記第１供給電圧導体に結合したソースと、出力端子に結合したドレインとを 有する第１導電型出力ＭＯＳＦＥＴと、 を含み、 前記第１導電型出力ＭＯＳＦＥＴのゲート上に前記誤差増幅器が生成する電圧 が、前記第１導電型出力ＭＯＳＦＥＴ内に、前記第１の第１導電型ＭＯＳＦＥＴ を通過するバイアス電流の所定の倍数である、安定した静止バイアス電流を生成 して、前記第１の第１導電型ＭＯＳＦＥＴと同様に、前記第１導電型出力ＭＯＳ ＦＥＴをその強力な反転状態のエッジにバイアスすること、 前記第１抵抗性負荷の抵抗値の前記第２抵抗性負荷の抵抗値に対する比が、( １−ｅ)／（１＋ｅ）に等しく、前記第１の第２導電型入力ＭＯＳＦＥＴのチャ ネル幅の前記第２の第２導電型ＭＯＳＦＥＴのチャネル幅に対する比が、(１＋ ｅ)／（１−ｅ）に等しく、ｅは０よりも大きく１未満の値を有して、前記第１ 導電型出力ＭＯＳＦＥＴを駆動するために得られるゲート−ソース間電圧のスイ ング 量を、ｅに比例して増大させること、 を特徴とするＣＭＯＳ出力回路。 ５．請求項４記載のＣＭＯＳ出力回路において、前記第１導電型がＰ型であり、 前記第２導電型がＮ型であり、前記出力ＭＯＳＦＥＴがプルアップＭＯＳＦＥＴ であること、を特徴とするＣＭＯＳ出力回路。 ６．請求項４記載のＣＭＯＳ出力回路において、前記第１導電型がＮ型であり、 前記第２導電型がＰ型であり、前記出力ＭＯＳＦＥＴがプルダウンＭＯＳＦＥＴ であること、を特徴とするＣＭＯＳ出力回路。 ７．バイアス回路を含むＣＭＯＳ出力回路において、前記バイアス回路が、第１ 供給電圧導体と第１導体との間に結合した第１抵抗と、前記第１供給電圧導体に 結合したソース、前記第１導体に結合したゲート、および第２導体に結合したド レインを有する第１の第１導電型ＭＯＳＦＥＴと、前記第１導体に結合したソー ス、前記第２導体に結合したゲート、および第２供給電圧導体に結合したソース を有する第１の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのドレインとゲー トとに結合したドレインを有する第２の第１導電型ＭＯＳＦＥＴと、前記第１の 第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲートに結合したゲート、前記 第２供給電圧導体に結合したソース、および前記第２導体に結合したドレインを 有する第１の第２導電型カレント・ミラーＭＯＳＦＥＴとを含み、改良が、 （ａ）誤差増幅器であって、 ｉ．第１および第２の第２導電型入力ＭＯＳＦＥＴであって、該第１の 第２導電型入力ＭＯＳＦＥＴのゲートを第１入力端子に結合し、前記第２の第２ 導電型入力ＭＯＳＦＥＴのゲートを第２入力端子に結合した、第１および第２の 第２導電型入力ＭＯＳＦＥＴと、 ｉｉ．前記第１の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲー トに結合したゲートと、前記第２供給電圧導体に結合したソースと、前記第１お よび第２の第２導電型入力ＭＯＳＦＥＴのソースに結合したドレインとを有する 第２の第２導電型カレント・ミラー出力トランジスタと、 ｉｉｉ．前記第１供給電圧導体と前記第１の第２導電型入力ＭＯＳＦＥ Ｔのドレインとの間に結合した第１抵抗性負荷と、 ｉｖ．前記第２の第２導電型入力ＭＯＳＦＥＴのドレインと第３導体と の間に結合した第２抵抗性負荷と、 ｖ．前記第３導体と前記第１の供給電圧導体の間に結合した第３抵抗性 負荷と、 を含む誤差増幅器と、 （ｂ）前記第２の第２導電型入力ＭＯＳＦＥＴのドレインに結合したゲートと 、前記第１供給電圧導体に結合したソースと、出力端子に結合したドレインとを 有する第１の第１導電型出力ＭＯＳＦＥＴと、 （ｃ）前記第１供給電圧導体に結合したソースと、前記第３導体に結合したゲ ートと、前記出力導体に結合したドレインとを有する第２の第１導電型出力ＭＯ ＳＦＥＴと、 を含み、 前記第２の第１導電型出力ＭＯＳＦＥＴのゲート上に前記誤差増幅器が生成す る電圧が、前記第２の第１導電型出力ＭＯＳＦＥＴ内に、前記第１の第１導電型 ＭＯＳＦＥＴを通過するバイアス電流の所定の倍数である、安定した静止バイア ス電流を生成し、前記第１の第１導電型ＭＯＳＦＥＴと同様に、前記第２の第１ 導電型出力ＭＯＳＦＥＴをその強力な反転状態のエッジにてバイアスすること、 を特徴とするＣＭＯＳ出力回路。 ８．請求項７記載のＣＭＯＳ出力回路において、前記第１の第１導電型出力ＭＯ ＳＦＥＴのチャネル幅対チャネル長比が、前記第２の第１導電型出力ＭＯＳＦＥ Ｔのチャネル幅対チャネル長比よりも実質的に小さくて、前記第１の第１導電型 出力ＭＯＳＦＥＴ内の静止バイアス電流が、前記誤差増幅器における大きな入力 オフセット電圧の場合に、過剰に大きくなるのを防止すること、を特徴とするＣ ＭＯＳ出力回路。 ９．請求項８記載のＣＭＯＳ出力回路において、前記第１抵抗性負荷が、前記第 １抵抗の抵抗値を第１スケール・ファクタｋで除算した値に比例した抵抗値を有 し、前記第２抵抗性負荷が、前記第１スケール・ファクタｋで除算した前記第１ 抵抗の抵抗値と第２スケール・ファクタｃを乗算した値に比例する抵抗値を有し 、前記第３抵抗性負荷が、前記第１抵抗の抵抗値に（１−ｃ）／ｋを乗算した値 に比例する抵抗値を有して、前記第２の第１導電型出力ＭＯＳＦＥＴを、前記第 １の第１導電型ＭＯＳＦＥＴと同様に、その強力な反転状態のエッジにてバイア スすること、を特徴とするＣＭＯＳ出力回路。 １０．バイアス回路を含むＣＭＯＳ出力回路において、前記バイアス回路が、第 １供給電圧導体と第１導体との間に結合した第１抵抗と、前記第１供給電圧導体 に結合したソース、前記第１導体に結合したゲート、および第２導体に結合した ドレインを有する第１の第１導電型ＭＯＳＦＥＴと、前記第１導体に結合したソ ース、前記第２導体に結合したゲート、および第２供給電圧導体に結合したソー スを有する第１の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのドレインおよ びゲートに結合したドレインを有する第２の第１導電型ＭＯＳＦＥＴと、前記第 １の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲートに結合したゲート、 前記第２供給電圧導体に結合したソース、および前記第２導体に結合したドレイ を有する第１の第２導電型カレント・ミラー出力ＭＯＳＦＥＴとを含み、改良が 、 （ａ）誤差増幅器であって、 ｉ．第１および第２の第２導電型入力ＭＯＳＦＥＴであって、該第１の 第２導電型入力ＭＯＳＦＥＴのゲートを第１入力端子に結合し、前記第２の第２ 導電型入力ＭＯＳＦＥＴのゲートを第２入力端子に結合した、第１および第２の 第２導電型入力ＭＯＳＦＥＴと、 ｉｉ．前記第１の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲー トに結合したゲートと、前記第２供給電圧導体に結合したソースと、前記第１お よび第２の第２導電型入力ＭＯＳＦＥＴのソースに結合したドレインとを有する 第２の第２導電型カレント・ミラー出力トランジスタと、 ｉｉｉ．前記第１供給電圧導体と前記第１の第２導電型入力ＭＯＳＦＥ Ｔのドレインとの間に結合した第１抵抗性負荷と、 ｉｖ．前記２の第２導電型入力ＭＯＳＦＥＴのドレインと第３導体との 間に結合した第２抵抗性負荷と、 ｖ．前記第３導体と前記第１供給電圧導体との間に結合した第３抵抗性 負荷と、 を含む誤差増幅器と、 （ｂ）前記第２の第２導電型入力ＭＯＳＦＥＴのドレインに結合したゲートと 、前記第１供給電圧導体に結合したソースと、出力端子に結合したドレインとを 有する第１の第１導電型出力ＭＯＳＦＥＴと、 （ｃ）前記第１供給電圧導体に結合し,たソースと、前記第３導体に結合した ゲートと、前記出力導体に結合したドレインとを有する第２の第１導電型出力Ｍ ＯＳＦＥＴと、 を含み、 前記第２の第１導電型出力ＭＯＳＦＥＴのゲート上に前記誤差増幅器が生成す る電圧が、前記第２の第１導電型出力ＭＯＳＦＥＴ内に、前記第１の第１導電型 ＭＯＳＦＥＴを通過するバイアス電流の所定の倍数である、安定した静止バイア ス電流を生成し、前記第１の第１導電型ＭＯＳＦＥＴと同様に、前記第２の第１ 導電型出力ＭＯＳＦＥＴを、その強力な反転状態のエッジにてバイアスすること 、 前記第１抵抗性負荷の抵抗値の前記第２抵抗性負荷の抵抗値に対する比が、( １−ｅ)／（１＋ｅ）に等しく、前記第１抵抗性負荷の前記第３抵抗性負荷の抵 抗値に対する比も（１−ｅ）／（１＋ｅ）に等しく、前記第１の第２導電型入力 ＭＯＳＦＥＴのチャネル幅の前記第２の第２導電型ＭＯＳＦＥＴのチャネル幅に 対する比が、（１＋ｅ）／（１−ｅ）に等しく、ｅは０よりも大きく１未満の値 を有して、前記第１導電型出力ＭＯＳＦＥＴを駆動するために得られるゲート− ソース間電圧のスイング量を、ｅに比例し,て増大させること、 を特徴とするＣＭＯＳ出力回路。 １１．請求項１０記載のＣＭＯＳ出力回路において、前記第１の第１導電型出力 ＭＯＳＦＥＴのチャネル幅対チャネル長比が、前記第２の第１導電型出力ＭＯＳ ＦＥＴのチャネル幅対チャネル長比よりも実質的に小さくて、前記第１の第１導 電型出力ＭＯＳＦＥＴ内の静止バイアス電流が、前記誤差増幅器における大きな 入力オフセット電圧の場合に、過剰に大きくなるのを防止すること、を特徴とす るＣＭＯＳ出力回路。 １２．差動誤差増幅器を含むＣＭＯＳ出力回路を動作させ、第１導電型出力ＭＯ ＳＦＥＴ内に安定した静止バイアス電流を供給する方法であって、 （ａ）第１導電型基準ＭＯＳＦＥＴのスレシホルド電圧を基準抵抗の抵抗値で 除算した値に等しい第１電流を、第２導電型カレント・ミラー制御ＭＯＳＦＥＴ に通過させるステップと、 （ｂ）前記第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲートに結合した ゲートと、前記第１導電型基準ＭＯＳＦＥＴのドレインに結合したドレインとを 有する第１の第２導電型カレント・ミラー出力ＭＯＳＦＥＴによって、前記第１ 電流に比例する第２電流を、前記第１導電型基準ＭＯＳＦＥＴに通過させ、前記 第１導電型基準ＭＯＳＦＥＴからのフィードバックに応答して、前記第１電流を 制御するステップと、 （ｃ）前記第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲートの電圧に応 答して、誤差増幅器内のバイアス電流を制御するステップと、 （ｄ）前記誤差増幅器のバイアス電流ならびに前記誤差増幅器の第１および第 ２抵抗性負荷デバイスの抵抗値をスケーリングして、駆動電圧を生成し、これを 、第１導電型出力ＭＯＳＦＥＴへの前記基準ＭＯＳＦＥＴのゲート−ソース間電 圧に実質的に等しく、これに追従する静止ゲート−ソース間電圧を印加するステ ップと、 から成る方法。』

───────────────────────────────────────────────────── 【要約の続き】 圧は、基準ＭＯＳＦＥＴ（Ｍ１）のゲート−ソース間電 圧に実質的に等しく、これに追従するゲート−ソース間 静止バイアス電圧を、Ｐ−チャネル・プルアップＭＯＳ ＦＥＴ（Ｍ１１）に印加する。

Claims (1)

1. 【特許請求の範囲】 １．バイアス回路を含むＣＭＯＳ出力回路において、前記バイアス回路が、第１ 供給電圧導体と第１導体との間に結合した第１抵抗と、前記第１供給電圧導体に 結合したソース、前記第１導体に結合したゲート、および第２導体に結合したド レインを有する第１Ｐ−チャネルＭＯＳＦＥＴと、前記第１導体に結合したソー ス、前記第２導体に結合したゲート、および第２供給電圧導体にソースを結合し た第１Ｎ−チャネル・カレント・ミラー制御ＭＯＳＦＥＴのドレインとゲートと に結合したドレインを有する第２Ｐ−チャネルＭＯＳＦＥＴと、前記第１Ｎ−チ ャネル・カレント・ミラー制御ＭＯＳＦＥＴの前記ゲートに結合したゲート、お よび前記第２供給電圧導体に結合したソース、および前記第２導体に結合したド レインを有する第１Ｎ−チャネル・カレント・ミラー出力ＭＯＳＦＥＴとを含み 、改良が、 （ａ）誤差増幅器であって、 ｉ．第１および第２Ｎ−チャネル入力ＭＯＳＦＥＴであって、該第１Ｎ −チャネル入力ＭＯＳＦＥＴのゲートが第１入力端子に結合してあり、前記第２ Ｎ−チャネル入力ＭＯＳＦＥＴのゲートが第２入力端子に結合した、第１および 第２Ｎ−チャネル入力ＭＯＳＦＥＴと、 ｉｉ．前記第１Ｎ−チャネル・カレント・ミラー制御トランジスタのゲ ートに結合したゲートと、前記第２供給電圧導体に結合したソースと、前記第１ および第２Ｎ−チャネル入力ＭＯＳＦＥＴのソースに結合したドレインとを有す る第２Ｎ−チャネル・カレント・ミラー出力トランジスタと、 ｉｉｉ．前記第１供給電圧導体と前記第１および第２Ｎ−チャネル入力 ＭＯＳＦＥＴのドレインとの間にそれぞれ結合した第１および第２抵抗性負荷回 路と、 を含む誤差増幅器と、 （ｂ）前記第２Ｎ−チャネル入力ＭＯＳＦＥＴのドレインに結合したゲートと 、前記第１供給電圧導体に結合したソースと、出力端子に結合したドレインとを 有する第１Ｐ−チャネル・プルアップＭＯＳＦＥＴと、 前記第１および第２抵抗性負荷回路の抵抗値を均衡化して、第１静止電流を前 記第１Ｐ−チャネル・プルアップＭＯＳＦＥＴに生成し、前記第１Ｐ−チャネル ＭＯＳＦＥＴを通過するバイアス電流の所定の倍数とすることと、 から成ること、を特徴とするＣＭＯＳ出力回路。 ２．請求項１記載のＣＭＯＳ出力回路において、前記Ｐ−チャネルＭＯＳＦＥＴ を強力な反転状態付近にバイアスし、前記バイアス電流を生成すること、を特徴 とするＣＭＯＳ出力回路。 ３．請求項２記載のＣＭＯＳ出力回路において、前記第１Ｎ−チャネル・カレン ト・ミラー制御ＭＯＳＦＥＴのチャネル幅対チャネル長比が、前記第１Ｎ−チャ ネル・カレント・ミラー出力ＭＯＳＦＥＴのそれに等しいこと、を特徴とするＣ ＭＯＳ出力回路。 ４．請求項２記載のＣＭＯＳ出力回路において、前記第２Ｎ−チャネル・カレン ト・ミラー出力ＭＯＳＦＥＴのチャネル幅対チャネル長比が、前記第１Ｎ−チャ ネル・カレント・ミラー制御トランジスタのチャネル幅対チャネル長比に第１ス ケール・ファクタｋ倍したものであり、前記第１および第２抵抗性負荷回路の抵 抗値が、前記第１抵抗の抵抗値を前記第１スケール・ファクタｋで除算した値に 比例すること、を特徴とするＣＭＯＳ出力回路。 ５．請求項２記載のＣＭＯＳ出力回路において、前記第２抵抗性負荷回路が、前 記第１供給電圧導体と第３導体との間に結合した第１負荷抵抗と、前記第３導体 と前記第２Ｎ−チャネル入力ＭＯＳＦＥＴのドレインとの間に結合した第２負荷 抵抗とを含み、前記ＣＭＯＳ出力回路が、前記第１供給電圧導体に結合したソー スと、前記第３導体に結合したゲートと、前記出力導体に結合したドレインとを 有する第２Ｐ−チャネル・プルアップＭＯＳＦＥＴを含むこと、を特徴とするＣ ＭＯＳ出力回路。 ６．請求項５記載のＣＭＯＳ出力回路において、前記第１負荷抵抗が、前記第１ スケール・ファクタｋで除算した前記第１抵抗の抵抗値にファクタ１−ｃを乗算 した値に比例する抵抗値を有し、前記量ｃが第２スケール・ファクタであり、前 記第２負荷抵抗が、前記スケール・ファクタｋで除算した前記第１抵抗の抵抗値 に前記第２スケール・ファクタｃを乗算した値に比例する抵抗値を有し、前記第 ２Ｐ−チャネル・プルアップＭＯＳＦＥＴを弱い反転にバイアスし、その中に第 ２静止電流を生成すること、を特徴とずるＣＭＯＳ出力回路。 ７．請求項６記載のＣＭＯＳ出力回路において、前記第２Ｐ−チャネル・プルア ップＭＯＳＦＥＴのチャネル幅対チャネル長比が、前記第１Ｐ−チャネル・プル アップＭＯＳＦＥＴのチャネル幅対チャネル長比よりも実質的に大きいこと、を 特徴とするＣＭＯＳ出力回路。 ８．請求項６記載のＣＭＯＳ出力回路において、前記第１および第２負荷回路の 抵抗値を不均衡化して、前記第１および第２Ｐ−チャネル・プルアップＭＯＳＦ ＥＴに対するゲート駆動電圧のスイングを増大させると共に、前記第１および第 ２Ｎ−チャネル入力ＭＯＳＦＥＴのチャネル幅対チャネル長比を不均衡化し、前 記第１および第２Ｐ−チャネル・プルアップＭＯＳＦＥＴのゲート駆動電圧のス イングを増大させること、を特徴とするＣＭＯＳ出力回路。 ９．請求項８記載のＣＭＯＳ出力回路において、前記第１負荷回路の抵抗値が、 前記第１抵抗の抵抗値を前記第１スケール・ファクタｋおよび１＋ｅの積で除算 した値に比例し、ここでｅは第３スケール・ファクタであり、前記第１負荷抵抗 の抵抗値が、前記第１抵抗の抵抗値と、前記第１スケール・ファクタｋおよび１ −ｅの席で除算した１−ｃとの積に比例し、前記第２負荷抵抗の抵抗値が、前記 第１抵抗の抵抗値と、前記第１スケール・ファクタｋおよび１−ｅの積で前記第 ２スケール・ファクタｃを除算した値との積に比例すること、を特徴とするＣＭ ＯＳ出力回路。 １０．請求項８記載のＣＭＯＳ出力回路において、前記第１Ｎ−チャネル入力Ｍ ＯＳＦＥＴのチャネル幅対チャネル長比が１＋ｅに比例し、ｅは第３スケール・ ファクタであり、前記第２Ｎ−チャネル入力ＭＯＳＦＥＴのチャネル幅対チャネ ル長比が１−ｅに比例すること、を特徴とするＣＭＯＳ出力回路。 １１．請求項１記載のＣＭＯＳ出力回路であって、前記第２Ｐ−チャネルＭＯＳ ＦＥＴのドレインに結合したゲートおよびドレイン、および前記第１Ｎ−チャネ ル・カレント・ミラー制御ＭＯＳＦＥＴのドレインに結合したソースを有する第 １Ｎ−チャネルＭＯＳＦＥＴと、前記第１Ｎ−チャネルＭＯＳＦＥＴのゲートに 結合したゲート、前記第１Ｎ−チャネル・カレント・ミラー出力トランジスタの ドレインに結合したソース、および前記第２導体に結合したドレインを有する第 ２Ｎ−チャネルＭＯＳＦＥＴとを含むこと、を特徴とするＣＭＯＳ出力回路。 １２．請求項１１記載のＣＭＯＳ出力回路において、前記誤差増幅器が、前記第 １および第２Ｎ−チャネル入力ＭＯＳＦＥＴのソースに結合したドレインと、前 記第１Ｎ−チャネルＭＯＳＦＥＴのゲートに結合したゲートと、前記第２Ｎ−チ ャネル・カレント・ミラー出力ＭＯＳＦＥＴのドレインに結合したソースとを有 する第３Ｎ−チャネルＭＯＳＦＥＴを含むこと、を特徴とするＣＭＯＳ出力回路 。 １３．請求項２記載のＣＭＯＳ出力回路において、前記第１および第２抵抗性負 荷回路の抵抗値を不均衡化して、前記第１Ｐ−チャネル・プルアップＭＯＳＦＥ Ｔに対するゲート駆動電圧のスイングを増大させると共に、前記第１および第２ Ｎ−チャネル入力ＭＯＳＦＥＴのチャネル幅対チャネル長比を不均衡化して、前 記第１Ｐ−チャネル・プルアップＭＯＳＦＥＴに対するゲート駆動電圧のスイン グを増大させること、を特徴とするＣＭＯＳ出力回路。 １４．バイアス回路を含むＣＭＯＳ出力回路において、前記バイアス回路が、第 １供給電圧導体と第１導体との間に結合した第１抵抗と、前記第１供給電圧導体 に結合したソース、前記第１導体に結合したゲート、および第２導体に結合した ドレインを有する第１の第１導電型ＭＯＳＦＥＴと、前記第１導体に結合したソ ース、前記第２導体に結合したゲート、および第２供給電圧導体に結合したソー スを有する第１の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのドレインとゲ ートとに結合したドレインを有する第２の第１導電型ＭＯＳＦＥＴと、前記第１ の第２導電型カレント・ミラー制御ＭＯＳＦＥＴのゲートに結合したゲート、前 記第２供給電圧導体に結合したソース、および前記第２導体にドレインを結合し た第１の第２導電型カレント・ミラー出力ＭＯＳＦＥＴとを含み、改良が、 （ａ）誤差増幅器であって、 ｉ．第１および第２の第２導電型入力ＭＯＳＦＥＴであって、該第１の 第２導電型入力ＭＯＳＦＥＴのゲートを第１入力端子に結合し、前記第２の第２ 導電型入力ＭＯＳＦＥＴのゲートを第２入力端子に結合した、第１および第２の 第２導電型入力ＭＯＳＦＥＴと、 ｉｉ．前記第１の第２導電型カレント・ミラー制御トランジスタのゲー トに結合したゲートと、前記第２供給電圧導体に結合したソースと、前記第１お よび第２の第２導電型入力ＭＯＳＦＥＴのソースに結合したドレインとを有する 第２の第２導電型カレント・ミラー出力トランジスタと、 ｉｉｉ．前記第１供給電圧導体と前記第１および第２の第２導電型入力 ＭＯＳＦＥＴのドレインとの間にそれぞれ結合した第１および第２抵抗性負荷回 路と、 から成る誤差増幅器と、 （ｂ）前記第２の第２導電型入力ＭＯＳＦＥＴのドレインに結合したゲートと 、前記第１供給電圧導体に結合したソースと、出力端子に結合したドレインとを 有する第１の第１導電型プルアップＭＯＳＦＥＴと、 前記第１および第２抵抗性負荷回路の抵抗値を均衡化して、前記第１の第１導 電型ＭＯＳＦＥＴを通過するバイアス電流の所定倍数である静止バイアス電流を 、前記第１の第１導電型プルアップＭＯＳＦＥＴに与えることと、 から成ること、を特徴とするＣＭＯＳ出力回路。 １５．請求項１４記載のＣＭＯＳ出力回路において、前記第１導電型がＮ型であ り、前記第２導電型がＰ型であること、を特徴とするＣＭＯＳ出力回路。 １６．差動誤差増幅器を含むＣＭＯＳ出力回路を動作させ、出力ＭＯＳＦＥＴに 安定した静止バイアス電流を供給する方法であって、 （ａ）基準抵抗の抵抗値でＰ−チャネル基準ＭＯＳＦＥＴのスレシホルド電圧 を除算した値に等しい第１電流を、Ｎ−チャネル・カレント・ミラー制御ＭＯＳ ＦＥＴに流すステップと、 （ｂ）前記Ｎ−チャネル・カレント・ミラー制御ＭＯＳＦＥＴのゲートに結合 したゲートと、前記Ｐ−チャネル基準ＭＯＳＦＥＴのドレインに結合したドレイ ンとを有する第１Ｎ−チャネル・カレント・ミラー出力ＭＯＳＦＥＴによって、 前記第１電流に比例する第２電流を前記Ｐ−チャネル基準ＭＯＳＦＥＴに流し、 前記Ｐ−チャネル基準ＭＯＳＦＥＴからのフィードバックに応答して、前記第１ 電流を制御するステップと、 （ｃ）前記Ｎ−チャネル・カレント・ミラー制御ＭＯＳＦＥＴのゲートの電圧 に応答して、誤差増幅器内のバイアス電流を制御するステップと、 （ｄ）前記誤差増幅器のバイアス電流、ならびに前記誤差増幅器の第１および 第２抵抗性負荷デバイスの抵抗値をスケーリングして駆動電圧を生成し、Ｐ−チ ャネル・プルアップＭＯＳＦＥＴへの前記基準ＭＯＳＦＥＴのゲート−ソース間 電圧に実質的に等しく、これに追従する静止ゲート−ソース間バイアス電圧を印 加するステップと、 から成ること、を特徴とする方法。