JP2885151B2 - 演算増幅器 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は演算増幅器に関し、
特に広入出力レンジを可能とし、かつ大きな負荷を駆動
するための演算増幅器に関する。
特に広入出力レンジを可能とし、かつ大きな負荷を駆動
するための演算増幅器に関する。
【０００２】
【従来の技術】この種の従来の演算増幅器として、広レ
ンジの入出力が可能で、かつ大きな負荷を駆動するため
の演算増幅器として、本発明者の一人が既に特願平７−
３１３５１に提案しているような回路がある。
ンジの入出力が可能で、かつ大きな負荷を駆動するため
の演算増幅器として、本発明者の一人が既に特願平７−
３１３５１に提案しているような回路がある。
【０００３】すなわち、この演算増幅器は、例えば図１
９に示すように、ソースが共通に接続され、ゲートがそ
れぞれ信号入力端子１、２に接続され差動対を構成する
ＮチャネルＦＥＴ（電界効果トランジスタ）Ｍ１、Ｍ２
（第１の差動トランジスタ対）と、ソースが共通に接続
され、ゲートがそれぞれ信号入力端子１、２に接続され
差動対を構成するＰチャネルＦＥＴ Ｍ５、Ｍ６（第２
の差動トランジスタ対）と、ＮチャネルＦＥＴ Ｍ１、
Ｍ２の共通接続されたソースと低位側電源端子４との間
に接続された第１の定電流源Ｉ１と、ＰチャネルＦＥＴ
Ｍ５、Ｍ６の共通接続されたソースと高位側電源端子
５との間に接続された第２の定電流源Ｉ２と、を備えて
いる。
９に示すように、ソースが共通に接続され、ゲートがそ
れぞれ信号入力端子１、２に接続され差動対を構成する
ＮチャネルＦＥＴ（電界効果トランジスタ）Ｍ１、Ｍ２
（第１の差動トランジスタ対）と、ソースが共通に接続
され、ゲートがそれぞれ信号入力端子１、２に接続され
差動対を構成するＰチャネルＦＥＴ Ｍ５、Ｍ６（第２
の差動トランジスタ対）と、ＮチャネルＦＥＴ Ｍ１、
Ｍ２の共通接続されたソースと低位側電源端子４との間
に接続された第１の定電流源Ｉ１と、ＰチャネルＦＥＴ
Ｍ５、Ｍ６の共通接続されたソースと高位側電源端子
５との間に接続された第２の定電流源Ｉ２と、を備えて
いる。
【０００４】また、ゲート及びドレインがＮチャネルＦ
ＥＴ Ｍ１のドレインと接続され、ソースが高位側電源
端子５に接続されたＰチャネルＦＥＴ Ｍ３と、ドレイ
ンがＰチャネルＦＥＴ Ｍ６のドレインとＮチャネルＦ
ＥＴ Ｍ７のドレインとの接続点に接続されソースが高
位側電源端子５に接続されたＰチャネルＦＥＴ Ｍ９と
は、第１の電流ミラー回路を構成し、ドレイン及びゲー
トがＮチャネルＦＥＴＭ２のドレインと接続され、ソー
スが高位側電源端子５に接続されたＰチャネルＦＥＴ
Ｍ４と、ドレインがＰチャネルＦＥＴ Ｍ５のドレイン
とＮチャネルＦＥＴ Ｍ８のドレインとの接続点に接続
されソースが高位側電源端子５に接続されたＰチャネル
ＦＥＴ Ｍ１０とは、第２の電流ミラー回路を構成して
いる（ＰチャネルＦＥＴ Ｍ３とＭ４は第１の差動トラ
ンジスタ対の能動負荷を構成）。
ＥＴ Ｍ１のドレインと接続され、ソースが高位側電源
端子５に接続されたＰチャネルＦＥＴ Ｍ３と、ドレイ
ンがＰチャネルＦＥＴ Ｍ６のドレインとＮチャネルＦ
ＥＴ Ｍ７のドレインとの接続点に接続されソースが高
位側電源端子５に接続されたＰチャネルＦＥＴ Ｍ９と
は、第１の電流ミラー回路を構成し、ドレイン及びゲー
トがＮチャネルＦＥＴＭ２のドレインと接続され、ソー
スが高位側電源端子５に接続されたＰチャネルＦＥＴ
Ｍ４と、ドレインがＰチャネルＦＥＴ Ｍ５のドレイン
とＮチャネルＦＥＴ Ｍ８のドレインとの接続点に接続
されソースが高位側電源端子５に接続されたＰチャネル
ＦＥＴ Ｍ１０とは、第２の電流ミラー回路を構成して
いる（ＰチャネルＦＥＴ Ｍ３とＭ４は第１の差動トラ
ンジスタ対の能動負荷を構成）。
【０００５】そして、ＰチャネルＦＥＴ Ｍ５、Ｍ６の
ドレインと低位側電源端子４との間には、ゲート同士が
互いに接続されたＮチャネルＦＥＴ Ｍ７、Ｍ８からな
りＮチャネルＦＥＴ Ｍ７のドレイン及びゲートが接続
され、能動負荷として機能する電流ミラー回路が接続さ
れている。
ドレインと低位側電源端子４との間には、ゲート同士が
互いに接続されたＮチャネルＦＥＴ Ｍ７、Ｍ８からな
りＮチャネルＦＥＴ Ｍ７のドレイン及びゲートが接続
され、能動負荷として機能する電流ミラー回路が接続さ
れている。
【０００６】以上の構成により、差動増幅器が構成され
るが、さらに図１９を参照して、この演算増幅器におい
ては、ソースが低位側電源端子４に接続され、ゲートが
ＰチャネルＦＥＴ Ｍ５とＮチャネルＦＥＴ Ｍ８のド
レインとの接続点に接続されたＮチャネルＦＥＴ Ｍ１
１を備え、ＮチャネルＦＥＴ Ｍ１１のドレインは、Ｐ
チャネルＦＥＴ Ｍ１２、Ｍ１３から成る電流ミラー回
路の入力端（すなわちＰチャネルＦＥＴ Ｍ１２のドレ
イン）に接続され、電流ミラー回路の出力端（Ｐチャネ
ルＦＥＴ Ｍ１３のドレイン）と低位側電源端子４との
間には第３の定電流源Ｉ３を備えている。すなわち、Ｐ
チャネルＦＥＴ Ｍ１２のドレインはゲートと互いに接
続されると共にＮチャネルＦＥＴ Ｍ１１のドレインに
接続されソースが高位側電源端子５に接続され、またＰ
チャネルＦＥＴ Ｍ１３のソースは高位側電源端子５に
接続され、ゲートはＰチャネルＦＥＴ Ｍ１２のゲート
に接続されドレインが第３の定電流源Ｉ３の一端に接続
されている。
るが、さらに図１９を参照して、この演算増幅器におい
ては、ソースが低位側電源端子４に接続され、ゲートが
ＰチャネルＦＥＴ Ｍ５とＮチャネルＦＥＴ Ｍ８のド
レインとの接続点に接続されたＮチャネルＦＥＴ Ｍ１
１を備え、ＮチャネルＦＥＴ Ｍ１１のドレインは、Ｐ
チャネルＦＥＴ Ｍ１２、Ｍ１３から成る電流ミラー回
路の入力端（すなわちＰチャネルＦＥＴ Ｍ１２のドレ
イン）に接続され、電流ミラー回路の出力端（Ｐチャネ
ルＦＥＴ Ｍ１３のドレイン）と低位側電源端子４との
間には第３の定電流源Ｉ３を備えている。すなわち、Ｐ
チャネルＦＥＴ Ｍ１２のドレインはゲートと互いに接
続されると共にＮチャネルＦＥＴ Ｍ１１のドレインに
接続されソースが高位側電源端子５に接続され、またＰ
チャネルＦＥＴ Ｍ１３のソースは高位側電源端子５に
接続され、ゲートはＰチャネルＦＥＴ Ｍ１２のゲート
に接続されドレインが第３の定電流源Ｉ３の一端に接続
されている。
【０００７】そして、演算増幅器の出力段は、ソースが
高位側電源端子５に接続され、ゲートが前記Ｐチャネル
ＦＥＴ Ｍ１３のドレインに接続され、ドレインが出力
信号端子３に接続されたＰチャネルＦＥＴ Ｍ１４と、
ソースが低位側電源端子４に接続され、ゲートが前記Ｐ
チャネルＦＥＴ Ｍ５、ＮチャネルＦＥＴ Ｍ８のドレ
インに接続され、ドレインが前記出力信号端子３に接続
されたＮチャネルＦＥＴ Ｍ１５と、から構成される。
高位側電源端子５に接続され、ゲートが前記Ｐチャネル
ＦＥＴ Ｍ１３のドレインに接続され、ドレインが出力
信号端子３に接続されたＰチャネルＦＥＴ Ｍ１４と、
ソースが低位側電源端子４に接続され、ゲートが前記Ｐ
チャネルＦＥＴ Ｍ５、ＮチャネルＦＥＴ Ｍ８のドレ
インに接続され、ドレインが前記出力信号端子３に接続
されたＮチャネルＦＥＴ Ｍ１５と、から構成される。
【０００８】次に図１９に示す演算増幅器の動作につい
て説明する。ＮチャネルＦＥＴ Ｍ１、Ｍ２からなる差
動トランジスタ対と、ＰチャネルＦＥＴ Ｍ５、Ｍ６か
らなる差動トランジスタ対とを並列に構成することによ
り、広入力レンジの入力段となっている。信号入力端子
１、２に、それぞれ、印加される信号電圧の割合に応じ
て、ＮチャネルＦＥＴ Ｍ１５のゲート電圧を変化させ
る。
て説明する。ＮチャネルＦＥＴ Ｍ１、Ｍ２からなる差
動トランジスタ対と、ＰチャネルＦＥＴ Ｍ５、Ｍ６か
らなる差動トランジスタ対とを並列に構成することによ
り、広入力レンジの入力段となっている。信号入力端子
１、２に、それぞれ、印加される信号電圧の割合に応じ
て、ＮチャネルＦＥＴ Ｍ１５のゲート電圧を変化させ
る。
【０００９】また、入力段の差動トランジスタ対から出
力された信号、ＰチャネルＦＥＴＭ５のドレイン端子の
信号はＮチャネルＦＥＴ Ｍ１５のゲートに入力される
とともにＮチャネルＦＥＴ Ｍ１１、ＰチャネルＦＥＴ
Ｍ１２、Ｍ１３を介して同時に出力段のＰチャネルＦ
ＥＴ Ｍ１４のゲート電圧を変化させる。
力された信号、ＰチャネルＦＥＴＭ５のドレイン端子の
信号はＮチャネルＦＥＴ Ｍ１５のゲートに入力される
とともにＮチャネルＦＥＴ Ｍ１１、ＰチャネルＦＥＴ
Ｍ１２、Ｍ１３を介して同時に出力段のＰチャネルＦ
ＥＴ Ｍ１４のゲート電圧を変化させる。
【００１０】そして、ＮチャネルＦＥＴ Ｍ１５、Ｐチ
ャネルＦＥＴ Ｍ１４の、それぞれの変化分に応じ、出
力端子３の電位を速やかに上昇あるいは下降させる。
ャネルＦＥＴ Ｍ１４の、それぞれの変化分に応じ、出
力端子３の電位を速やかに上昇あるいは下降させる。
【００１１】この状態で、信号入力端子２に対して信号
入力端子１に印加される電圧が高い場合、ＰチャネルＦ
ＥＴ Ｍ５のドレインと、ＮチャネルＦＥＴ Ｍ８のド
レイン、及びＰチャネルＦＥＴ Ｍ１０のドレインとの
接続点、即ちＮチャネルＦＥＴ Ｍ１１、Ｍ１５のゲー
ト電圧は低くなる。
入力端子１に印加される電圧が高い場合、ＰチャネルＦ
ＥＴ Ｍ５のドレインと、ＮチャネルＦＥＴ Ｍ８のド
レイン、及びＰチャネルＦＥＴ Ｍ１０のドレインとの
接続点、即ちＮチャネルＦＥＴ Ｍ１１、Ｍ１５のゲー
ト電圧は低くなる。
【００１２】この時、ＮチャネルＦＥＴ Ｍ１５を通り
出力端子３から低位側電源端子４に流れる電流は非常に
小さくなる。同時に、ＮチャネルＦＥＴ Ｍ１１のドレ
インとＰチャネルＦＥＴ Ｍ１２のゲートとドレインと
の接続点、即ちＰチャネルＦＥＴ Ｍ１３のゲート電圧
は高くなる。
出力端子３から低位側電源端子４に流れる電流は非常に
小さくなる。同時に、ＮチャネルＦＥＴ Ｍ１１のドレ
インとＰチャネルＦＥＴ Ｍ１２のゲートとドレインと
の接続点、即ちＰチャネルＦＥＴ Ｍ１３のゲート電圧
は高くなる。
【００１３】すると、ＰチャネルＦＥＴ Ｍ１３のドレ
インと、定電流源Ｉ３の他端との接続点、即ちＰチャネ
ルＦＥＴ Ｍ１４のゲート電圧は低くなる。この時、Ｐ
チャネルＦＥＴ Ｍ１４を通り、高位側電源端子５から
信号出力端子３に大きな電流が流れる。
インと、定電流源Ｉ３の他端との接続点、即ちＰチャネ
ルＦＥＴ Ｍ１４のゲート電圧は低くなる。この時、Ｐ
チャネルＦＥＴ Ｍ１４を通り、高位側電源端子５から
信号出力端子３に大きな電流が流れる。
【００１４】ＮチャネルＦＥＴ Ｍ１５を流れる電流は
遮断されている状態であるから、ＰチャネルＦＥＴ Ｍ
１４を流れる電流は信号出力端子３に流れることによ
り、信号出力端子３の電位を速やかに上昇させることが
できる。
遮断されている状態であるから、ＰチャネルＦＥＴ Ｍ
１４を流れる電流は信号出力端子３に流れることによ
り、信号出力端子３の電位を速やかに上昇させることが
できる。
【００１５】また、信号入力端子２に対して信号入力端
子１に印加される電圧が低い場合、ＰチャネルＦＥＴ
Ｍ５のドレインと、ＮチャネルＦＥＴ Ｍ８のドレイ
ン、及びＰチャネルＦＥＴ Ｍ１０のドレインとの接続
点、即ちＮチャネルＦＥＴ Ｍ１１、Ｍ１５を通り信号
出力端子３から低位側電源端子４に流れる電流は大きく
なる。同時にＮチャネルＦＥＴ Ｍ１１のドレインと、
ＰチャネルＦＥＴ Ｍ１２のゲートとドレインとの接続
点、即ちＰチャネルＦＥＴ Ｍ１３のゲート電圧は低く
なる。
子１に印加される電圧が低い場合、ＰチャネルＦＥＴ
Ｍ５のドレインと、ＮチャネルＦＥＴ Ｍ８のドレイ
ン、及びＰチャネルＦＥＴ Ｍ１０のドレインとの接続
点、即ちＮチャネルＦＥＴ Ｍ１１、Ｍ１５を通り信号
出力端子３から低位側電源端子４に流れる電流は大きく
なる。同時にＮチャネルＦＥＴ Ｍ１１のドレインと、
ＰチャネルＦＥＴ Ｍ１２のゲートとドレインとの接続
点、即ちＰチャネルＦＥＴ Ｍ１３のゲート電圧は低く
なる。
【００１６】すると、ＰチャネルＦＥＴ Ｍ１３のドレ
インと、定電流源Ｉ３の他端との接続点、即ちＰチャネ
ルＦＥＴ Ｍ１４のゲート電圧は高くなる。
インと、定電流源Ｉ３の他端との接続点、即ちＰチャネ
ルＦＥＴ Ｍ１４のゲート電圧は高くなる。
【００１７】この時、ＰチャネルＦＥＴ Ｍ１４を通り
高位側電源端子５から信号出力端子３に流れる電流は遮
断される。すなわち、ＮチャネルＦＥＴ Ｍ１５を通
り、信号出力端子３から低位側電源端子４に大きな電流
が流れることにより、信号出力端子３の電位を速やかに
下降することができる。
高位側電源端子５から信号出力端子３に流れる電流は遮
断される。すなわち、ＮチャネルＦＥＴ Ｍ１５を通
り、信号出力端子３から低位側電源端子４に大きな電流
が流れることにより、信号出力端子３の電位を速やかに
下降することができる。
【００１８】しかも、信号出力端子３の電位は、高位側
電源端子５からのＰチャネルＦＥＴＭ１４のドレイン−
ソース間の電圧分が下がった電位から、低位側電源端子
４からのＮチャネルＦＥＴ Ｍ１５のドレイン−ソース
間の電圧分が上がった電位まで出力でき、広出力レンジ
の出力段が可能となる。
電源端子５からのＰチャネルＦＥＴＭ１４のドレイン−
ソース間の電圧分が下がった電位から、低位側電源端子
４からのＮチャネルＦＥＴ Ｍ１５のドレイン−ソース
間の電圧分が上がった電位まで出力でき、広出力レンジ
の出力段が可能となる。
【００１９】また、平衡状態時にＰチャネルＦＥＴ Ｍ
１４、ＮチャネルＦＥＴ Ｍ１５を流れるアイドリング
電流は、ＰチャネルＦＥＴ Ｍ１２、Ｍ１３とのトラン
ジスタサイズの比と、ＮチャネルＦＥＴ Ｍ１１、Ｍ１
５とのトランジスタサイズの比、及び定電流源Ｉ３とか
ら決まるため、しきい値の変動によってアイドリング電
流への影響はない。
１４、ＮチャネルＦＥＴ Ｍ１５を流れるアイドリング
電流は、ＰチャネルＦＥＴ Ｍ１２、Ｍ１３とのトラン
ジスタサイズの比と、ＮチャネルＦＥＴ Ｍ１１、Ｍ１
５とのトランジスタサイズの比、及び定電流源Ｉ３とか
ら決まるため、しきい値の変動によってアイドリング電
流への影響はない。
【００２０】上述のように、図１９に示す回路では、広
入力レンジ、広出力レンジが可能で、信号出力端子３の
電位の上昇、下降を速やかに行うことができ、かつアイ
ドリング電流がトランジスタのしきい値の絶対値ばらつ
きに影響されない演算増幅器が得られる。
入力レンジ、広出力レンジが可能で、信号出力端子３の
電位の上昇、下降を速やかに行うことができ、かつアイ
ドリング電流がトランジスタのしきい値の絶対値ばらつ
きに影響されない演算増幅器が得られる。
【００２１】
【発明が解決しようとする課題】図１９に示す上記演算
増幅器においては、信号出力端子３の電位の下降時、す
なわち放電時には、ＮチャネルＦＥＴ Ｍ１５のゲート
電極の電圧を上昇させることで速やかに放電する。
増幅器においては、信号出力端子３の電位の下降時、す
なわち放電時には、ＮチャネルＦＥＴ Ｍ１５のゲート
電極の電圧を上昇させることで速やかに放電する。
【００２２】しかし、同時にＮチャネルＦＥＴ Ｍ１１
のゲート電極をも上昇させてしまい、貫通電流がＮチャ
ネルＦＥＴ Ｍ１１を通して流れてしまうという問題が
ある。
のゲート電極をも上昇させてしまい、貫通電流がＮチャ
ネルＦＥＴ Ｍ１１を通して流れてしまうという問題が
ある。
【００２３】従って本発明の目的は、広入出力レンジが
可能で、立ち下がり／立ち上がり時間が小さく、かつア
イドリング電流がトランジスタのしきい値の絶対値に対
しての変化がなく、また放電時に演算増幅器内部に流れ
る放電電流に応じた貫通電流を流さない構成とした、改
良された演算増幅器を提供することにある。
可能で、立ち下がり／立ち上がり時間が小さく、かつア
イドリング電流がトランジスタのしきい値の絶対値に対
しての変化がなく、また放電時に演算増幅器内部に流れ
る放電電流に応じた貫通電流を流さない構成とした、改
良された演算増幅器を提供することにある。
【００２４】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、第１、第２の入力端子に制御電極がそれ
ぞれ接続され互いに逆導電型の第１、第２の差動トラン
ジスタ対と、前記第１、第２の差動トランジスタ対にそ
れぞれ接続された第１、第２の定電流源と、前記第１の
差動トランジスタ対の一の出力端及び前記第２の差動ト
ランジスタ対の一の出力端と第１の電源端子との間に接
続された第１の電流ミラー回路と、前記第１の差動トラ
ンジスタ対の他の出力端及び前記第２の差動トランジス
タ対の他の出力端と前記第１の電源端子との間に接続さ
れた第２の電流ミラー回路と、前記第２の差動トランジ
スタ対と第２の電源端子との間に接続された負荷回路
と、前記第２の差動トランジスタ対の他の出力端と前記
負荷回路との接続点に制御電極が接続され、前記第１の
電源端子と前記第２の電源端子との間に、第３の定電流
源と共に直列形態に接続された第１のトランジスタと、
前記第１のトランジスタと前記第３の定電流源との接続
点に制御電極が接続され、前記第１の電源端子と前記第
２の電源端子との間に、第４の定電流源と共に直列形態
に接続された第２のトランジスタと、前記第１の電源端
子と前記第２の電源端子との間に直列形態に接続され、
制御電極が、前記第２のトランジスタと前記第４の定電
流源との接続点と、前記第２の差動トランジスタ対の他
の出力端と前記負荷回路との接続点と、にそれぞれ接続
された第１、第２の出力トランジスタと、を備え、前記
第１及び第２の出力トランジスタの接続点を出力端子に
接続してなる演算増幅器を提供する。
め、本発明は、第１、第２の入力端子に制御電極がそれ
ぞれ接続され互いに逆導電型の第１、第２の差動トラン
ジスタ対と、前記第１、第２の差動トランジスタ対にそ
れぞれ接続された第１、第２の定電流源と、前記第１の
差動トランジスタ対の一の出力端及び前記第２の差動ト
ランジスタ対の一の出力端と第１の電源端子との間に接
続された第１の電流ミラー回路と、前記第１の差動トラ
ンジスタ対の他の出力端及び前記第２の差動トランジス
タ対の他の出力端と前記第１の電源端子との間に接続さ
れた第２の電流ミラー回路と、前記第２の差動トランジ
スタ対と第２の電源端子との間に接続された負荷回路
と、前記第２の差動トランジスタ対の他の出力端と前記
負荷回路との接続点に制御電極が接続され、前記第１の
電源端子と前記第２の電源端子との間に、第３の定電流
源と共に直列形態に接続された第１のトランジスタと、
前記第１のトランジスタと前記第３の定電流源との接続
点に制御電極が接続され、前記第１の電源端子と前記第
２の電源端子との間に、第４の定電流源と共に直列形態
に接続された第２のトランジスタと、前記第１の電源端
子と前記第２の電源端子との間に直列形態に接続され、
制御電極が、前記第２のトランジスタと前記第４の定電
流源との接続点と、前記第２の差動トランジスタ対の他
の出力端と前記負荷回路との接続点と、にそれぞれ接続
された第１、第２の出力トランジスタと、を備え、前記
第１及び第２の出力トランジスタの接続点を出力端子に
接続してなる演算増幅器を提供する。
【００２５】本発明に係る演算増幅器は、好ましくは、
第１電極が共通に接続され、第２電極が、それぞれ、第
１、第２信号入力端子に接続された第１、第２のトラン
ジスタと、一端が第１電源端子に接続され、他端が第
１、第２のトランジスタの第１電極に接続された第１定
電流源と、第１電極が第２電源端子に接続され、第２、
第３電極が第１のトランジスタの第３電極に接続された
第３のトランジスタと、第１電極が第２電源端子に接続
され、第２、第３電極が第２のトランジスタの第３電極
に接続された第４のトランジスタと、第１電極が共通に
接続され、第２電極が、それぞれ、第１、第２信号入力
端子に接続された第５、第６のトランジスタと、一端が
第２電源端子に接続され、他端が第５、第６のトランジ
スタの第１電極に接続された第２定電流源と、第１電極
が第１電源端子に接続され、第２、第３電極が第６のト
ランジスタの第３電極に接続された第７のトランジスタ
と、第１電極が第１電源端子に接続され、第２電極が第
７のトランジスタの第２、第３電極に接続され、第３電
極が第５のトランジスタの第３電極に接続された第８の
トランジスタと、第１電極が第２電源端子に接続され、
第２電極が第３のトランジスタの第２、第３電極に接続
され、第３電極が第６、第７のトランジスタの第３電極
に接続された第９のトランジスタと、第１電極が第２電
源端子に接続され、第２電極が第４のトランジスタの第
２、第３電極に接続され、第３電極が第５、第８のトラ
ンジスタの第３電極に接続された第１０のトランジスタ
と、第１電極が第１電源端子に接続され、第２電極が第
５、第８のトランジスタの第３電極に接続された第１１
のトランジスタと、一端が第２電源端子に接続され、他
端が第１１のトランジスタの第３電極に接続された第３
定電流源と、第１電極が第１電源端子に接続され、第２
電極が第１１トランジスタの第３電極に接続された第１
２のトランジスタと、一端が第１電源端子に接続され、
他端が第１２のトランジスタの第３電極に接続された第
４定電流源と、第１電極が第２電源端子に接続され、第
２電極が第１２のトランジスタの第３電極に接続され、
第３電極が出力信号端子に接続された第１３のトランジ
スタと、第１電極が第１電源端子に接続され、第２電極
が第５、第８のトランジスタの第３電極に接続され、第
３電極が出力信号端子に接続された第１４のトランジス
タとを備えている。
第１電極が共通に接続され、第２電極が、それぞれ、第
１、第２信号入力端子に接続された第１、第２のトラン
ジスタと、一端が第１電源端子に接続され、他端が第
１、第２のトランジスタの第１電極に接続された第１定
電流源と、第１電極が第２電源端子に接続され、第２、
第３電極が第１のトランジスタの第３電極に接続された
第３のトランジスタと、第１電極が第２電源端子に接続
され、第２、第３電極が第２のトランジスタの第３電極
に接続された第４のトランジスタと、第１電極が共通に
接続され、第２電極が、それぞれ、第１、第２信号入力
端子に接続された第５、第６のトランジスタと、一端が
第２電源端子に接続され、他端が第５、第６のトランジ
スタの第１電極に接続された第２定電流源と、第１電極
が第１電源端子に接続され、第２、第３電極が第６のト
ランジスタの第３電極に接続された第７のトランジスタ
と、第１電極が第１電源端子に接続され、第２電極が第
７のトランジスタの第２、第３電極に接続され、第３電
極が第５のトランジスタの第３電極に接続された第８の
トランジスタと、第１電極が第２電源端子に接続され、
第２電極が第３のトランジスタの第２、第３電極に接続
され、第３電極が第６、第７のトランジスタの第３電極
に接続された第９のトランジスタと、第１電極が第２電
源端子に接続され、第２電極が第４のトランジスタの第
２、第３電極に接続され、第３電極が第５、第８のトラ
ンジスタの第３電極に接続された第１０のトランジスタ
と、第１電極が第１電源端子に接続され、第２電極が第
５、第８のトランジスタの第３電極に接続された第１１
のトランジスタと、一端が第２電源端子に接続され、他
端が第１１のトランジスタの第３電極に接続された第３
定電流源と、第１電極が第１電源端子に接続され、第２
電極が第１１トランジスタの第３電極に接続された第１
２のトランジスタと、一端が第１電源端子に接続され、
他端が第１２のトランジスタの第３電極に接続された第
４定電流源と、第１電極が第２電源端子に接続され、第
２電極が第１２のトランジスタの第３電極に接続され、
第３電極が出力信号端子に接続された第１３のトランジ
スタと、第１電極が第１電源端子に接続され、第２電極
が第５、第８のトランジスタの第３電極に接続され、第
３電極が出力信号端子に接続された第１４のトランジス
タとを備えている。
【００２６】本発明によれば、一端が電源端子に接続さ
れた４個の第１〜第４の定電流源（Ｉ１〜Ｉ４）と各ゲ
ートがそれぞれ第１、第２の信号入力端子（１、２）に
各ソースがともに第１の定電流源（Ｉ１）の他端に接続
された第１の差動対ＦＥＴ（Ｍ１、Ｍ２）と、その能動
負荷である２個のＦＥＴ Ｍ３、Ｍ４のそれぞれを電流
ミラーで折り返す２個のＦＥＴ Ｍ９、Ｍ１０と、各ゲ
ートがそれぞれ第１、第２の信号入力端子（１、２）
に、各ソースがともに定電流源（Ｉ２）の他端に接続さ
れた２個のＦＥＴ Ｍ５、Ｍ６と、その能動負荷である
２個のＦＥＴ Ｍ７、Ｍ８とから構成される差動増幅器
と、ソースが電源端子に接続され、ゲートが第２の差動
対のＦＥＴ Ｍ５とＦＥＴ Ｍ８のドレイン（能動負荷
をなす電流ミラー回路の出力端）との接続点に接続され
たＦＥＴ Ｍ１１と、他端がＦＥＴＭ１１のドレインに
接続された第３の定電流源（Ｉ３）と、ソースが電源端
子に接続され、ゲートが前記ＦＥＴ Ｍ１１のドレイン
に接続されたＦＥＴ Ｍ１２と、他端が前記ＦＥＴ Ｍ
１２のドレインに接続された第４の定電流源（Ｉ４）
と、を備え、ソースが電源端子に接続され、ゲートがＦ
ＥＴ Ｍ１２のドレインに接続され、ドレインが出力信
号端子に接続されたＦＥＴ Ｍ１３と、ソースが電源端
子に接続され、ゲートが前記ＦＥＴ Ｍ５、ＦＥＴ Ｍ
８のドレインの接続点に接続され、ドレインが前記出力
信号端子に接続されたＦＥＴ Ｍ１４と、を備えた構成
とされ、アイドリング電流が、トランジスタのしきい値
の絶対値ばらつきに変化せず、かつ放電時に演算増幅器
内部に余分な電流が流れてしまうという、図１９に示し
た演算増幅器における問題点を解決することができる。
れた４個の第１〜第４の定電流源（Ｉ１〜Ｉ４）と各ゲ
ートがそれぞれ第１、第２の信号入力端子（１、２）に
各ソースがともに第１の定電流源（Ｉ１）の他端に接続
された第１の差動対ＦＥＴ（Ｍ１、Ｍ２）と、その能動
負荷である２個のＦＥＴ Ｍ３、Ｍ４のそれぞれを電流
ミラーで折り返す２個のＦＥＴ Ｍ９、Ｍ１０と、各ゲ
ートがそれぞれ第１、第２の信号入力端子（１、２）
に、各ソースがともに定電流源（Ｉ２）の他端に接続さ
れた２個のＦＥＴ Ｍ５、Ｍ６と、その能動負荷である
２個のＦＥＴ Ｍ７、Ｍ８とから構成される差動増幅器
と、ソースが電源端子に接続され、ゲートが第２の差動
対のＦＥＴ Ｍ５とＦＥＴ Ｍ８のドレイン（能動負荷
をなす電流ミラー回路の出力端）との接続点に接続され
たＦＥＴ Ｍ１１と、他端がＦＥＴＭ１１のドレインに
接続された第３の定電流源（Ｉ３）と、ソースが電源端
子に接続され、ゲートが前記ＦＥＴ Ｍ１１のドレイン
に接続されたＦＥＴ Ｍ１２と、他端が前記ＦＥＴ Ｍ
１２のドレインに接続された第４の定電流源（Ｉ４）
と、を備え、ソースが電源端子に接続され、ゲートがＦ
ＥＴ Ｍ１２のドレインに接続され、ドレインが出力信
号端子に接続されたＦＥＴ Ｍ１３と、ソースが電源端
子に接続され、ゲートが前記ＦＥＴ Ｍ５、ＦＥＴ Ｍ
８のドレインの接続点に接続され、ドレインが前記出力
信号端子に接続されたＦＥＴ Ｍ１４と、を備えた構成
とされ、アイドリング電流が、トランジスタのしきい値
の絶対値ばらつきに変化せず、かつ放電時に演算増幅器
内部に余分な電流が流れてしまうという、図１９に示し
た演算増幅器における問題点を解決することができる。
【００２７】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００２８】
【実施形態１】図１は、本発明の第１の実施形態を示す
演算増幅器の回路構成を示す図である。
演算増幅器の回路構成を示す図である。
【００２９】図１を参照して、本実施形態に係る演算増
幅器は、ソースが共通に接続され、ゲートがそれぞれ信
号入力端子１、２に接続され差動対を構成するＮチャネ
ルＦＥＴ（電界効果トランジスタ）Ｍ１、Ｍ２と、ソー
スが共通に接続され、ゲートがそれぞれ信号入力端子
１、２に接続され差動対を構成するＰチャネルＦＥＴＭ
５、Ｍ６と、を備え、ＮチャネルＦＥＴ Ｍ１、Ｍ２の
共通接続されたソースと低位側電源端子４との間に接続
された第１の定電流源Ｉ１と、ＰチャネルＦＥＴ Ｍ
５、Ｍ６の共通接続されたソースと高位側電源端子５と
の間に接続された第２の定電流源Ｉ２と、を備えてい
る。
幅器は、ソースが共通に接続され、ゲートがそれぞれ信
号入力端子１、２に接続され差動対を構成するＮチャネ
ルＦＥＴ（電界効果トランジスタ）Ｍ１、Ｍ２と、ソー
スが共通に接続され、ゲートがそれぞれ信号入力端子
１、２に接続され差動対を構成するＰチャネルＦＥＴＭ
５、Ｍ６と、を備え、ＮチャネルＦＥＴ Ｍ１、Ｍ２の
共通接続されたソースと低位側電源端子４との間に接続
された第１の定電流源Ｉ１と、ＰチャネルＦＥＴ Ｍ
５、Ｍ６の共通接続されたソースと高位側電源端子５と
の間に接続された第２の定電流源Ｉ２と、を備えてい
る。
【００３０】また、ゲート及びドレインがＮチャネルＦ
ＥＴ Ｍ１のドレインと接続され、ソースが高位側電源
端子５に接続されたＰチャネルＦＥＴ Ｍ３と、ドレイ
ンがＰチャネルＦＥＴ Ｍ６のドレインとＮチャネルＦ
ＥＴ Ｍ７のドレインとの接続点に接続されソースが高
位側電源端子５に接続されたＰチャネルＦＥＴ Ｍ９と
は、第１の電流ミラー回路を構成し、ドレイン及びゲー
トがＮチャネルＦＥＴＭ２のドレインと接続され、ソー
スが高位側電源端子５に接続されたＰチャネルＦＥＴ
Ｍ４と、ドレインがＰチャネルＦＥＴ Ｍ５のドレイン
とＮチャネルＦＥＴ Ｍ８のドレインとの接続点に接続
されソースが高位側電源端子５に接続されたＰチャネル
ＦＥＴ Ｍ１０とは、第２の電流ミラー回路を構成して
いる。そして、ＰチャネルＦＥＴ Ｍ５、Ｍ６のドレイ
ンと低位側電源端子４との間にはＮチャネルＦＥＴ Ｍ
７、Ｍ８からなり能動負荷として作用する電流ミラー回
路が接続されている。
ＥＴ Ｍ１のドレインと接続され、ソースが高位側電源
端子５に接続されたＰチャネルＦＥＴ Ｍ３と、ドレイ
ンがＰチャネルＦＥＴ Ｍ６のドレインとＮチャネルＦ
ＥＴ Ｍ７のドレインとの接続点に接続されソースが高
位側電源端子５に接続されたＰチャネルＦＥＴ Ｍ９と
は、第１の電流ミラー回路を構成し、ドレイン及びゲー
トがＮチャネルＦＥＴＭ２のドレインと接続され、ソー
スが高位側電源端子５に接続されたＰチャネルＦＥＴ
Ｍ４と、ドレインがＰチャネルＦＥＴ Ｍ５のドレイン
とＮチャネルＦＥＴ Ｍ８のドレインとの接続点に接続
されソースが高位側電源端子５に接続されたＰチャネル
ＦＥＴ Ｍ１０とは、第２の電流ミラー回路を構成して
いる。そして、ＰチャネルＦＥＴ Ｍ５、Ｍ６のドレイ
ンと低位側電源端子４との間にはＮチャネルＦＥＴ Ｍ
７、Ｍ８からなり能動負荷として作用する電流ミラー回
路が接続されている。
【００３１】さらに、本実施形態に係る演算増幅器は、
ソースが低位側電源端子４に接続され、ゲートがＰチャ
ネルＦＥＴ Ｍ５とＮチャネルＦＥＴ Ｍ８のドレイン
との接続点に接続され、一端が高位側電源端子５に接続
された第３の定電流源Ｉ３の他端にドレインが接続され
てなるＮチャネルＦＥＴ Ｍ１１と、ソースが低位側電
源端子４に接続され、ゲートがＮチャネルＦＥＴ Ｍ１
１のドレインに接続され、一端が高位側電源端子５に接
続された第４の定電流源Ｉ４の他端にドレインが接続さ
れてなるＮチャネルＦＥＴ Ｍ１２と、を備えている。
ソースが低位側電源端子４に接続され、ゲートがＰチャ
ネルＦＥＴ Ｍ５とＮチャネルＦＥＴ Ｍ８のドレイン
との接続点に接続され、一端が高位側電源端子５に接続
された第３の定電流源Ｉ３の他端にドレインが接続され
てなるＮチャネルＦＥＴ Ｍ１１と、ソースが低位側電
源端子４に接続され、ゲートがＮチャネルＦＥＴ Ｍ１
１のドレインに接続され、一端が高位側電源端子５に接
続された第４の定電流源Ｉ４の他端にドレインが接続さ
れてなるＮチャネルＦＥＴ Ｍ１２と、を備えている。
【００３２】そして、本実施形態に係る演算増幅器は、
ソースが高位側電源端子５に接続され、ゲートが前記Ｎ
チャネルＦＥＴ Ｍ１２のドレインと第４の定電流源Ｉ
４との接続点に接続され、ドレインが出力信号端子３に
接続されたＰチャネルＦＥＴＭ１４と、ソースが低位側
電源端子４に接続され、ゲートが前記ＰチャネルＦＥＴ
Ｍ５、ＮチャネルＦＥＴ Ｍ８のドレインの接続点に
接続され、ドレインが出力信号端子３に接続されたＮチ
ャネルＦＥＴ Ｍ１５と、を備えている。
ソースが高位側電源端子５に接続され、ゲートが前記Ｎ
チャネルＦＥＴ Ｍ１２のドレインと第４の定電流源Ｉ
４との接続点に接続され、ドレインが出力信号端子３に
接続されたＰチャネルＦＥＴＭ１４と、ソースが低位側
電源端子４に接続され、ゲートが前記ＰチャネルＦＥＴ
Ｍ５、ＮチャネルＦＥＴ Ｍ８のドレインの接続点に
接続され、ドレインが出力信号端子３に接続されたＮチ
ャネルＦＥＴ Ｍ１５と、を備えている。
【００３３】図１に示す本実施形態に係る演算増幅器の
動作について説明する。
動作について説明する。
【００３４】本実施形態においては、ＮチャネルＦＥＴ
Ｍ１、Ｍ２からなる差動トランジスタ対と、Ｐチャネ
ルＦＥＴ Ｍ５、Ｍ６からなる差動トランジスタ対とを
並列に構成することにより、広入力レンジの入力段とな
っている。
Ｍ１、Ｍ２からなる差動トランジスタ対と、Ｐチャネ
ルＦＥＴ Ｍ５、Ｍ６からなる差動トランジスタ対とを
並列に構成することにより、広入力レンジの入力段とな
っている。
【００３５】信号入力端子１、２に、それぞれ、印加さ
れる信号電圧の割合に応じて、ＮチャネルＦＥＴ Ｍ１
４のゲート電圧を変化させる。また、ＮチャネルＦＥＴ
Ｍ１１、Ｍ１２、を介した信号は同時にＰチャネルＦ
ＥＴ Ｍ１３のゲート電圧を変化させる。ＮチャネルＦ
ＥＴ１４、ＮチャネルＦＥＴ Ｍ１３の、それぞれの変
化分に応じ、出力端子３の電位を速やかに上昇、あるい
は下降させる。
れる信号電圧の割合に応じて、ＮチャネルＦＥＴ Ｍ１
４のゲート電圧を変化させる。また、ＮチャネルＦＥＴ
Ｍ１１、Ｍ１２、を介した信号は同時にＰチャネルＦ
ＥＴ Ｍ１３のゲート電圧を変化させる。ＮチャネルＦ
ＥＴ１４、ＮチャネルＦＥＴ Ｍ１３の、それぞれの変
化分に応じ、出力端子３の電位を速やかに上昇、あるい
は下降させる。
【００３６】この状態で、信号入力端子２に対して信号
入力端子１に印加される電圧が高い場合、ＰチャネルＦ
ＥＴ Ｍ５のドレインと、ＮチャネルＦＥＴ Ｍ８のド
レイン、及びＰチャネルＦＥＴ Ｍ１０のドレインとの
接続点、即ちＮチャネルＦＥＴ Ｍ１１、Ｍ１４のゲー
ト電圧は低くなる。
入力端子１に印加される電圧が高い場合、ＰチャネルＦ
ＥＴ Ｍ５のドレインと、ＮチャネルＦＥＴ Ｍ８のド
レイン、及びＰチャネルＦＥＴ Ｍ１０のドレインとの
接続点、即ちＮチャネルＦＥＴ Ｍ１１、Ｍ１４のゲー
ト電圧は低くなる。
【００３７】この時、ＮチャネルＦＥＴ Ｍ１４を通り
信号出力端子３から低位側電源端子４に流れる電流は非
常に小さくなる。これと同時に、ＮチャネルＦＥＴ Ｍ
１１のドレインと、第３の定電流源Ｉ３の他端との接続
点、即ちＮチャネルＦＥＴＭ１２のゲート電圧は高くな
る。すると、ＮチャネルＦＥＴ Ｍ１２のドレインと、
第４の定電流源Ｉ４の他端との接続点、即ちＰチャネル
ＦＥＴ Ｍ１３のゲート電圧は低くなる。
信号出力端子３から低位側電源端子４に流れる電流は非
常に小さくなる。これと同時に、ＮチャネルＦＥＴ Ｍ
１１のドレインと、第３の定電流源Ｉ３の他端との接続
点、即ちＮチャネルＦＥＴＭ１２のゲート電圧は高くな
る。すると、ＮチャネルＦＥＴ Ｍ１２のドレインと、
第４の定電流源Ｉ４の他端との接続点、即ちＰチャネル
ＦＥＴ Ｍ１３のゲート電圧は低くなる。
【００３８】この時、ＰチャネルＦＥＴ Ｍ１３を通り
高位側電源端子５から信号出力端子３に大きな電流が流
れる。ＮチャネルＦＥＴ Ｍ１４を流れる電流は遮断さ
れている状態であるから、ＰチャネルＦＥＴ Ｍ１４を
流れる電流は信号出力端子３に流れることにより、信号
出力端子３の電位を速やかに上昇させることができる。
高位側電源端子５から信号出力端子３に大きな電流が流
れる。ＮチャネルＦＥＴ Ｍ１４を流れる電流は遮断さ
れている状態であるから、ＰチャネルＦＥＴ Ｍ１４を
流れる電流は信号出力端子３に流れることにより、信号
出力端子３の電位を速やかに上昇させることができる。
【００３９】また、信号入力端子２に対して信号入力端
子１に印加される電圧が低い場合、ＰチャネルＦＥＴ
Ｍ５のドレインと、ＮチャネルＦＥＴ Ｍ８のドレイ
ン、及びＰチャネルＦＥＴ Ｍ１０のドレインとの接続
点、即ちＮチャネルＦＥＴ Ｍ１１、Ｍ１４のゲート電
圧は高くなる。この時、ＮチャネルＦＥＴ Ｍ１４を通
り信号出力端子３から低位側電源端子４に流れる電流は
大きくなる。同時にＮチャネルＦＥＴ Ｍ１１のドレイ
ンと、第３の定電流源Ｉ３の他端との接続点、即ちＮチ
ャネルＦＥＴ Ｍ１２のゲート電圧は低くなる。する
と、ＮチャネルＦＥＴ Ｍ１２のドレインと、定電流源
Ｉ４の他端との接続点、即ちＰチャネルＦＥＴ Ｍ１３
のゲート電圧は高くなる。
子１に印加される電圧が低い場合、ＰチャネルＦＥＴ
Ｍ５のドレインと、ＮチャネルＦＥＴ Ｍ８のドレイ
ン、及びＰチャネルＦＥＴ Ｍ１０のドレインとの接続
点、即ちＮチャネルＦＥＴ Ｍ１１、Ｍ１４のゲート電
圧は高くなる。この時、ＮチャネルＦＥＴ Ｍ１４を通
り信号出力端子３から低位側電源端子４に流れる電流は
大きくなる。同時にＮチャネルＦＥＴ Ｍ１１のドレイ
ンと、第３の定電流源Ｉ３の他端との接続点、即ちＮチ
ャネルＦＥＴ Ｍ１２のゲート電圧は低くなる。する
と、ＮチャネルＦＥＴ Ｍ１２のドレインと、定電流源
Ｉ４の他端との接続点、即ちＰチャネルＦＥＴ Ｍ１３
のゲート電圧は高くなる。
【００４０】この時、ＰチャネルＦＥＴ Ｍ１３を通り
高位側電源端子５から信号出力端子３に流れる電流は遮
断される。つまり、ＮチャネルＦＥＴ Ｍ１５を通り、
信号出力端子３から低位側電源端子４に大きな電流が流
れることにより、信号出力端子３の電位を速やかに下降
させることができる。
高位側電源端子５から信号出力端子３に流れる電流は遮
断される。つまり、ＮチャネルＦＥＴ Ｍ１５を通り、
信号出力端子３から低位側電源端子４に大きな電流が流
れることにより、信号出力端子３の電位を速やかに下降
させることができる。
【００４１】しかも、信号出力端子３の電位は、高位側
電源端子５からのＰチャネルＦＥＴＭ１３のドレイン−
ソース間の電圧分が下がった電位から、低位側電源端子
４からのＮチャネルＦＥＴ Ｍ１４のドレイン−ソース
間の電圧分が上がった電位まで出力でき、広出力レンジ
の出力段が可能となる。
電源端子５からのＰチャネルＦＥＴＭ１３のドレイン−
ソース間の電圧分が下がった電位から、低位側電源端子
４からのＮチャネルＦＥＴ Ｍ１４のドレイン−ソース
間の電圧分が上がった電位まで出力でき、広出力レンジ
の出力段が可能となる。
【００４２】また、信号出力端子３の電位が下降すると
き、ＮチャネルＦＥＴ Ｍ１１とＭ１４のゲート電極の
電位は共に上がるが、ＮチャネルＦＥＴ Ｍ１１のドレ
イン端子は定電流源Ｉ３と接続されているために、図１
９に示した演算増幅器において問題とされた放電電流に
応じた貫通電流は流れない。
き、ＮチャネルＦＥＴ Ｍ１１とＭ１４のゲート電極の
電位は共に上がるが、ＮチャネルＦＥＴ Ｍ１１のドレ
イン端子は定電流源Ｉ３と接続されているために、図１
９に示した演算増幅器において問題とされた放電電流に
応じた貫通電流は流れない。
【００４３】なお、平衡状態時にＰチャネルＦＥＴ Ｍ
１３、ＮチャネルＦＥＴ Ｍ１４を流れるアイドリング
電流は、ＮチャネルＦＥＴ Ｍ１１、Ｍ１４とのトラン
ジスタサイズの比、及び定電流源Ｉ３とから決まるた
め、しきい値の変動によるアイドリング電流への影響は
ない。
１３、ＮチャネルＦＥＴ Ｍ１４を流れるアイドリング
電流は、ＮチャネルＦＥＴ Ｍ１１、Ｍ１４とのトラン
ジスタサイズの比、及び定電流源Ｉ３とから決まるた
め、しきい値の変動によるアイドリング電流への影響は
ない。
【００４４】以上説明したように、本実施形態では、広
入力レンジ、広出力レンジが可能で、信号出力端子３の
電位の上昇、下降を速やかに行うことができ、かつアイ
ドリング電流がトランジスタのしきい値の絶対的なばら
つきに影響されず、また放電時に演算増幅器内部に流れ
る放電電流に応じた貫通電流を抑えることができる演算
増幅器が得られる。
入力レンジ、広出力レンジが可能で、信号出力端子３の
電位の上昇、下降を速やかに行うことができ、かつアイ
ドリング電流がトランジスタのしきい値の絶対的なばら
つきに影響されず、また放電時に演算増幅器内部に流れ
る放電電流に応じた貫通電流を抑えることができる演算
増幅器が得られる。
【００４５】
【実施形態２】図２は、本発明の第２の実施形態に係る
演算増幅器の構成を示した図である。図２において、前
記第１の実施形態の説明に参照した図１と同一の機能を
有する要素には同一の参照符号が付されている。以下で
は、本実施形態を、主に前記第１の実施形態との相違点
について説明する。
演算増幅器の構成を示した図である。図２において、前
記第１の実施形態の説明に参照した図１と同一の機能を
有する要素には同一の参照符号が付されている。以下で
は、本実施形態を、主に前記第１の実施形態との相違点
について説明する。
【００４６】図２を参照して、本実施形態が、前記第１
の実施形態と相違する点は、ＦＥＴＭ１２を、Ｎチャネ
ルＦＥＴからＰチャネルＦＥＴに置き換え、これに伴い
定第４の電流源Ｉ４を前記第１の実施形態と逆極性とし
た点にある。即ち、第４の定電流源Ｉ４は電流吸い込み
型とされＦＥＴ Ｍ１２のドレインと低電位側端子４と
の間に挿入されシンク電流を供給している。
の実施形態と相違する点は、ＦＥＴＭ１２を、Ｎチャネ
ルＦＥＴからＰチャネルＦＥＴに置き換え、これに伴い
定第４の電流源Ｉ４を前記第１の実施形態と逆極性とし
た点にある。即ち、第４の定電流源Ｉ４は電流吸い込み
型とされＦＥＴ Ｍ１２のドレインと低電位側端子４と
の間に挿入されシンク電流を供給している。
【００４７】このような回路構成からなる本実施形態
は、演算増幅器としての基本的な動作は、前記第１の実
施形態と同様とされ、広入力レンジ、広出力レンジが可
能で、信号出力端子３の電位の上昇、下降を速やかに行
うことができ、かつアイドリング電流がトランジスタの
しきい値の絶対的なばらつきに影響されず、また放電時
に演算増幅器内部に流れる放電電流に応じた貫通電流を
抑えることができる演算増幅器が得られる。
は、演算増幅器としての基本的な動作は、前記第１の実
施形態と同様とされ、広入力レンジ、広出力レンジが可
能で、信号出力端子３の電位の上昇、下降を速やかに行
うことができ、かつアイドリング電流がトランジスタの
しきい値の絶対的なばらつきに影響されず、また放電時
に演算増幅器内部に流れる放電電流に応じた貫通電流を
抑えることができる演算増幅器が得られる。
【００４８】
【実施形態３】図３は、本発明の第３の実施形態に係る
演算増幅器の構成を示した図である。図３において、前
記第１の実施形態の説明に参照した図１と同一の機能を
有する要素には同一の参照符号が付されている。以下で
は、本実施形態を、前記第１の実施形態との相違点につ
いて説明する。
演算増幅器の構成を示した図である。図３において、前
記第１の実施形態の説明に参照した図１と同一の機能を
有する要素には同一の参照符号が付されている。以下で
は、本実施形態を、前記第１の実施形態との相違点につ
いて説明する。
【００４９】図３を参照して、本実施形態が前記第１の
実施形態と相違する点は、ＦＥＴＭ１、Ｍ２、Ｍ７、Ｍ
８、Ｍ１１、Ｍ１２、Ｍ１４をＮチャネルＦＥＴからＰ
チャネルＦＥＴに、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ９、Ｍ
１０、Ｍ１３をＰチャネルＦＥＴからＮチャネルＦＥＴ
に置き換え、この置き換えに伴い第１〜第４の定電流源
Ｉ１、Ｉ２、Ｉ３、Ｉ４を前記第１の実施形態と逆極性
にした点である。すなわち第１の差動トランジスタ対
（ＦＥＴ Ｍ３、Ｍ４）に対する第１の定電流源Ｉ１は
電流吐き出し型、第２の差動トランジスタ対（ＦＥＴ
Ｍ５、Ｍ６）に対する第２の定電流源Ｉ２は電流吸い込
み型、第３、第４の定電流源Ｉ３、Ｉ４はともに電流吸
い込み型とされている。
実施形態と相違する点は、ＦＥＴＭ１、Ｍ２、Ｍ７、Ｍ
８、Ｍ１１、Ｍ１２、Ｍ１４をＮチャネルＦＥＴからＰ
チャネルＦＥＴに、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ９、Ｍ
１０、Ｍ１３をＰチャネルＦＥＴからＮチャネルＦＥＴ
に置き換え、この置き換えに伴い第１〜第４の定電流源
Ｉ１、Ｉ２、Ｉ３、Ｉ４を前記第１の実施形態と逆極性
にした点である。すなわち第１の差動トランジスタ対
（ＦＥＴ Ｍ３、Ｍ４）に対する第１の定電流源Ｉ１は
電流吐き出し型、第２の差動トランジスタ対（ＦＥＴ
Ｍ５、Ｍ６）に対する第２の定電流源Ｉ２は電流吸い込
み型、第３、第４の定電流源Ｉ３、Ｉ４はともに電流吸
い込み型とされている。
【００５０】このような回路構成からなる本実施形態
は、演算増幅器としての基本的な動作は、回路の極性が
逆とされる他は、前記第１の実施形態と同様とされ、前
記第１の実施形態と同様にして、広入力レンジ、広出力
レンジが可能で、信号出力端子３の電位の上昇、下降を
速やかに行うことができ、かつアイドリング電流がトラ
ンジスタのしきい値の絶対的なばらつきに影響されず、
また放電時に演算増幅器内部に流れる放電電流に応じた
貫通電流を抑えることができる演算増幅器が得られる。
は、演算増幅器としての基本的な動作は、回路の極性が
逆とされる他は、前記第１の実施形態と同様とされ、前
記第１の実施形態と同様にして、広入力レンジ、広出力
レンジが可能で、信号出力端子３の電位の上昇、下降を
速やかに行うことができ、かつアイドリング電流がトラ
ンジスタのしきい値の絶対的なばらつきに影響されず、
また放電時に演算増幅器内部に流れる放電電流に応じた
貫通電流を抑えることができる演算増幅器が得られる。
【００５１】
【実施形態４】図４は、本発明の第４の実施形態に係る
演算増幅器の構成を示した図である。図４において、前
記第２の実施形態の説明に参照した図２と同一の機能を
有する要素には同一の参照符号が付されている。以下で
は、本実施形態を、前記第２の実施形態との相違点につ
いて説明する。
演算増幅器の構成を示した図である。図４において、前
記第２の実施形態の説明に参照した図２と同一の機能を
有する要素には同一の参照符号が付されている。以下で
は、本実施形態を、前記第２の実施形態との相違点につ
いて説明する。
【００５２】図４を参照して、本実施形態が前記第２の
実施形態と異なる点は、ＦＥＴ Ｍ１、Ｍ２、Ｍ７、Ｍ
８、Ｍ１１、Ｍ１４をＮチャネルＦＥＴからＰチャネル
ＦＥＴに、ＦＥＴ Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ９、Ｍ
１０、Ｍ１２、Ｍ１３をＰチャネルＦＥＴからＮチャネ
ルＦＥＴに置き換え、この置き換えに伴い、定電流源Ｉ
１、Ｉ２、Ｉ３、Ｉ４を前記第２の実施形態の構成と逆
極性にした点にある（第２、第３の定電流源Ｉ２、Ｉ３
は吸い込み型、第１、第４の定電流源Ｉ１、Ｉ４は電流
吐き出し型）。
実施形態と異なる点は、ＦＥＴ Ｍ１、Ｍ２、Ｍ７、Ｍ
８、Ｍ１１、Ｍ１４をＮチャネルＦＥＴからＰチャネル
ＦＥＴに、ＦＥＴ Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ９、Ｍ
１０、Ｍ１２、Ｍ１３をＰチャネルＦＥＴからＮチャネ
ルＦＥＴに置き換え、この置き換えに伴い、定電流源Ｉ
１、Ｉ２、Ｉ３、Ｉ４を前記第２の実施形態の構成と逆
極性にした点にある（第２、第３の定電流源Ｉ２、Ｉ３
は吸い込み型、第１、第４の定電流源Ｉ１、Ｉ４は電流
吐き出し型）。
【００５３】この構成で、演算増幅器としての基本的な
動作は、回路の極性が逆になっただけであるため、前記
第２の実施形態と同様となり、同様の作用効果が得られ
る。
動作は、回路の極性が逆になっただけであるため、前記
第２の実施形態と同様となり、同様の作用効果が得られ
る。
【００５４】
【実施形態５】図５は、本発明の第５の実施形態に係る
演算増幅器の構成を示した図である。図５において、前
記第１の実施形態の説明に参照した図１と同一又は同等
の機能を有する要素には同一の参照符号が付されてい
る。以下では、本実施形態を、前記第１の実施形態との
相違点について説明する。
演算増幅器の構成を示した図である。図５において、前
記第１の実施形態の説明に参照した図１と同一又は同等
の機能を有する要素には同一の参照符号が付されてい
る。以下では、本実施形態を、前記第１の実施形態との
相違点について説明する。
【００５５】図５を参照して、本実施形態が前記第１の
実施形態と異なる点は、ＮチャネルＦＥＴ Ｍ１、Ｍ２
の代わりにＮＰＮバイポーラトランジスタＱ１、Ｑ２を
用い、ＰチャネルＦＥＴ Ｍ５、Ｍ６の代わりにＰＮＰ
バイポーラトランジスタＱ５、Ｑ６を用いた構成にした
点である。
実施形態と異なる点は、ＮチャネルＦＥＴ Ｍ１、Ｍ２
の代わりにＮＰＮバイポーラトランジスタＱ１、Ｑ２を
用い、ＰチャネルＦＥＴ Ｍ５、Ｍ６の代わりにＰＮＰ
バイポーラトランジスタＱ５、Ｑ６を用いた構成にした
点である。
【００５６】この構成で、演算増幅器としての機能とし
ては、ＦＥＴの場合もバイポーラトランジスタの場合も
差がないため、演算増幅器としての基本的な動作は前記
第１の実施形態と同様となる。しかしながら、一般的に
バイポーラトランジスタの方がＦＥＴに比べ相互コンダ
クタンスが大きいため、本実施形態においては、利得を
大きくすることができ、このため、高精度な演算増幅器
が得られる。
ては、ＦＥＴの場合もバイポーラトランジスタの場合も
差がないため、演算増幅器としての基本的な動作は前記
第１の実施形態と同様となる。しかしながら、一般的に
バイポーラトランジスタの方がＦＥＴに比べ相互コンダ
クタンスが大きいため、本実施形態においては、利得を
大きくすることができ、このため、高精度な演算増幅器
が得られる。
【００５７】
【実施形態６】図６は、本発明の第６の実施形態に係る
演算増幅器の構成を示した図である。図６において、前
記第２の実施形態の説明に参照した図２と同一又は同等
の機能を有する要素には同一の参照符号が付されてい
る。以下では、本実施形態を、前記第２の実施形態との
相違点について説明する。
演算増幅器の構成を示した図である。図６において、前
記第２の実施形態の説明に参照した図２と同一又は同等
の機能を有する要素には同一の参照符号が付されてい
る。以下では、本実施形態を、前記第２の実施形態との
相違点について説明する。
【００５８】図６を参照して、本実施形態が図２に示す
前記第２の実施形態と異なる点は、ＮチャネルＦＥＴ
Ｍ１、Ｍ２の代わりにＮＰＮバイポーラトランジスタＱ
１、Ｑ２を用い、ＰチャネルＦＥＴ Ｍ５、Ｍ６の代わ
りにＰＮＰバイポーラトランジスタＱ５、Ｑ６を用いた
構成にした点である。
前記第２の実施形態と異なる点は、ＮチャネルＦＥＴ
Ｍ１、Ｍ２の代わりにＮＰＮバイポーラトランジスタＱ
１、Ｑ２を用い、ＰチャネルＦＥＴ Ｍ５、Ｍ６の代わ
りにＰＮＰバイポーラトランジスタＱ５、Ｑ６を用いた
構成にした点である。
【００５９】この構成で、演算増幅器としての機能とし
てはＦＥＴの場合もバイポーラトランジスタの場合も差
がないため、演算増幅器としての基本的な動作は前記第
２の実施形態と同様となる。一般的にバイポーラトラン
ジスタの方がＦＥＴに比べ相互コンダクタンスが大きい
ため、前記第２の実施形態よりも利得を大きくすること
ができる。このため、高精度な演算増幅器が得られる。
てはＦＥＴの場合もバイポーラトランジスタの場合も差
がないため、演算増幅器としての基本的な動作は前記第
２の実施形態と同様となる。一般的にバイポーラトラン
ジスタの方がＦＥＴに比べ相互コンダクタンスが大きい
ため、前記第２の実施形態よりも利得を大きくすること
ができる。このため、高精度な演算増幅器が得られる。
【００６０】
【実施形態７】図７は、本発明の第７の実施形態に係る
演算増幅器の構成を示した図である。図７において、前
記第５の実施形態の説明に参照した図５と同一又は同等
の機能を有する要素には同一の参照符号が付されてい
る。以下では、本実施形態を、前記第５の実施形態との
相違点について説明する。
演算増幅器の構成を示した図である。図７において、前
記第５の実施形態の説明に参照した図５と同一又は同等
の機能を有する要素には同一の参照符号が付されてい
る。以下では、本実施形態を、前記第５の実施形態との
相違点について説明する。
【００６１】図７を参照して、本実施形態が図５に示す
前記第５の実施形態と異なる点は、各構成要素を逆極性
にした点である。この構成で、演算増幅器としての基本
的動作は、回路の極性が逆とされただけであり、前記第
５の実施形態と同様とされ、同様の作用効果を得る。
前記第５の実施形態と異なる点は、各構成要素を逆極性
にした点である。この構成で、演算増幅器としての基本
的動作は、回路の極性が逆とされただけであり、前記第
５の実施形態と同様とされ、同様の作用効果を得る。
【００６２】
【実施形態８】図８は、本発明の第８の実施形態に係る
演算増幅器の構成を示した図である。図８において、前
記第６の実施形態の説明に参照した図６と同一又は同等
の機能を有する要素には同一の参照符号が付されてい
る。以下では、本実施形態を、前記第６の実施形態との
相違点について説明する。
演算増幅器の構成を示した図である。図８において、前
記第６の実施形態の説明に参照した図６と同一又は同等
の機能を有する要素には同一の参照符号が付されてい
る。以下では、本実施形態を、前記第６の実施形態との
相違点について説明する。
【００６３】図８を参照して、本実施形態が前記第６の
実施形態と異なる点は、各構成要素を逆極性にした点で
ある。この構成で、演算増幅器としての基本的動作は、
回路の極性が逆になっただけであるため、前記第６の実
施形態と同様となる。
実施形態と異なる点は、各構成要素を逆極性にした点で
ある。この構成で、演算増幅器としての基本的動作は、
回路の極性が逆になっただけであるため、前記第６の実
施形態と同様となる。
【００６４】
【実施形態９】図９は、本発明の第９の実施形態に係る
演算増幅器の構成を示す図である。図において、前記第
１の実施形態の説明に参照した図１と同一又は同等の機
能を有する要素には同一の参照符号が付されている。以
下では、本実施形態を、前記第１の実施形態との相違点
について説明する。
演算増幅器の構成を示す図である。図において、前記第
１の実施形態の説明に参照した図１と同一又は同等の機
能を有する要素には同一の参照符号が付されている。以
下では、本実施形態を、前記第１の実施形態との相違点
について説明する。
【００６５】図９を参照して、本実施形態が前記第１の
実施形態と異なる点は、ＮチャネルＦＥＴ Ｍ１１、Ｍ
１４の代わりにＮＰＮ型バイポーラトランジスタＱ１
１、Ｑ１４を用いた構成とした点にある。
実施形態と異なる点は、ＮチャネルＦＥＴ Ｍ１１、Ｍ
１４の代わりにＮＰＮ型バイポーラトランジスタＱ１
１、Ｑ１４を用いた構成とした点にある。
【００６６】この構成で演算増幅器としての機能として
はＦＥＴの場合もバイポーラトランジスタの場合も差が
ないため、演算増幅器としての基本的な動作は前記第１
の実施形態と同様なものとなる。一般的にバイポーラト
ランジスタの方がＦＥＴに比べ相互コンダクタンスが大
きいため、立ち下がり時間はＦＥＴの場合に比べ小さく
なる可能性がある。
はＦＥＴの場合もバイポーラトランジスタの場合も差が
ないため、演算増幅器としての基本的な動作は前記第１
の実施形態と同様なものとなる。一般的にバイポーラト
ランジスタの方がＦＥＴに比べ相互コンダクタンスが大
きいため、立ち下がり時間はＦＥＴの場合に比べ小さく
なる可能性がある。
【００６７】
【実施形態１０】図１０は、本発明の第１０の実施形態
に係る演算増幅器の構成を示した図である。図１０にお
いて、前記第２の実施形態の説明に参照した図２と同一
又は同等の機能を有する要素には同一の参照符号が付さ
れている。以下では、本実施形態を、前記第１の実施形
態との相違点について説明する。
に係る演算増幅器の構成を示した図である。図１０にお
いて、前記第２の実施形態の説明に参照した図２と同一
又は同等の機能を有する要素には同一の参照符号が付さ
れている。以下では、本実施形態を、前記第１の実施形
態との相違点について説明する。
【００６８】図１０を参照して、本実施形態が第２の実
施形態と異なる点は、ＮチャネルＦＥＴ Ｍ１１、Ｍ１
４の代わりにＮＰＮ型バイポーラトランジスタＱ１１、
Ｑ１４を用いた構成とした点にある。
施形態と異なる点は、ＮチャネルＦＥＴ Ｍ１１、Ｍ１
４の代わりにＮＰＮ型バイポーラトランジスタＱ１１、
Ｑ１４を用いた構成とした点にある。
【００６９】この構成で演算増幅器としての機能として
はＦＥＴの場合もバイポーラトランジスタの場合も差が
ないため、演算増幅器としての基本的な動作は前記第２
の実施形態と同様となる。一般的にバイポーラトランジ
スタの方がＦＥＴに比べ相互コンダクタンスが大きいた
め、立ち下がり時間はＦＥＴの場合に比べ小さくなる可
能性がある。
はＦＥＴの場合もバイポーラトランジスタの場合も差が
ないため、演算増幅器としての基本的な動作は前記第２
の実施形態と同様となる。一般的にバイポーラトランジ
スタの方がＦＥＴに比べ相互コンダクタンスが大きいた
め、立ち下がり時間はＦＥＴの場合に比べ小さくなる可
能性がある。
【００７０】
【実施形態１１】図１１は、本発明の第１１の実施形態
に係る演算増幅器の構成を示した図である。図１１にお
いて、前記第９の実施形態の説明に参照した図９と同一
又は同等の機能を有する要素には同一の参照符号が付さ
れている。以下では、本実施形態を、前記第９の実施形
態との相違点について説明する。
に係る演算増幅器の構成を示した図である。図１１にお
いて、前記第９の実施形態の説明に参照した図９と同一
又は同等の機能を有する要素には同一の参照符号が付さ
れている。以下では、本実施形態を、前記第９の実施形
態との相違点について説明する。
【００７１】図１１を参照して、本実施形態が図９に示
した前記第９の実施形態と異なる点は、各構成要素を逆
極性にした点にある（例えばバイポーラトランジスタＱ
１１、Ｑ１４をＮＰＮ型からＰＮＰ型とし、差動トラン
ジスタ対Ｍ１、Ｍ２をＮチャネル型からＰチャネル型と
する）。
した前記第９の実施形態と異なる点は、各構成要素を逆
極性にした点にある（例えばバイポーラトランジスタＱ
１１、Ｑ１４をＮＰＮ型からＰＮＰ型とし、差動トラン
ジスタ対Ｍ１、Ｍ２をＮチャネル型からＰチャネル型と
する）。
【００７２】
【実施形態１２】図１２は、本発明の第１２の実施形態
に係る演算増幅器の構成を示した図である。図１２にお
いて、前記第１０の実施形態の説明に参照した図１０と
同一又は同等の機能を有する要素には同一の参照符号が
付されている。以下では、本実施形態を、前記第１０の
実施形態との相違点について説明する。
に係る演算増幅器の構成を示した図である。図１２にお
いて、前記第１０の実施形態の説明に参照した図１０と
同一又は同等の機能を有する要素には同一の参照符号が
付されている。以下では、本実施形態を、前記第１０の
実施形態との相違点について説明する。
【００７３】図１２を参照して、本実施形態が前記第１
０の実施形態と異なる点は、各構成要素を逆極性にした
点である。例えばバイポーラトランジスタＱ１１、Ｑ１
４をＮＰＮ型からＰＮＰ型とし、差動トランジスタ対Ｆ
ＥＴ Ｍ１、Ｍ２をＮチャネル型からＰチャネル型と
し、差動トランジスタ対ＦＥＴ Ｍ５、Ｍ６をＰチャネ
ル型からＮチャネル型とし、第２、第３の定電流源Ｉ
２、Ｉ３を電流吸い込み型とし、第１、第４の定電流源
Ｉ１、Ｉ４を電流吐き出し型としている。
０の実施形態と異なる点は、各構成要素を逆極性にした
点である。例えばバイポーラトランジスタＱ１１、Ｑ１
４をＮＰＮ型からＰＮＰ型とし、差動トランジスタ対Ｆ
ＥＴ Ｍ１、Ｍ２をＮチャネル型からＰチャネル型と
し、差動トランジスタ対ＦＥＴ Ｍ５、Ｍ６をＰチャネ
ル型からＮチャネル型とし、第２、第３の定電流源Ｉ
２、Ｉ３を電流吸い込み型とし、第１、第４の定電流源
Ｉ１、Ｉ４を電流吐き出し型としている。
【００７４】
【実施形態１３】図１３は、本発明の第１３の実施形態
に係る演算増幅器を示した図である。図１２において、
前記第５の実施形態の説明に参照した図５と同一又は同
等の機能を有する要素には同一の参照符号が付されてい
る。以下では、本実施形態を、前記第５の実施形態との
相違点について説明する。
に係る演算増幅器を示した図である。図１２において、
前記第５の実施形態の説明に参照した図５と同一又は同
等の機能を有する要素には同一の参照符号が付されてい
る。以下では、本実施形態を、前記第５の実施形態との
相違点について説明する。
【００７５】図１２を参照して、本実施形態が前記第５
の実施形態と異なる点は、ＮチャネルＦＥＴ Ｍ１１、
Ｍ１４の代わりにＮＰＮ型バイポーラトランジスタＱ１
１、Ｑ１４を用いた構成にした点である。
の実施形態と異なる点は、ＮチャネルＦＥＴ Ｍ１１、
Ｍ１４の代わりにＮＰＮ型バイポーラトランジスタＱ１
１、Ｑ１４を用いた構成にした点である。
【００７６】この構成で演算増幅器としての機能として
はＦＥＴの場合もバイポーラトランジスタの場合も差が
ないため、演算増幅器としての基本的な動作は前記第５
の実施形態と同様となる。一般的にバイポーラトランジ
スタの方がＦＥＴに比べ相互コンダクタンスが大きいた
め、立ち下がり時間はＦＥＴの場合に比べ小さくなる可
能性がある。
はＦＥＴの場合もバイポーラトランジスタの場合も差が
ないため、演算増幅器としての基本的な動作は前記第５
の実施形態と同様となる。一般的にバイポーラトランジ
スタの方がＦＥＴに比べ相互コンダクタンスが大きいた
め、立ち下がり時間はＦＥＴの場合に比べ小さくなる可
能性がある。
【００７７】
【実施形態１４】図１４は、本発明の第１４の実施形態
に係る演算増幅器を示した図である。図１４において、
前記第６の実施形態の説明に参照した図６と同一又は同
等の機能を有する要素には同一の参照符号が付されてい
る。以下では、本実施形態を、前記第６の実施形態との
相違点について説明する。
に係る演算増幅器を示した図である。図１４において、
前記第６の実施形態の説明に参照した図６と同一又は同
等の機能を有する要素には同一の参照符号が付されてい
る。以下では、本実施形態を、前記第６の実施形態との
相違点について説明する。
【００７８】図１４を参照して、本実施形態が前記第６
の実施形態と異なる点は、ＮチャネルＦＥＴ Ｍ１１、
Ｍ１４の代わりにＮＰＮバイポーラトランジスタＱ１
１、Ｑ１４を用いた構成にした点である。
の実施形態と異なる点は、ＮチャネルＦＥＴ Ｍ１１、
Ｍ１４の代わりにＮＰＮバイポーラトランジスタＱ１
１、Ｑ１４を用いた構成にした点である。
【００７９】この構成で演算増幅器としての機能として
はＦＥＴの場合もバイポーラトランジスタの場合も差が
ないため、演算増幅器としての基本的な動作は第６の実
施形態と同様となる。一般的にバイポーラトランジスタ
の方がＦＥＴに比べ相互コンダクタンスが大きいため、
立ち上がり時間はＦＥＴの場合に比べ小さくなる可能性
がある。
はＦＥＴの場合もバイポーラトランジスタの場合も差が
ないため、演算増幅器としての基本的な動作は第６の実
施形態と同様となる。一般的にバイポーラトランジスタ
の方がＦＥＴに比べ相互コンダクタンスが大きいため、
立ち上がり時間はＦＥＴの場合に比べ小さくなる可能性
がある。
【００８０】
【実施形態１５】図１５は、本発明の第１５の実施形態
に係る演算増幅器の構成を示した図である。図１５にお
いて、前記第１３の実施形態の説明に参照した図１３と
同一又は同等の機能を有する要素には同一の参照符号が
付されている。図１５を参照して、本実施形態が、前記
第１３の実施形態と異なる点は、各構成要素を逆極性に
した点である。
に係る演算増幅器の構成を示した図である。図１５にお
いて、前記第１３の実施形態の説明に参照した図１３と
同一又は同等の機能を有する要素には同一の参照符号が
付されている。図１５を参照して、本実施形態が、前記
第１３の実施形態と異なる点は、各構成要素を逆極性に
した点である。
【００８１】
【実施形態１６】図１６は、本発明の第１６の実施形態
に係る演算増幅器の構成を示した図である。図１６にお
いて、前記第１４の実施形態の説明に参照した図１４と
同一又は同等の機能を有する要素には同一の参照符号が
付されている。図１６を参照して、本実施形態が、前記
第１４の実施形態と異なる点は、各構成要素を逆極性に
した点である。
に係る演算増幅器の構成を示した図である。図１６にお
いて、前記第１４の実施形態の説明に参照した図１４と
同一又は同等の機能を有する要素には同一の参照符号が
付されている。図１６を参照して、本実施形態が、前記
第１４の実施形態と異なる点は、各構成要素を逆極性に
した点である。
【００８２】
【実施形態１７】図１７は、本発明の第１７の実施形態
に係る演算増幅器の構成を示した図である。図１７にお
いて、前記第１の実施形態の説明に参照した図１と同一
又は同等の機能を有する要素には同一の参照符号が付さ
れている。
に係る演算増幅器の構成を示した図である。図１７にお
いて、前記第１の実施形態の説明に参照した図１と同一
又は同等の機能を有する要素には同一の参照符号が付さ
れている。
【００８３】図１７を参照して、本実施形態が、前記第
１の実施形態と異なる点は、ドレイン端子、及びゲート
端子をＮチャネルＦＥＴ Ｍ１１のドレイン端子に接続
し、ソース端子を低位側電源端子４に接続したＮチャネ
ルＦＥＴ Ｍ１５を付加した点である。
１の実施形態と異なる点は、ドレイン端子、及びゲート
端子をＮチャネルＦＥＴ Ｍ１１のドレイン端子に接続
し、ソース端子を低位側電源端子４に接続したＮチャネ
ルＦＥＴ Ｍ１５を付加した点である。
【００８４】この回路構成で演算増幅器としての機能は
基本的に前記第１の実施形態と同様となるが、本実施形
態においては、ＮチャネルＦＥＴ Ｍ１２のゲート端子
は低インピーダンスとなるため、高周波域での周波数特
性が向上することが可能とされる。
基本的に前記第１の実施形態と同様となるが、本実施形
態においては、ＮチャネルＦＥＴ Ｍ１２のゲート端子
は低インピーダンスとなるため、高周波域での周波数特
性が向上することが可能とされる。
【００８５】
【実施形態１８】図１８は、本発明の第１８の実施形態
に係る演算増幅器の構成を示した図である。図１８にお
いて、前記第２の実施形態の説明に参照した図２と同一
又は同等の機能を有する要素には同一の参照符号が付さ
れている。
に係る演算増幅器の構成を示した図である。図１８にお
いて、前記第２の実施形態の説明に参照した図２と同一
又は同等の機能を有する要素には同一の参照符号が付さ
れている。
【００８６】図１８を参照して、本実施形態が、前記第
２の実施形態と異なる点は、ドレイン端子、及びゲート
端子をＮチャネルＦＥＴ Ｍ１２のドレイン端子に接続
し、ソース端子を高位側電源端子５に接続したＰチャネ
ルＦＥＴ Ｍ１５を付加した点である。
２の実施形態と異なる点は、ドレイン端子、及びゲート
端子をＮチャネルＦＥＴ Ｍ１２のドレイン端子に接続
し、ソース端子を高位側電源端子５に接続したＰチャネ
ルＦＥＴ Ｍ１５を付加した点である。
【００８７】この回路構成で演算増幅器としての機能は
基本的に前記第２の実施形態と同様となるが、Ｐチャネ
ルＦＥＴ Ｍ１３のゲート端子は低インピーダンスとな
るため高周波域での周波数特性が向上することが可能と
される。
基本的に前記第２の実施形態と同様となるが、Ｐチャネ
ルＦＥＴ Ｍ１３のゲート端子は低インピーダンスとな
るため高周波域での周波数特性が向上することが可能と
される。
【００８８】図３から図１６に関しても、前記第１７の
実施形態、及び前記第１８の実施形態と同様に、それぞ
れＦＥＴを付加することで、同様にして、高周波での周
波数特性を向上させることができる。
実施形態、及び前記第１８の実施形態と同様に、それぞ
れＦＥＴを付加することで、同様にして、高周波での周
波数特性を向上させることができる。
【００８９】
【発明の効果】以上説明したように、本発明によれば、
広入力レンジ、広出力レンジが実現でき、信号出力端子
の立ち上がり時間、及び立ち下がり時間が小さくでき、
かつアイドリング電流が、トランジスタのしきい値の絶
対値ばらつきに変化せず、かつ放電時に演算増幅器内部
に余分な電流が流れてしまうという、図１９に示した演
算増幅器の問題点を良好に解決することができる。更に
本発明によれば演算増幅器の高周波域での周波数特性を
向上することを可能とするという効果を有する。
広入力レンジ、広出力レンジが実現でき、信号出力端子
の立ち上がり時間、及び立ち下がり時間が小さくでき、
かつアイドリング電流が、トランジスタのしきい値の絶
対値ばらつきに変化せず、かつ放電時に演算増幅器内部
に余分な電流が流れてしまうという、図１９に示した演
算増幅器の問題点を良好に解決することができる。更に
本発明によれば演算増幅器の高周波域での周波数特性を
向上することを可能とするという効果を有する。
【図１】本発明の第１の実施形態に係る演算増幅器の回
路構成を示す図である。
路構成を示す図である。
【図２】本発明の第２の実施形態に係る演算増幅器の回
路構成を示す図である。
路構成を示す図である。
【図３】本発明の第３の実施形態に係る演算増幅器の回
路構成を示す図である。
路構成を示す図である。
【図４】本発明の第４の実施形態に係る演算増幅器の回
路構成を示す図である。
路構成を示す図である。
【図５】本発明の第５の実施形態に係る演算増幅器の回
路構成を示す図である。
路構成を示す図である。
【図６】本発明の第６の実施形態に係る演算増幅器の回
路構成を示す図である。
路構成を示す図である。
【図７】本発明の第７の実施形態に係る演算増幅器の回
路構成を示す図である。
路構成を示す図である。
【図８】本発明の第８の実施形態に係る演算増幅器の回
路構成を示す図である。
路構成を示す図である。
【図９】本発明の第９の実施形態に係る演算増幅器の回
路構成を示す図である。
路構成を示す図である。
【図１０】本発明の第１０の実施形態に係る演算増幅器
の回路構成を示す図である。
の回路構成を示す図である。
【図１１】本発明の第１１の実施形態に係る演算増幅器
の回路構成を示す図である。
の回路構成を示す図である。
【図１２】本発明の第１２の実施形態に係る演算増幅器
の回路構成を示す図である。
の回路構成を示す図である。
【図１３】本発明の第１３の実施形態に係る演算増幅器
の回路構成を示す図である。
の回路構成を示す図である。
【図１４】本発明の第１４の実施形態に係る演算増幅器
の回路構成を示す図である。
の回路構成を示す図である。
【図１５】本発明の第１５の実施形態に係る演算増幅器
の回路構成を示す図である。
の回路構成を示す図である。
【図１６】本発明の第１６の実施形態に係る演算増幅器
の回路構成を示す図である。
の回路構成を示す図である。
【図１７】本発明の第１７の実施形態に係る演算増幅器
の回路構成を示す図である。
の回路構成を示す図である。
【図１８】本発明の第１８の実施形態に係る演算増幅器
の回路構成を示す図である。
の回路構成を示す図である。
【図１９】先行技術に係る演算増幅器の回路構成を示す
図である。
図である。
１、２ 信号入力端子 ３ 信号出力端子 ４、５ 電源端子 Ｉ１〜Ｉ３ 定電流源 Ｍ１〜Ｍ１５ ＦＥＴ Ｑ１、Ｑ２、Ｑ５、Ｑ６、Ｑ１１、Ｑ１４ バイポーラ
トランジスタ
トランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−105918（ＪＰ，Ａ) 特開 昭61−295709（ＪＰ，Ａ) 特開 平２−10904（ＪＰ，Ａ) 特開 平３−62712（ＪＰ，Ａ) 特開 平５−63464（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 3/45 H03F 3/343
Claims (10)
- 【請求項１】第１、第２の入力端子に制御電極がそれぞ
れ接続され互いに逆導電型の第１、第２の差動トランジ
スタ対と、 前記第１、第２の差動トランジスタ対にそれぞれ接続さ
れた第１、第２の定電流源と、 前記第１の差動トランジスタ対の一の出力端及び前記第
２の差動トランジスタ対の一の出力端と第１の電源端子
との間に接続された第１の電流ミラー回路と、 前記第１の差動トランジスタ対の他の出力端及び前記第
２の差動トランジスタ対の他の出力端と前記第１の電源
端子との間に接続された第２の電流ミラー回路と、 前記第２の差動トランジスタ対と第２の電源端子との間
に接続された負荷回路と、 前記第２の差動トランジスタ対の他の出力端と前記負荷
回路との接続点に制御電極が接続され、前記第１の電源
端子と前記第２の電源端子との間に、第３の定電流源と
共に直列形態に接続された第１のトランジスタと、 前記第１のトランジスタと前記第３の定電流源との接続
点に制御電極が接続され、前記第１の電源端子と前記第
２の電源端子との間に、第４の定電流源と共に直列形態
に接続された第２のトランジスタと、 前記第１の電源端子と前記第２の電源端子との間に直列
形態に接続され、制御電極が、前記第２のトランジスタ
と前記第４の定電流源との接続点と、前記第２の差動ト
ランジスタ対の他の出力端と前記負荷回路との接続点
と、にそれぞれ接続された第１、第２の出力トランジス
タと、 を備え、 前記第１及び第２の出力トランジスタの接続点を出力端
子に接続してなる演算増幅器。 - 【請求項２】前記第１、第２のトランジスタがＦＥＴか
らなり、前記第１のトランジスタに並列形態に接続さ
れ、且つ制御電極が前記第２のトランジスタの制御電極
に接続されてなる、前記第１のトランジスタと同一導電
型のＦＥＴを備えたことを特徴とする請求項１記載の演
算増幅器。 - 【請求項３】第１電極が共通に接続され、第２電極が、
それぞれ、第１、第２信号入力端子に接続された第１、
第２のトランジスタと、 一端が第１電源端子に接続され、他端が前記第１、第２
のトランジスタの第１電極に接続された第１定電流源
と、 第１電極が第２電源端子に接続され、第２、第３電極が
前記第１のトランジスタの第３電極に接続された第３の
トランジスタと、 第１電極が第２電源端子に接続され、第２、第３電極が
前記第２のトランジスタの第３電極に接続された第４の
トランジスタと、 第１電極が共通に接続され、第２電極が、それぞれ、第
１、第２信号入力端子に接続された第５、第６のトラン
ジスタと、 一端が第２電源端子に接続され、他端が前記第５、第６
のトランジスタの第１電極に接続された第２定電流源
と、 第１電極が第１電源端子に接続され、第２、第３電極が
前記第６のトランジスタの第３電極に接続された第７の
トランジスタと、 第１電極が第１電源端子に接続され、第２電極が前記第
７のトランジスタの第２、第３電極に接続され、第３電
極が前記第５のトランジスタの第３電極に接続された第
８のトランジスタと、 第１電極が第２電源端子に接続され、第２電極が前記第
３のトランジスタの第２、第３電極に接続され、第３電
極が前記第６、第７のトランジスタの第３電極に接続さ
れた第９のトランジスタと、 第１電極が第２電源端子に接続され、第２電極が前記第
４のトランジスタの第２、第３電極に接続され、第３電
極が前記第５、第８のトランジスタの第３電極に接続さ
れた第１０のトランジスタと、 第１電極が第１電源端子に接続され、第２電極が前記第
５、第８のトランジスタの第３電極に接続された第１１
のトランジスタと、 一端が第２電源端子に接続され、他端が前記第１１のト
ランジスタの第３電極に接続された第３定電流源と、 第１電極が第１電源端子に接続され、第２電極が前記第
１１トランジスタの第３電極に接続された第１２のトラ
ンジスタと、 一端が第２電源端子に接続され、他端が前記第１２のト
ランジスタの第３電極に接続された第４定電流源と、 第１電極が第２電源端子に接続され、第２電極が前記第
１２のトランジスタの第３電極に接続され、第３電極が
出力信号端子に接続された第１３のトランジスタと、 第１電極が第１電源端子に接続され、第２電極が前記第
５、第８のトランジスタの第３電極に接続され、第３電
極が前記出力信号端子に接続された第１４のトランジス
タとを備えていることを特徴とする演算増幅器。 - 【請求項４】第１電極が共通に接続され、第２電極が、
それぞれ、第１、第２信号入力端子に接続された第１、
第２のトランジスタと、 一端が第１電源端子に接続され、他端が前記第１、第２
のトランジスタの第１電極に接続された第１定電流源
と、 第１電極が第２電源端子に接続され、第２、第３電極が
前記第１のトランジスタの第３電極に接続された第３の
トランジスタと、 第１電極が第２電源端子に接続され、第２、第３電極が
前記第２のトランジスタの第３電極に接続された第４の
トランジスタと、 第１電極が共通に接続され、第２電極が、それぞれ、第
１、第２信号入力端子に接続された第５、第６のトラン
ジスタと、 一端が第２電源端子に接続され、他端が前記第５、第６
のトランジスタの第１電極に接続された第２定電流源
と、 第１電極が第１電源端子に接続され、第２、第３電極が
前記第６のトランジスタの第３電極に接続された第７の
トランジスタと、 第１電極が第１電源端子に接続され、第２電極が前記第
７のトランジスタの第２、第３電極に接続され、第３電
極が前記第５のトランジスタの第３電極に接続された第
８のトランジスタと、 第１電極が第２電源端子に接続され、第２電極が前記第
３のトランジスタの第２、第３電極に接続され、第３電
極が前記第６，第７のトランジスタの第３電極に接続さ
れた第９のトランジスタと、 第１電極が第２電源端子に接続され、第２電極が前記第
４のトランジスタの第２、第３電極に接続され、第３電
極が前記第５，第８のトランジスタの第３電極に接続さ
れた第１０のトランジスタと、 第１電極が第１電源端子に接続され、第２電極が前記第
５，第８のトランジスタの第３電極に接続された第１１
のトランジスタと、 一端が第２電源端子に接続され、他端が前記第１１のト
ランジスタの第３電極に接続された第３定電流源と、 第１電極が第２電源端子に接続され、第２電極が前記第
１１のトランジスタの第３電極に接続された第１２のト
ランジスタと、 一端が第１電源端子に接続され、他端が前記第１２のト
ランジスタの第３電極に接続された第４定電流源と、 第１電極が第２電源端子に接続され、第２電極が前記第
１２のトランジスタの第３電極に接続され、第３電極が
出力信号端子に接続された第１３のトランジスタと、 第１電極が第１電源端子に接続され、第２電極が前記第
５、第８のトランジスタの第３電極に接続され、第３電
極が前記出力信号端子に接続された第１４のトランジス
タとを備えていることを特徴とする演算増幅。 - 【請求項５】前記第１〜第１４のトランジスタが、それ
ぞれ、第１電極としてソース電極、第２電極としてゲー
ト電極、第３電極としてドレイン電極を備えたＦＥＴで
あることを特徴とする請求項第３記載の演算増幅器。 - 【請求項６】前記第１〜第１４のトランジスタが、それ
ぞれ、第１電極としてソース電極、第２電極としてゲー
ト電極、第３電極としてドレイン電極を備えたＦＥＴで
あることを特徴とする請求項第４記載の演算増幅器。 - 【請求項７】前記第３、第４のトランジスタと、第７〜
第１４のトランジスタが、それぞれ、第１電極としてソ
ース電極、第２電極としてゲート電極、第３電極として
ドレイン電極を備えたＦＥＴであり、前記第１、第２の
トランジスタと、第５、第６のトランジスタが、それぞ
れ、第１電極としてエミッタ電極、第２電極としてベー
ス電極、第３電極としてコレクタ電極を備えたバイポー
ラトランジスタであることを特徴とする請求項３記載の
演算増幅器。 - 【請求項８】前記第３、第４のトランジスタと、第７〜
第１４のトランジスタが、それぞれ、第１電極としてソ
ース電極、第２電極としてゲート電極、第３電極として
ドレイン電極を備えたＦＥＴであり、前記第１、第２の
トランジスタと、第５、第６のトランジスタが、それぞ
れ、第１電極としてエミッタ電極、第２電極としてベー
ス電極、第３電極としてコレクタ電極を備えたバイポー
ラトランジスタであることを特徴とする請求項４記載の
演算増幅器。 - 【請求項９】前記第１〜第１０のトランジスタと、第１
２、第１３のトランジスタがそれぞれ、第１電極として
ソース電極、第２電極としてゲート電極、第３電極とし
てドレイン電極を備えたＦＥＴであり、前記第１１、第
１４のトランジスタが、それぞれ、第１電極としてエミ
ッタ電極、第２電極としてベース電極、第３電極として
コレクタ電極を備えたバイポーラトランジスタであるこ
とを特徴とする請求項３記載の演算増幅器。 - 【請求項１０】前記第１〜第１０のトランジスタと、第
１２、第１３のトランジスタが、それぞれ、第１電極と
してソース電極、第２電極としてゲート電極、第３電極
としてドレイン電極を備えたＦＥＴであり、前記第１
１、第１４のトランジスタが、それぞれ、第１電極とし
てエミッタ電極、第２電極としてベース電極、第３電極
としてコレクタ電極を備えたバイポーラトランジスタで
あることを特徴とする請求項４記載の演算増幅器。
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|---|---|---|---|
| JP7271810A JP2885151B2 (ja) | 1995-09-25 | 1995-09-25 | 演算増幅器 |
| US08/719,558 US5831480A (en) | 1995-09-25 | 1996-09-25 | Operational amplifier adopted for input and output in wide ranges for driving a large load |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7271810A JP2885151B2 (ja) | 1995-09-25 | 1995-09-25 | 演算増幅器 |
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|---|---|
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Family
ID=17505173
Family Applications (1)
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|---|---|---|---|
| JP7271810A Expired - Fee Related JP2885151B2 (ja) | 1995-09-25 | 1995-09-25 | 演算増幅器 |
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|---|---|
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| TW423208B (en) | 1998-12-28 | 2001-02-21 | Nippon Electric Co | Operational amplifier |
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| JP2002217653A (ja) | 2001-01-12 | 2002-08-02 | Toshiba Microelectronics Corp | 差動増幅回路 |
| JP3981539B2 (ja) | 2001-08-28 | 2007-09-26 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路装置 |
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| JP4425620B2 (ja) | 2003-12-12 | 2010-03-03 | Ｎｅｃエレクトロニクス株式会社 | 出力回路 |
| US6975169B2 (en) * | 2004-01-21 | 2005-12-13 | International Business Machines Corporation | Low-voltage differential amplifier |
| TWI300936B (en) * | 2006-07-03 | 2008-09-11 | Novatek Microelectronics Corp | A high-accuracy sample and hold circuit |
| US7872531B1 (en) * | 2009-10-16 | 2011-01-18 | Qualcomm, Incorporated | Amplifier bias techniques |
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| US10211782B1 (en) * | 2017-10-16 | 2019-02-19 | Qualcomm Incorporated | Low-power wide-swing sense amplifier with dynamic output stage biasing |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4335355A (en) * | 1979-09-28 | 1982-06-15 | American Microsystems, Inc. | CMOS Operational amplifier with reduced power dissipation |
| JP2543872B2 (ja) * | 1986-08-13 | 1996-10-16 | 株式会社東芝 | 増幅回路 |
| US5650753A (en) * | 1995-06-13 | 1997-07-22 | Advanced Micro Devices, Inc. | Low-voltage rail-to-rail operational amplifier |
-
1995
- 1995-09-25 JP JP7271810A patent/JP2885151B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-25 US US08/719,558 patent/US5831480A/en not_active Expired - Lifetime
- 1996-10-01 TW TW085111932A patent/TW313720B/zh not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7586504B2 (en) | 2002-02-06 | 2009-09-08 | Nec Corporation | Amplifier circuit, driving circuit of display apparatus, portable telephone and portable electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| TW313720B (ja) | 1997-08-21 |
| US5831480A (en) | 1998-11-03 |
| JPH0993055A (ja) | 1997-04-04 |
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