JP3552931B2 - 出力回路 - Google Patents
出力回路 Download PDFInfo
- Publication number
- JP3552931B2 JP3552931B2 JP35199998A JP35199998A JP3552931B2 JP 3552931 B2 JP3552931 B2 JP 3552931B2 JP 35199998 A JP35199998 A JP 35199998A JP 35199998 A JP35199998 A JP 35199998A JP 3552931 B2 JP3552931 B2 JP 3552931B2
- Authority
- JP
- Japan
- Prior art keywords
- type transistor
- current
- gate
- drain
- driving
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、差動増幅装置などに用いられ、負荷を駆動する出力回路に関するものである。特に低消費電力化に対応したものである。
【０００２】
【従来の技術】
従来の出力回路を図２に示す。
２００が出力端子で、２０１は負荷を駆動するＰ型トランジスタ、２０２は負荷を駆動するＮ型トランジスタである。
【０００３】
２０３はバイアス電源回路、２０４はバイアス電源回路２０３のＮ型トランジスタ、２０５はバイアス電源回路２０３の抵抗である。
２０６，２０７はＮ型トランジスタで、バイアス電源２０３のＮ型トランジスタ２０４とカレントミラーを構成している。
【０００４】
２０８はドレイン及びゲートがＮ型トランジスタ２０６のドレインに接続されたＰ型トランジスタ、２０９はゲートとソースがＰ型トランジスタ２０８のゲートとソースに共通に接続されたＰ型トランジスタである。
【０００５】
２１０は抵抗で、Ｐ型トランジスタ２０９のドレインとＮ型トランジスタ２０７のドレイン間に接続されている。
２１１は第１の電流源で、Ｐ型トランジスタ２０９のドレインと接地の間に接続されている。
【０００６】
２１２は第２の電流源で、Ｎ型トランジスタ２０７のドレインと接地の間に接続されている。
バイアス回路２０３には、抵抗２０５とＮ型トランジスタ２０４の直列接続回路で決まる一定電流が流れている。Ｎ型トランジスタ２０４とＮ型トランジスタ２０６，２０７は、カレントミラーを構成しており、Ｎ型トランジスタ２０４とのＷ／ＬサイズとＮ型トランジスタ２０６，２０７のＷ／Ｌサイズ比率によってＮ型トランジスタ２０６，２０７に一定電流が流れる。
【０００７】
Ｎ型トランジスタ２０６に流れる電流は、Ｐ型トランジスタ２０８のドレイン電流と等しい。
Ｐ型トランジスタ２０８とＰ型トランジスタ２０９はカレントミラーを構成しており、安定時はＰ型トランジスタ２０８，２０９とＮ型トランジスタ２０６，２０７は等しい電流が流れている。
【０００８】
抵抗２１０には一定電流が流れており、抵抗値で決まる電圧降下が発生しており、駆動トランジスタ２０１，２０２のゲート電圧を設定する。抵抗２１０の値によって駆動トランジスタ２０１，２０２に流れる静止電流値が変化する。
【０００９】
第１，第２の電流源２１１，２１２の電流値を変化させることで抵抗２０５の両端の電圧が変化する。そのため、Ｐ型駆動トランジスタ２０１とＮ型駆動トランジスタ２０２のゲート電圧が変化し、出力電圧Ｖｏが変化する。
【００１０】
従来の出力回路では、差動回路などで構成される電流源を電流源２１１，２１２として使用することで差動増幅回路を構成することができる。
このような従来の出力回路において、消費電流の削減は図３に示すようにＰ型トランジスタ２１３，Ｎ型トランジスタ２１４，Ｐ型トランジスタ２１５，Ｎ型トランジスタ２１６を追加して構成されている。
【００１１】
電流制限用のＰ型トランジスタ２１３は、バイアス回路２０３の抵抗２０５と電源との間に接続されている。プルダウン用のＮ型トランジスタ２１４は、バイアス回路２０３のＮ型トランジスタ２０４のドレインと接地の間に接続されている。プルアップ用のＰ型トランジスタ２１５は、Ｐ型駆動トランジスタ２０１のゲートと電源の間に接続されている。プルダウン用のＮ型トランジスタ２１６は、Ｎ型駆動トランジスタ２０２のゲートと接地の間に接続されている。
【００１２】
トランジスタ２１３〜２１６の各ゲートには、図３に示すようにＳＴＯＰ信号もしくは、ＳＴＯＰ信号の反転であるＮＳＴＯＰ信号が接続されている。
消費電流を削減する場合には、ＳＴＯＰ信号をＨレベルとする。
【００１３】
これによって、バイアス回路２０３の電流制限用Ｐ型トランジスタ２１３がオフ状態となり、バイアス回路２０３に流れる電流が停止する。
プルダウン用Ｎ型トランジスタ２１４のゲートがＨレベルとなることで、２１４のドレインが接地レベルとなる。
【００１４】
プルダウン用Ｎ型トランジスタ２１４のドレインはカレントミラーを構成するＮ型トランジスタ２０６，２０７のゲートと接続されており、Ｎ型トランジスタ２０６，２０７のゲートが接地レベルとなるため、Ｎ型トランジスタ２０６，２０７のドレイン電流は停止する。Ｎ型トランジスタ２０６，２０７と各々接続されているＰ型カレントミラー用トランジスタ２０８，２０９のドレイン電流も停止する。
【００１５】
プルアップ用Ｐ型トランジスタ２１５のゲートがＮＳＴＯＰ信号のためＬレベルとなっている。
そのためＰ型トランジスタ２１５のドレインが電源電圧レベルになり、駆動用Ｐ型トランジスタ２０１のゲートは電源レベルになる。したがって、駆動用Ｐ型トランジスタ２０１のドレイン電流は停止する。
【００１６】
プルダウン用Ｎ型トランジスタ２１６のゲートはＳＴＯＰ信号のため、Ｈレベルとなる。そのため、Ｎ型トランジスタ２１６はオン状態となり、ドレインが接地レベルとなる。したがって、駆動用Ｎ型トランジスタ２０２のゲートが接地レベルとなり、駆動用Ｎ型トランジスタ２０２のドレイン電流が停止する。
【００１７】
ＳＴＯＰ信号がＨレベルとなる際、電流源２１１，２１２の電流を停止する手段をとることで、カレントミラー２０６から２０９への電流の入出力はゼロとなる。電流源２１１，２１２を差動入力回路で構成した場合、差動入力回路のバイアス用回路の電流を停止することで、電流源２１１，２１２の電流を停止することができる。
【００１８】
【発明が解決しようとする課題】
しかしながら、図３の従来の出力回路ではプルアップ用トランジスタ２１５のドレインから抵抗２１０を通って、プルダウン用トランジスタ２１６のドレインを通じて電流が貫通するパスが発生し、プルアップ用トランジスタ２１５，プルダウン用トランジスタ２１６のトランジスタサイズに応じて、貫通する電流が大小する。
【００１９】
抵抗２１０に電流が流れることで、抵抗２１０の両端に電圧降下による電位が発生し、駆動用トランジスタ２０１，２０２に貫通電流が流れ、消費電流が完全にゼロにならないという課題がある。
【００２０】
【課題を解決するための手段】
上記課題を解決するために、本発明では抵抗２１０の代わりにＭＯＳトランジスタによるアクティブ抵抗とアクティブ抵抗のゲートを制御するアクティブ抵抗用バイアス電源回路を備えていることを特徴とする。
【００２１】
この本発明によると、アクティブ抵抗用ＭＯＳトランジスタのゲートを制御することでアクティブ抵抗に流れる電流を制限し、消費電流を完全に停止することができる。
【００２２】
【発明の実施の形態】
本発明の出力回路は、駆動用Ｐ型トランジスタと、駆動用Ｎ型トランジスタと、前記駆動用Ｐ型トランジスタと前記駆動用Ｎ型トランジスタの各ゲートの間にドレイン及びソースが各々接続されアクティブ抵抗として機能するＮ型トランジスタと、アクティブ抵抗として機能する前記Ｎ型トランジスタのゲートを接地するためのＮ型トランジスタを備えたことを特徴とする。
【００２３】
以下、本発明の実施の形態を図１に基づいて説明する。
なお、図２，図３と同様の作用を成すものには同一の符号を付けて説明する。
図１に示した出力回路は、図３における抵抗２１０をＮ型トランジスタ１０１に置き換えるとともに、このＮ型トランジスタ１０１のゲートを制御するトランジスタ１０２，１０４，１０５と抵抗１０３が追加されている。
【００２４】
具体的には、Ｎ型トランジスタ１０２のドレイン及びゲートはＮ型トランジスタ１０１のゲートと接続され、Ｎ型トランジスタ１０２のソースは接地されている。
【００２５】
抵抗１０３は一端がＮ型トランジスタ１０２のドレインに接続され、抵抗１０３の他端はＰ型トランジスタ１０４のドレインに接続されている。Ｐ型トランジスタ１０４は、ソースが電源に接続され、ゲートがＳＴＯＰ信号に接続されている。
【００２６】
Ｎ型トランジスタ１０５は、Ｎ型トランジスタ１０１のゲートと接地の間に接続され、ゲートがＳＴＯＰ信号に接続されている。
このように構成したため、次のように動作する。
【００２７】
消費電流を削減する場合には、ＳＴＯＰ信号をＨレベルとする。
ＳＴＯＰ信号をＨレベルとすると、バイアス回路２０３の電流制限用Ｐ型トランジスタ２１３のゲート信号ＳＴＯＰ信号がＨレベルとなることでＰ型トランジスタはオフ状態となり、バイアス回路２０３に流れる電流が停止する。
【００２８】
プルダウン用Ｎ型トランジスタ２１４のゲートがＨレベルとなることで、このＮ型トランジスタ２１４のドレインが接地レベルとなる。Ｎ型トランジスタ２１４のドレインはカレントミラーを構成するトランジスタ２０６，２０７のゲートと接続されており、トランジスタ２０６，２０７のゲートが接地レベルとなるため、トランジスタ２０６，２０７のドレイン電流は停止する。トランジスタ２０６，２０７と各々接続されているＰ型カレントミラー用トランジスタ２０８，２０９のドレイン電流も停止する。
【００２９】
プルアップ用Ｐ型トランジスタ２１５のゲートがＮＳＴＯＰ信号のためＬレベルとなっている。そのため２１５のドレインが電源電圧レベルになり、駆動用Ｐ型トランジスタ２０１のゲートは電源レベルになる。
【００３０】
したがって、駆動用Ｐ型トランジスタ２０１のドレイン電流は停止する。次に、プルダウン用Ｎ型トランジスタ２１６のゲートはＳＴＯＰ信号のためＨレベルとなる。そのため、トランジスタ２１６はオン状態となり、ドレインが接地レベルとなる。したがって、駆動用Ｎ型トランジスタ２０２のゲートが接地レベルとなり、駆動用Ｎ型トランジスタ２０２のドレイン電流が停止する。
【００３１】
Ｐ型トランジスタ１０４のゲートはＳＴＯＰ信号であるため、Ｐ型トランジスタ１０４はカットオフしている。そのため、抵抗１０３、Ｎ型トランジスタ１０２に流れる電流は停止する。
【００３２】
Ｎ型トランジスタ１０１のゲートと接続されているＮ型トランジスタ１０５のゲートはＳＴＯＰ信号であり、ＨレベルとなるとＮ型トランジスタ１０１のゲートはＮ型トランジスタ１０５を通じて接地レベルとなる。
【００３３】
このことで、Ｎ型トランジスタ１０１はカットオフ状態となり、Ｐ型トランジスタ２０９、Ｎ型トランジスタ１０１、Ｎ型トランジスタ２０７を通じて流れる電流の経路、およびプルアップ用Ｐ型トランジスタ２１５、Ｎ型トランジスタ１０１、プルダウン用Ｎ型トランジスタ２１６を通じて流れる電流経路がなくなるため、従来例のような貫通電流のパスは発生しない。
【００３４】
なお、上記の実施の形態では、アクティブ抵抗をＮ型トランジスタとして動作を説明したが、Ｎ型トランジスタ１０１の代わりにＰ型トランジスタを用い、電流を低減する場合はそのＰ型トランジスタのゲートを電源にプルアップする手段を用いることで同様の低電流化を図ることができる。
【００３５】
【発明の効果】
以上のように本発明によると、ＭＯＳトランジスタによるアクティブ抵抗とアクティブ抵抗のゲートを制御するアクティブ抵抗用バイアス電源回路を備えているため、アクティブ抵抗用ＭＯＳトランジスタのゲートを制御することでアクティブ抵抗に流れる電流を制限し、消費電流を完全に停止することができる。
【図面の簡単な説明】
【図１】本発明の出力回路の回路図
【図２】従来の出力回路の回路図
【図３】従来の別の出力回路の回路図
【符号の説明】
２０１ 駆動用Ｐ型トランジスタ
２０２ 駆動用Ｎ型トランジスタ
２０３ バイアス回路
１０１ アクティブ抵抗用Ｎ型トランジスタ
１０５ Ｎ型トランジスタ
２１１ 第１の定電流源
２１２ 第２の定電流源
【発明の属する技術分野】
この発明は、差動増幅装置などに用いられ、負荷を駆動する出力回路に関するものである。特に低消費電力化に対応したものである。
【０００２】
【従来の技術】
従来の出力回路を図２に示す。
２００が出力端子で、２０１は負荷を駆動するＰ型トランジスタ、２０２は負荷を駆動するＮ型トランジスタである。
【０００３】
２０３はバイアス電源回路、２０４はバイアス電源回路２０３のＮ型トランジスタ、２０５はバイアス電源回路２０３の抵抗である。
２０６，２０７はＮ型トランジスタで、バイアス電源２０３のＮ型トランジスタ２０４とカレントミラーを構成している。
【０００４】
２０８はドレイン及びゲートがＮ型トランジスタ２０６のドレインに接続されたＰ型トランジスタ、２０９はゲートとソースがＰ型トランジスタ２０８のゲートとソースに共通に接続されたＰ型トランジスタである。
【０００５】
２１０は抵抗で、Ｐ型トランジスタ２０９のドレインとＮ型トランジスタ２０７のドレイン間に接続されている。
２１１は第１の電流源で、Ｐ型トランジスタ２０９のドレインと接地の間に接続されている。
【０００６】
２１２は第２の電流源で、Ｎ型トランジスタ２０７のドレインと接地の間に接続されている。
バイアス回路２０３には、抵抗２０５とＮ型トランジスタ２０４の直列接続回路で決まる一定電流が流れている。Ｎ型トランジスタ２０４とＮ型トランジスタ２０６，２０７は、カレントミラーを構成しており、Ｎ型トランジスタ２０４とのＷ／ＬサイズとＮ型トランジスタ２０６，２０７のＷ／Ｌサイズ比率によってＮ型トランジスタ２０６，２０７に一定電流が流れる。
【０００７】
Ｎ型トランジスタ２０６に流れる電流は、Ｐ型トランジスタ２０８のドレイン電流と等しい。
Ｐ型トランジスタ２０８とＰ型トランジスタ２０９はカレントミラーを構成しており、安定時はＰ型トランジスタ２０８，２０９とＮ型トランジスタ２０６，２０７は等しい電流が流れている。
【０００８】
抵抗２１０には一定電流が流れており、抵抗値で決まる電圧降下が発生しており、駆動トランジスタ２０１，２０２のゲート電圧を設定する。抵抗２１０の値によって駆動トランジスタ２０１，２０２に流れる静止電流値が変化する。
【０００９】
第１，第２の電流源２１１，２１２の電流値を変化させることで抵抗２０５の両端の電圧が変化する。そのため、Ｐ型駆動トランジスタ２０１とＮ型駆動トランジスタ２０２のゲート電圧が変化し、出力電圧Ｖｏが変化する。
【００１０】
従来の出力回路では、差動回路などで構成される電流源を電流源２１１，２１２として使用することで差動増幅回路を構成することができる。
このような従来の出力回路において、消費電流の削減は図３に示すようにＰ型トランジスタ２１３，Ｎ型トランジスタ２１４，Ｐ型トランジスタ２１５，Ｎ型トランジスタ２１６を追加して構成されている。
【００１１】
電流制限用のＰ型トランジスタ２１３は、バイアス回路２０３の抵抗２０５と電源との間に接続されている。プルダウン用のＮ型トランジスタ２１４は、バイアス回路２０３のＮ型トランジスタ２０４のドレインと接地の間に接続されている。プルアップ用のＰ型トランジスタ２１５は、Ｐ型駆動トランジスタ２０１のゲートと電源の間に接続されている。プルダウン用のＮ型トランジスタ２１６は、Ｎ型駆動トランジスタ２０２のゲートと接地の間に接続されている。
【００１２】
トランジスタ２１３〜２１６の各ゲートには、図３に示すようにＳＴＯＰ信号もしくは、ＳＴＯＰ信号の反転であるＮＳＴＯＰ信号が接続されている。
消費電流を削減する場合には、ＳＴＯＰ信号をＨレベルとする。
【００１３】
これによって、バイアス回路２０３の電流制限用Ｐ型トランジスタ２１３がオフ状態となり、バイアス回路２０３に流れる電流が停止する。
プルダウン用Ｎ型トランジスタ２１４のゲートがＨレベルとなることで、２１４のドレインが接地レベルとなる。
【００１４】
プルダウン用Ｎ型トランジスタ２１４のドレインはカレントミラーを構成するＮ型トランジスタ２０６，２０７のゲートと接続されており、Ｎ型トランジスタ２０６，２０７のゲートが接地レベルとなるため、Ｎ型トランジスタ２０６，２０７のドレイン電流は停止する。Ｎ型トランジスタ２０６，２０７と各々接続されているＰ型カレントミラー用トランジスタ２０８，２０９のドレイン電流も停止する。
【００１５】
プルアップ用Ｐ型トランジスタ２１５のゲートがＮＳＴＯＰ信号のためＬレベルとなっている。
そのためＰ型トランジスタ２１５のドレインが電源電圧レベルになり、駆動用Ｐ型トランジスタ２０１のゲートは電源レベルになる。したがって、駆動用Ｐ型トランジスタ２０１のドレイン電流は停止する。
【００１６】
プルダウン用Ｎ型トランジスタ２１６のゲートはＳＴＯＰ信号のため、Ｈレベルとなる。そのため、Ｎ型トランジスタ２１６はオン状態となり、ドレインが接地レベルとなる。したがって、駆動用Ｎ型トランジスタ２０２のゲートが接地レベルとなり、駆動用Ｎ型トランジスタ２０２のドレイン電流が停止する。
【００１７】
ＳＴＯＰ信号がＨレベルとなる際、電流源２１１，２１２の電流を停止する手段をとることで、カレントミラー２０６から２０９への電流の入出力はゼロとなる。電流源２１１，２１２を差動入力回路で構成した場合、差動入力回路のバイアス用回路の電流を停止することで、電流源２１１，２１２の電流を停止することができる。
【００１８】
【発明が解決しようとする課題】
しかしながら、図３の従来の出力回路ではプルアップ用トランジスタ２１５のドレインから抵抗２１０を通って、プルダウン用トランジスタ２１６のドレインを通じて電流が貫通するパスが発生し、プルアップ用トランジスタ２１５，プルダウン用トランジスタ２１６のトランジスタサイズに応じて、貫通する電流が大小する。
【００１９】
抵抗２１０に電流が流れることで、抵抗２１０の両端に電圧降下による電位が発生し、駆動用トランジスタ２０１，２０２に貫通電流が流れ、消費電流が完全にゼロにならないという課題がある。
【００２０】
【課題を解決するための手段】
上記課題を解決するために、本発明では抵抗２１０の代わりにＭＯＳトランジスタによるアクティブ抵抗とアクティブ抵抗のゲートを制御するアクティブ抵抗用バイアス電源回路を備えていることを特徴とする。
【００２１】
この本発明によると、アクティブ抵抗用ＭＯＳトランジスタのゲートを制御することでアクティブ抵抗に流れる電流を制限し、消費電流を完全に停止することができる。
【００２２】
【発明の実施の形態】
本発明の出力回路は、駆動用Ｐ型トランジスタと、駆動用Ｎ型トランジスタと、前記駆動用Ｐ型トランジスタと前記駆動用Ｎ型トランジスタの各ゲートの間にドレイン及びソースが各々接続されアクティブ抵抗として機能するＮ型トランジスタと、アクティブ抵抗として機能する前記Ｎ型トランジスタのゲートを接地するためのＮ型トランジスタを備えたことを特徴とする。
【００２３】
以下、本発明の実施の形態を図１に基づいて説明する。
なお、図２，図３と同様の作用を成すものには同一の符号を付けて説明する。
図１に示した出力回路は、図３における抵抗２１０をＮ型トランジスタ１０１に置き換えるとともに、このＮ型トランジスタ１０１のゲートを制御するトランジスタ１０２，１０４，１０５と抵抗１０３が追加されている。
【００２４】
具体的には、Ｎ型トランジスタ１０２のドレイン及びゲートはＮ型トランジスタ１０１のゲートと接続され、Ｎ型トランジスタ１０２のソースは接地されている。
【００２５】
抵抗１０３は一端がＮ型トランジスタ１０２のドレインに接続され、抵抗１０３の他端はＰ型トランジスタ１０４のドレインに接続されている。Ｐ型トランジスタ１０４は、ソースが電源に接続され、ゲートがＳＴＯＰ信号に接続されている。
【００２６】
Ｎ型トランジスタ１０５は、Ｎ型トランジスタ１０１のゲートと接地の間に接続され、ゲートがＳＴＯＰ信号に接続されている。
このように構成したため、次のように動作する。
【００２７】
消費電流を削減する場合には、ＳＴＯＰ信号をＨレベルとする。
ＳＴＯＰ信号をＨレベルとすると、バイアス回路２０３の電流制限用Ｐ型トランジスタ２１３のゲート信号ＳＴＯＰ信号がＨレベルとなることでＰ型トランジスタはオフ状態となり、バイアス回路２０３に流れる電流が停止する。
【００２８】
プルダウン用Ｎ型トランジスタ２１４のゲートがＨレベルとなることで、このＮ型トランジスタ２１４のドレインが接地レベルとなる。Ｎ型トランジスタ２１４のドレインはカレントミラーを構成するトランジスタ２０６，２０７のゲートと接続されており、トランジスタ２０６，２０７のゲートが接地レベルとなるため、トランジスタ２０６，２０７のドレイン電流は停止する。トランジスタ２０６，２０７と各々接続されているＰ型カレントミラー用トランジスタ２０８，２０９のドレイン電流も停止する。
【００２９】
プルアップ用Ｐ型トランジスタ２１５のゲートがＮＳＴＯＰ信号のためＬレベルとなっている。そのため２１５のドレインが電源電圧レベルになり、駆動用Ｐ型トランジスタ２０１のゲートは電源レベルになる。
【００３０】
したがって、駆動用Ｐ型トランジスタ２０１のドレイン電流は停止する。次に、プルダウン用Ｎ型トランジスタ２１６のゲートはＳＴＯＰ信号のためＨレベルとなる。そのため、トランジスタ２１６はオン状態となり、ドレインが接地レベルとなる。したがって、駆動用Ｎ型トランジスタ２０２のゲートが接地レベルとなり、駆動用Ｎ型トランジスタ２０２のドレイン電流が停止する。
【００３１】
Ｐ型トランジスタ１０４のゲートはＳＴＯＰ信号であるため、Ｐ型トランジスタ１０４はカットオフしている。そのため、抵抗１０３、Ｎ型トランジスタ１０２に流れる電流は停止する。
【００３２】
Ｎ型トランジスタ１０１のゲートと接続されているＮ型トランジスタ１０５のゲートはＳＴＯＰ信号であり、ＨレベルとなるとＮ型トランジスタ１０１のゲートはＮ型トランジスタ１０５を通じて接地レベルとなる。
【００３３】
このことで、Ｎ型トランジスタ１０１はカットオフ状態となり、Ｐ型トランジスタ２０９、Ｎ型トランジスタ１０１、Ｎ型トランジスタ２０７を通じて流れる電流の経路、およびプルアップ用Ｐ型トランジスタ２１５、Ｎ型トランジスタ１０１、プルダウン用Ｎ型トランジスタ２１６を通じて流れる電流経路がなくなるため、従来例のような貫通電流のパスは発生しない。
【００３４】
なお、上記の実施の形態では、アクティブ抵抗をＮ型トランジスタとして動作を説明したが、Ｎ型トランジスタ１０１の代わりにＰ型トランジスタを用い、電流を低減する場合はそのＰ型トランジスタのゲートを電源にプルアップする手段を用いることで同様の低電流化を図ることができる。
【００３５】
【発明の効果】
以上のように本発明によると、ＭＯＳトランジスタによるアクティブ抵抗とアクティブ抵抗のゲートを制御するアクティブ抵抗用バイアス電源回路を備えているため、アクティブ抵抗用ＭＯＳトランジスタのゲートを制御することでアクティブ抵抗に流れる電流を制限し、消費電流を完全に停止することができる。
【図面の簡単な説明】
【図１】本発明の出力回路の回路図
【図２】従来の出力回路の回路図
【図３】従来の別の出力回路の回路図
【符号の説明】
２０１ 駆動用Ｐ型トランジスタ
２０２ 駆動用Ｎ型トランジスタ
２０３ バイアス回路
１０１ アクティブ抵抗用Ｎ型トランジスタ
１０５ Ｎ型トランジスタ
２１１ 第１の定電流源
２１２ 第２の定電流源
Claims (2)
- 駆動用Ｐ型トランジスタ（２０１）と、
駆動用Ｎ型トランジスタ（２０２）と、
前記駆動用Ｐ型トランジスタ（２０１）と前記駆動用Ｎ型トランジスタ（２０２）の各ゲートの間にドレイン及びソースが各々接続されアクティブ抵抗として機能するＮ型トランジスタ（１０１）と、
アクティブ抵抗として機能する前記Ｎ型トランジスタ（１０１）のゲートを接地するためのＮ型トランジスタ（１０５）を備えた出力回路。 - 駆動用Ｐ型トランジスタと、
駆動用Ｎ型トランジスタと、
前記駆動用Ｐ型トランジスタと前記駆動用Ｎ型トランジスタの各ゲートの間にドレイン及びソースが各々接続されアクティブ抵抗として機能するＰ型トランジスタと、
アクティブ抵抗として機能する前記Ｐ型トランジスタのゲートを電源に接続するためのＰ型トランジスタを備えた出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35199998A JP3552931B2 (ja) | 1998-12-11 | 1998-12-11 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35199998A JP3552931B2 (ja) | 1998-12-11 | 1998-12-11 | 出力回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004063299A Division JP3737096B2 (ja) | 2004-03-08 | 2004-03-08 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183659A JP2000183659A (ja) | 2000-06-30 |
| JP3552931B2 true JP3552931B2 (ja) | 2004-08-11 |
Family
ID=18421092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35199998A Expired - Fee Related JP3552931B2 (ja) | 1998-12-11 | 1998-12-11 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3552931B2 (ja) |
-
1998
- 1998-12-11 JP JP35199998A patent/JP3552931B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000183659A (ja) | 2000-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2616142B2 (ja) | 出力回路 | |
| JPH057931B2 (ja) | ||
| JP2885151B2 (ja) | 演算増幅器 | |
| JPH06177665A (ja) | 集積回路入力を所定状態にプルアップする回路 | |
| JP2003298368A (ja) | 増幅回路 | |
| JPH11103227A (ja) | 出力振幅調整回路 | |
| JP2623934B2 (ja) | 電流検出回路 | |
| US5864245A (en) | Output circuit with overvoltage protection | |
| JP2689871B2 (ja) | ３値入力バッファ回路 | |
| JPH0249519B2 (ja) | ||
| JPH10154924A (ja) | Ｃｍｏｓヒステリシス回路 | |
| JP3552931B2 (ja) | 出力回路 | |
| JP3389291B2 (ja) | 高速電流感知増幅器 | |
| US4933648A (en) | Current mirror employing controlled bypass circuit | |
| JP3565067B2 (ja) | Ｃｍｏｓロジック用電源回路 | |
| US5063310A (en) | Transistor write current switching circuit for magnetic recording | |
| JPH0437217A (ja) | 論理レベル変換回路 | |
| JP2002314399A (ja) | 半導体集積回路 | |
| JPH05152936A (ja) | 論理回路 | |
| JPS60236322A (ja) | Ｍｏｓトランジスタ回路 | |
| JP2002158578A (ja) | インバータ回路 | |
| JPH04167813A (ja) | 半導体集積回路装置 | |
| JPH08139531A (ja) | 差動アンプ | |
| JP2004072681A (ja) | コンパレータ回路およびこの回路を有する半導体集積回路 | |
| JP3737096B2 (ja) | 出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040106 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040308 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040330 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040427 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |