JP2926746B2 - 半導体増幅回路 - Google Patents
半導体増幅回路Info
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- JP2926746B2 JP2926746B2 JP10041689A JP10041689A JP2926746B2 JP 2926746 B2 JP2926746 B2 JP 2926746B2 JP 10041689 A JP10041689 A JP 10041689A JP 10041689 A JP10041689 A JP 10041689A JP 2926746 B2 JP2926746 B2 JP 2926746B2
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- Japan
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- nmos transistor
- transistors
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Description
【発明の詳細な説明】 〔産業上の利用の分野〕 本発明は半導体増幅回路に関し、特に差動増幅回路に
関する。
関する。
従来、この種の半導体増幅回路は、第３図に示すよう
な回路がある。第３図において、負荷用のPMOSトランジ
スタ31,32は、チャンネル長、チャンネル幅がそれぞれ
等しく、PMOSトランジスタ31のゲートとドレイン、及び
PMOSトランジスタ32のゲートは、共通接続されている。
駆動用のNMOSトランジスタ33,34は、チャンネル長、チ
ャンネル幅がそれぞれ等しく、NMOSトランジスタ33のド
レインは、PMOSトランジスタ31のドレインに接続され、
NMOSトランジスタ34のドレインは、PMOSトランジスタ32
のドレインに接続されている。また、NMOSトランジスタ
33,34のソースは、共通接続されている。パワーカット
用NMOSトランジスタ35は、ドレインにNMOSトランジスタ
33,34のソースと共通接続されている。
な回路がある。第３図において、負荷用のPMOSトランジ
スタ31,32は、チャンネル長、チャンネル幅がそれぞれ
等しく、PMOSトランジスタ31のゲートとドレイン、及び
PMOSトランジスタ32のゲートは、共通接続されている。
駆動用のNMOSトランジスタ33,34は、チャンネル長、チ
ャンネル幅がそれぞれ等しく、NMOSトランジスタ33のド
レインは、PMOSトランジスタ31のドレインに接続され、
NMOSトランジスタ34のドレインは、PMOSトランジスタ32
のドレインに接続されている。また、NMOSトランジスタ
33,34のソースは、共通接続されている。パワーカット
用NMOSトランジスタ35は、ドレインにNMOSトランジスタ
33,34のソースと共通接続されている。
また、入力端子37,39は、入力信号D,が入力され、
おのおのNMOSトランジスタ33,34のゲート入力となって
いる。出力端子38は出力信号OUTであり、PMOSトランジ
スタ32のドレイン、及びNMOSトランジスタ34のドレイン
の節点である。入力端子40は、増幅回路の活性化信号▲
▼が入力され、NMOSトランジスタ35のゲート入力と
なっている。
おのおのNMOSトランジスタ33,34のゲート入力となって
いる。出力端子38は出力信号OUTであり、PMOSトランジ
スタ32のドレイン、及びNMOSトランジスタ34のドレイン
の節点である。入力端子40は、増幅回路の活性化信号▲
▼が入力され、NMOSトランジスタ35のゲート入力と
なっている。
次に、この回路の動作について説明する。まず、本増
幅回路が活性化状態の場合について考える。NMOSトラン
ジスタ35のゲート入力信号▲▼がハイレベルとなる
と、NMOSトランジスタ35がオン状態となり、本増幅回路
は活性化される。ここで、PMOSトランジスタ31、及び32
のゲートは、共通であり、かつPMOSトランジスタ31、及
び32のチャンネル長、及びチャンネル幅はそれぞれ等し
く、また、NMOSトランジスタ33及び34のチャンネル長、
及びチャンネル幅もそれぞれ等しいので、入力信号D,
が同電位の時、出力信号OUTは、節点36と同電位とな
る。
幅回路が活性化状態の場合について考える。NMOSトラン
ジスタ35のゲート入力信号▲▼がハイレベルとなる
と、NMOSトランジスタ35がオン状態となり、本増幅回路
は活性化される。ここで、PMOSトランジスタ31、及び32
のゲートは、共通であり、かつPMOSトランジスタ31、及
び32のチャンネル長、及びチャンネル幅はそれぞれ等し
く、また、NMOSトランジスタ33及び34のチャンネル長、
及びチャンネル幅もそれぞれ等しいので、入力信号D,
が同電位の時、出力信号OUTは、節点36と同電位とな
る。
次に、入力信号D,にわずかに電位差が生じた場合に
ついて考える。たとえば、入力信号Ｄの電位が入力信号
の電位より低下した場合、NMOSトランジスタ33はオン
抵抗が大きくなり、節点36の電位はやや上昇する。する
と、PMOSトランジスタ32はゲート電位が上昇し、オン抵
抗が大きくなる。これにより、PMOSトランジスタ32とNM
OSトランジスタ34の電流能力を比べると、NMOSトランジ
スタ34の方が大きくなり、出力信号OUTの電位は降下す
る。
ついて考える。たとえば、入力信号Ｄの電位が入力信号
の電位より低下した場合、NMOSトランジスタ33はオン
抵抗が大きくなり、節点36の電位はやや上昇する。する
と、PMOSトランジスタ32はゲート電位が上昇し、オン抵
抗が大きくなる。これにより、PMOSトランジスタ32とNM
OSトランジスタ34の電流能力を比べると、NMOSトランジ
スタ34の方が大きくなり、出力信号OUTの電位は降下す
る。
逆に、入力信号の電位が入力信号Ｄの電位より低下
した場合、NMOSトランジスタ34のオン抵抗が大きくな
る。この結果、PMOSトランジスタ32とNMOSトランジスタ
34の電流能力を比べると、PMOSトランジスタ32の方が大
きくなり、出力信号OUTの電位は上昇する。
した場合、NMOSトランジスタ34のオン抵抗が大きくな
る。この結果、PMOSトランジスタ32とNMOSトランジスタ
34の電流能力を比べると、PMOSトランジスタ32の方が大
きくなり、出力信号OUTの電位は上昇する。
次に、増幅回路が非活性化状態の場合について考え
る。NMOSトランジスタ35のゲート入力信号▲▼がロ
ウレベルとなると、NMOSトランジスタ35がオフ状態とな
り、PMOSトランジスタ31からNMOSトランジスタ33へ、又
はPMOSトランジスタ32からNMOSトランジスタ34へ流れる
貫通電流を遮断する。
る。NMOSトランジスタ35のゲート入力信号▲▼がロ
ウレベルとなると、NMOSトランジスタ35がオフ状態とな
り、PMOSトランジスタ31からNMOSトランジスタ33へ、又
はPMOSトランジスタ32からNMOSトランジスタ34へ流れる
貫通電流を遮断する。
前述した従来の半導体増幅回路は、負荷トランジスタ
にPMOSトランジスタを用いているため、NMOSトランジス
タに比べてPMOSトランジスタのドレイン側に寄生する拡
散層容量が大きく、出力端子容量が大きくなるため、出
力信号OUTの電位を上昇又は降下させるのに時間がかか
るという欠点がある。
にPMOSトランジスタを用いているため、NMOSトランジス
タに比べてPMOSトランジスタのドレイン側に寄生する拡
散層容量が大きく、出力端子容量が大きくなるため、出
力信号OUTの電位を上昇又は降下させるのに時間がかか
るという欠点がある。
本発明の目的は、前記欠点が解決され、極めて短時間
に、出力信号の電位を上昇及び降下させるようにした半
導体増幅回路を提供することにある。
に、出力信号の電位を上昇及び降下させるようにした半
導体増幅回路を提供することにある。
本発明の半導体増幅回路の構成は、第1,第２のMOSト
ランジスタのゲート同士を共通接続し、前記第１のMOS
トランジスタの第１の電極とゲートとを接続して第１の
バイポーラトランジスタのベースに接続し、前記第２の
MOSトランジスタの第１の電極を第２のバイポーラトラ
ンジスタのベースに接続し、前記第1,第２のバイポーラ
トランジスタのエミッタに、各々第3,第４のMOSトラン
ジスタの第１の電極を接続したことを特徴とする。
ランジスタのゲート同士を共通接続し、前記第１のMOS
トランジスタの第１の電極とゲートとを接続して第１の
バイポーラトランジスタのベースに接続し、前記第２の
MOSトランジスタの第１の電極を第２のバイポーラトラ
ンジスタのベースに接続し、前記第1,第２のバイポーラ
トランジスタのエミッタに、各々第3,第４のMOSトラン
ジスタの第１の電極を接続したことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の半導体増幅回路を示
す回路である。第１図において、PMOSトランジスタ11,1
2は、チャンネル長及びチャンネル幅がそれぞれ等し
く、PMOSトランジスタ11のゲートとドレイン、及びPMOS
トランジスタ12のゲートは共通接続されている。NPN型
バイポーラトランジスタ16,17は、エミッタ面積が等し
く、バイポーラトランジスタ16のベースは、PMOSトラン
ジスタ11のゲート，ドレイン，及びPMOSトランジスタ12
のゲートと共通接続されている。バイポーラトランジス
タ17のベースは、PMOSトランジスタ12のドレインと共通
接続されている。NMOSトランジスタ13,14,15は、チャン
ネル長，チャンネル幅がそれぞれ等しく、NMOSトランジ
スタ13は入力信号Ｄをゲート入力とし、NMOSトランジス
タ14は入力信号をゲート入力としている。
す回路である。第１図において、PMOSトランジスタ11,1
2は、チャンネル長及びチャンネル幅がそれぞれ等し
く、PMOSトランジスタ11のゲートとドレイン、及びPMOS
トランジスタ12のゲートは共通接続されている。NPN型
バイポーラトランジスタ16,17は、エミッタ面積が等し
く、バイポーラトランジスタ16のベースは、PMOSトラン
ジスタ11のゲート，ドレイン，及びPMOSトランジスタ12
のゲートと共通接続されている。バイポーラトランジス
タ17のベースは、PMOSトランジスタ12のドレインと共通
接続されている。NMOSトランジスタ13,14,15は、チャン
ネル長，チャンネル幅がそれぞれ等しく、NMOSトランジ
スタ13は入力信号Ｄをゲート入力とし、NMOSトランジス
タ14は入力信号をゲート入力としている。
また、NMOSトランジスタ15は、本増幅回路の入力端子
40の活性化信号▲▼をゲート入力としている。
40の活性化信号▲▼をゲート入力としている。
次に、動作について説明する。まず、本増幅回路が非
活性化状態の場合について考える。NMOSトランジスタ15
のゲート入力信号▲▼がロウレベルとなると、NMOS
トランジスタ15はオフ状態となり、本増幅回路は非活性
化状態となる。このとき、バイポーラトランジスタ16か
らNMOSトランジスタ13へ、又はバイポーラトランジスタ
17からNMOSトランジスタ14への貫通電流は流れなくな
る。また、このときの節点18の電位は、（電源電圧−PM
OSトランジスタ11、又は12のしきい値）より高いレベル
で、フローティングとなっている。
活性化状態の場合について考える。NMOSトランジスタ15
のゲート入力信号▲▼がロウレベルとなると、NMOS
トランジスタ15はオフ状態となり、本増幅回路は非活性
化状態となる。このとき、バイポーラトランジスタ16か
らNMOSトランジスタ13へ、又はバイポーラトランジスタ
17からNMOSトランジスタ14への貫通電流は流れなくな
る。また、このときの節点18の電位は、（電源電圧−PM
OSトランジスタ11、又は12のしきい値）より高いレベル
で、フローティングとなっている。
次に、本増幅回路が活性化状態の場合について考え
る。NMOSトランジスタ15のゲート入力信号▲▼がハ
イレベルとなると、NMOSトランジスタ15はオン状態とな
り、本増幅回路は活性化される。今、入力端子37,39の
入力信号D,が同電位で、NMOSトランジスタ15がオン状
態となる場合について考えてみる。NMOSトランジスタ15
がオン状態となると、NMOSトランジスタ13がオンし、節
点19の電位はやや降下する。このとき、バイポーラトラ
ンジスタ16のVBE（ベース−エミッタ間電圧）がある程
度大きくなると（約0.6〜0.8V）と、ベース電流が流れ
始め、これにより節点19の電位はPMOSトランジスタ11、
又は12のしきい値を切る電位まで降下し、PMOSトランジ
スタ11、及び12はオンする。これにより、バイポーラト
ランジスタ17のベースに電流が流れ、バイポーラトラン
ジスタ17はオン状態となり、出力信号OUTを節点19と同
電位まで上昇させる。
る。NMOSトランジスタ15のゲート入力信号▲▼がハ
イレベルとなると、NMOSトランジスタ15はオン状態とな
り、本増幅回路は活性化される。今、入力端子37,39の
入力信号D,が同電位で、NMOSトランジスタ15がオン状
態となる場合について考えてみる。NMOSトランジスタ15
がオン状態となると、NMOSトランジスタ13がオンし、節
点19の電位はやや降下する。このとき、バイポーラトラ
ンジスタ16のVBE（ベース−エミッタ間電圧）がある程
度大きくなると（約0.6〜0.8V）と、ベース電流が流れ
始め、これにより節点19の電位はPMOSトランジスタ11、
又は12のしきい値を切る電位まで降下し、PMOSトランジ
スタ11、及び12はオンする。これにより、バイポーラト
ランジスタ17のベースに電流が流れ、バイポーラトラン
ジスタ17はオン状態となり、出力信号OUTを節点19と同
電位まで上昇させる。
さらに、この状態から、入力信号Ｄが入力信号より
もわずかに電位が降下したとすると、NMOSトランジスタ
13のオン抵抗は大きくなり、節点19の電位は上昇する。
これにより、バイポーラトランジスタ16のVBE（ベース
−エミッタ間電圧）がわずかに小さくなり（約0.5〜0.7
V）、ベース電流は減少する。この結果、節点18の電位
は上昇するため、PMOSトランジスタ12のオン抵抗が大き
くなり、バイポーラトランジスタ17のベース電流が減少
するので、バイポーラトランジスタ17のコレクタ電流が
減少し、このためバイポーラトランジスタ17よりもNMOS
トランジスタ14の電流能力が大きくなり、出力信号OUT
の電位は降下する。
もわずかに電位が降下したとすると、NMOSトランジスタ
13のオン抵抗は大きくなり、節点19の電位は上昇する。
これにより、バイポーラトランジスタ16のVBE（ベース
−エミッタ間電圧）がわずかに小さくなり（約0.5〜0.7
V）、ベース電流は減少する。この結果、節点18の電位
は上昇するため、PMOSトランジスタ12のオン抵抗が大き
くなり、バイポーラトランジスタ17のベース電流が減少
するので、バイポーラトランジスタ17のコレクタ電流が
減少し、このためバイポーラトランジスタ17よりもNMOS
トランジスタ14の電流能力が大きくなり、出力信号OUT
の電位は降下する。
逆に、入力信号が入力信号Ｄよりもわずかに電位が
降下した場合を考えると、NMOSトランジスタ14のオン抵
抗が大きくなり、バイポーラトランジスタ17とNMOSトラ
ンジスタ14の電流能力を比べると、バイポーラトランジ
スタ17の方が大きくなり、出力信号OUTの電位は上昇す
る。
降下した場合を考えると、NMOSトランジスタ14のオン抵
抗が大きくなり、バイポーラトランジスタ17とNMOSトラ
ンジスタ14の電流能力を比べると、バイポーラトランジ
スタ17の方が大きくなり、出力信号OUTの電位は上昇す
る。
以上説明したように、本増幅回路の負荷用トランジス
タに従来のPMOSトランジスタからNPN型バイポーラトラ
ンジスタを用いることによっても、従来同様に増幅回路
として動作し、更に本実施例によれば、出力信号OUTの
節点に付く寄生容量がバイポーラトランジスタの方がPM
OSトランジスタのそれより小さい（PMOSトランジスタと
同じ電流能力をもつバイポーラトランジスタのエミッタ
容量はPMOSトランジスタの拡散容量の約1/4〜1/5）の
で、出力信号OUTの電位の上昇あるいは下降にかかる時
間を大幅に短縮することが可能となる。加えて、バイポ
ーラトランジスタの定電流特性は、PMOSトランジスタの
それに比べてすぐれているので、より大きな電圧利得を
得ることも可能となる。
タに従来のPMOSトランジスタからNPN型バイポーラトラ
ンジスタを用いることによっても、従来同様に増幅回路
として動作し、更に本実施例によれば、出力信号OUTの
節点に付く寄生容量がバイポーラトランジスタの方がPM
OSトランジスタのそれより小さい（PMOSトランジスタと
同じ電流能力をもつバイポーラトランジスタのエミッタ
容量はPMOSトランジスタの拡散容量の約1/4〜1/5）の
で、出力信号OUTの電位の上昇あるいは下降にかかる時
間を大幅に短縮することが可能となる。加えて、バイポ
ーラトランジスタの定電流特性は、PMOSトランジスタの
それに比べてすぐれているので、より大きな電圧利得を
得ることも可能となる。
第２図は本発明の第２の実施例の半導体増幅回路図で
ある。
ある。
第２図において、PMOSトランジスタ21,22は、チャン
ネル長，チャンネル幅がそれぞれ等しく、それぞれ入力
信号D,をゲート入力としている。NMOSトランジスタ2
3,24は、チャンネル長，チャンネル幅がそれぞれ等し
く、NMOSトランジスタ23はドレインとゲートが共通接続
されており、又NMOSトランジスタ24のベースは、NMOSト
ランジスタ23のベースと共通接続されている。PNP型バ
イポーラトランジスタ26,27は、エミッタ面積が等し
く、バイポーラトランジスタ26はNMOSトランジスタ23の
ドレイン及びベースと共通接続されており、バイポーラ
トランジスタ27のベースはNMOSトランジスタ24のドレイ
ンと共通接続されている。NMOSトランジスタ25は、本増
幅回路の活性化信号▲▼をゲート入力としている。
ネル長，チャンネル幅がそれぞれ等しく、それぞれ入力
信号D,をゲート入力としている。NMOSトランジスタ2
3,24は、チャンネル長，チャンネル幅がそれぞれ等し
く、NMOSトランジスタ23はドレインとゲートが共通接続
されており、又NMOSトランジスタ24のベースは、NMOSト
ランジスタ23のベースと共通接続されている。PNP型バ
イポーラトランジスタ26,27は、エミッタ面積が等し
く、バイポーラトランジスタ26はNMOSトランジスタ23の
ドレイン及びベースと共通接続されており、バイポーラ
トランジスタ27のベースはNMOSトランジスタ24のドレイ
ンと共通接続されている。NMOSトランジスタ25は、本増
幅回路の活性化信号▲▼をゲート入力としている。
本実施例と前記第１の実施例の相違点は、本増幅回路
の駆動用トランジスタに、PMOSトランジスタ21,及び22
を用いたことと、負荷用トランジスタにPNP型バイポー
ラトランジスタを用いたことがある。
の駆動用トランジスタに、PMOSトランジスタ21,及び22
を用いたことと、負荷用トランジスタにPNP型バイポー
ラトランジスタを用いたことがある。
即ち、トランジスタ15の他は、ＰチャンネルがＮチャ
ンネルとなり、pnp型がnpn型となっており、これにとも
ない回路構成が形成される。
ンネルとなり、pnp型がnpn型となっており、これにとも
ない回路構成が形成される。
動作については、前述した第１の実施例と同様であ
る。
る。
尚、前述の各実施例に於ては、増幅回路を構成する一
対のMOSトランジスタ或るいはバイポーラトランジスタ
のゲート寸法或るいはエミッタ寸法は同一であることが
好ましいとしているが、同一でない場合でもよい。
対のMOSトランジスタ或るいはバイポーラトランジスタ
のゲート寸法或るいはエミッタ寸法は同一であることが
好ましいとしているが、同一でない場合でもよい。
以上説明したように、本発明は、増幅回路の負荷トラ
ンジスタにバイポーラトランジスタを用いることによ
り、出力信号OUTに付く寄生容量を減少させることがで
き、出力信号OUTをより高速に動作できるという効果が
ある。
ンジスタにバイポーラトランジスタを用いることによ
り、出力信号OUTに付く寄生容量を減少させることがで
き、出力信号OUTをより高速に動作できるという効果が
ある。
第１図は本発明の第１の実施例の半導体増幅回路の回路
図、第２図は本発明の第２の実施例の半導体増幅回路の
回路図、第３図は従来例の半導体増幅回路の回路図であ
る。 11,12,21,22,31,32……PMOSトランジスタ、13,14,15,2
3,24,25,33,34,35……NMSトランジスタ、16,17……NPN
型バイポーラトランジスタ、26,27……PNP型バイポーラ
トランジスタ、37,39……入力端子、38……出力端子、4
0……増幅回路活性化用信号入力端子。
図、第２図は本発明の第２の実施例の半導体増幅回路の
回路図、第３図は従来例の半導体増幅回路の回路図であ
る。 11,12,21,22,31,32……PMOSトランジスタ、13,14,15,2
3,24,25,33,34,35……NMSトランジスタ、16,17……NPN
型バイポーラトランジスタ、26,27……PNP型バイポーラ
トランジスタ、37,39……入力端子、38……出力端子、4
0……増幅回路活性化用信号入力端子。
Claims (1)
- 【請求項１】第1,第２のMOSトランジスタのゲート同士
を共通接続し、前記第１のMOSトランジスタの第１の電
極とゲートとを接続して第１のバイポーラトランジスタ
のベースに接続し、前記第２のMOSトランジスタの第１
の電極を第２のバイポーラトランジスタのベースに接続
し、前記第1,第２のバイポーラトランジスタのエミッタ
に、各々第3,第４のMOSトランジスタの第１の電極を接
続したことを特徴とする半導体増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10041689A JP2926746B2 (ja) | 1989-04-19 | 1989-04-19 | 半導体増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10041689A JP2926746B2 (ja) | 1989-04-19 | 1989-04-19 | 半導体増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02278907A JPH02278907A (ja) | 1990-11-15 |
| JP2926746B2 true JP2926746B2 (ja) | 1999-07-28 |
Family
ID=14273380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10041689A Expired - Lifetime JP2926746B2 (ja) | 1989-04-19 | 1989-04-19 | 半導体増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926746B2 (ja) |
-
1989
- 1989-04-19 JP JP10041689A patent/JP2926746B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02278907A (ja) | 1990-11-15 |
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