JPH0535624Y2 - - Google Patents
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- JPH0535624Y2 JPH0535624Y2 JP1987061003U JP6100387U JPH0535624Y2 JP H0535624 Y2 JPH0535624 Y2 JP H0535624Y2 JP 1987061003 U JP1987061003 U JP 1987061003U JP 6100387 U JP6100387 U JP 6100387U JP H0535624 Y2 JPH0535624 Y2 JP H0535624Y2
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- 238000010586 diagram Methods 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 11
- 238000002955 isolation Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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- Electronic Switches (AREA)
- Amplifiers (AREA)
Description
【考案の詳細な説明】
［産業上の利用分野］
本考案は半導体集積回路化されたカレントミラ
ー回路に関し、特に出力電流のオン、オフ制御が
可能なカレントミラー回路に関する。
ー回路に関し、特に出力電流のオン、オフ制御が
可能なカレントミラー回路に関する。
［従来の技術］
第５図はカレントミラー回路の従来例の回路
図、第６図は第５図の回路を集積した半導体集積
回路装置におけるトランジスタQ2のデバイス構
造を示す断面図である。
図、第６図は第５図の回路を集積した半導体集積
回路装置におけるトランジスタQ2のデバイス構
造を示す断面図である。
第５図のカレントミラー回路は、電源ライン
L1にコレクタが接続されたトランジスタQ4と、
そのエミツタに抵抗R1，R2，R3を介してベース
がそれぞれ接続され、エミツタが接地された
NPNトランジスタQ1，Q2，Q3と、トランジスタ
Q1のコレクタおよびトランジスタQ4のベースと
電源ラインL1の間に接続され、カレントミラー
回路の入力電流（以下、単に入力電流という）IO
を供給する定電流源１と、トランジスタQ2，Q3
の出力電流経路にエミツタ・コレクタ経路が接続
され、ベースにオン・オフ制御信号V2，V1を入
力するオン・オフ制御用トランジスタQ5，Q6と
から構成されて半導体チツプに集積されている。
L1にコレクタが接続されたトランジスタQ4と、
そのエミツタに抵抗R1，R2，R3を介してベース
がそれぞれ接続され、エミツタが接地された
NPNトランジスタQ1，Q2，Q3と、トランジスタ
Q1のコレクタおよびトランジスタQ4のベースと
電源ラインL1の間に接続され、カレントミラー
回路の入力電流（以下、単に入力電流という）IO
を供給する定電流源１と、トランジスタQ2，Q3
の出力電流経路にエミツタ・コレクタ経路が接続
され、ベースにオン・オフ制御信号V2，V1を入
力するオン・オフ制御用トランジスタQ5，Q6と
から構成されて半導体チツプに集積されている。
NPNトランジスタQ2（Q1，Q3，Q4も同様の構
造である）は、第６図に示すように、Ｐ型基板４
上に形成されたＮ型エピタキシヤル層３をＰ型ア
イソレーシヨン層２により他のＮ型エピタキシヤ
ル層から電気的に分離して得られた島領域内に形
成されており、Ｎ型エミツタ層５と、Ｐ型ベース
層６と、コレクタ電極接続用Ｎ型拡散層７と、Ｎ
型埋込層８とからなつている。
造である）は、第６図に示すように、Ｐ型基板４
上に形成されたＮ型エピタキシヤル層３をＰ型ア
イソレーシヨン層２により他のＮ型エピタキシヤ
ル層から電気的に分離して得られた島領域内に形
成されており、Ｎ型エミツタ層５と、Ｐ型ベース
層６と、コレクタ電極接続用Ｎ型拡散層７と、Ｎ
型埋込層８とからなつている。
［考案が解決しようとする問題点］
上述した従来のカレントミラー回路は、オン・
オフ制御信号V1，V2が共にハイレベルのときは
何ら問題は生じないが、この状態から、例えば制
御信号V2のみがローレベル（接地）へと変化す
ると、オン・オフ制御用トランジスタQ5がオフ
し、トランジスタQ2がコレクタ電圧の低下によ
り飽和し、寄生トランジスタQpがオンして、電
源ラインL1からトランジスタQ4および寄生トラ
ンジスタQpを介してＰ型基板４に不要な電流Ip
が流れるという欠点がある。このように、不要な
電流Ipが流れると、トランジスタQ4のコレクタ
電流が増加し、これに伴なつて、トランジスタ
Q4のベース電流が増加し、入力電流ＩＯのうち
トランジスタQ4のベース電流となる分が増加し、
入力電流ＩＯと出力電流I2との比（カレントミラ
ー比）が所定の値にならないという欠点がある。
また、消費電流が増加するという欠点がある。さ
らに、不要な電流IpがＰ型基板４に流れると、Ｐ
型基板４（Ｐ型アイソレーシヨン層２）の電位が
もち上り、Ｐ型アイソレーシヨン層２をベースと
し、そのＰ型アイソレーシヨン層２をはさむ２つ
のエピタキシヤル層３をエミツタ、コレクタとす
る寄生NPNトランジスタがオンするという欠点
もある。
オフ制御信号V1，V2が共にハイレベルのときは
何ら問題は生じないが、この状態から、例えば制
御信号V2のみがローレベル（接地）へと変化す
ると、オン・オフ制御用トランジスタQ5がオフ
し、トランジスタQ2がコレクタ電圧の低下によ
り飽和し、寄生トランジスタQpがオンして、電
源ラインL1からトランジスタQ4および寄生トラ
ンジスタQpを介してＰ型基板４に不要な電流Ip
が流れるという欠点がある。このように、不要な
電流Ipが流れると、トランジスタQ4のコレクタ
電流が増加し、これに伴なつて、トランジスタ
Q4のベース電流が増加し、入力電流ＩＯのうち
トランジスタQ4のベース電流となる分が増加し、
入力電流ＩＯと出力電流I2との比（カレントミラ
ー比）が所定の値にならないという欠点がある。
また、消費電流が増加するという欠点がある。さ
らに、不要な電流IpがＰ型基板４に流れると、Ｐ
型基板４（Ｐ型アイソレーシヨン層２）の電位が
もち上り、Ｐ型アイソレーシヨン層２をベースと
し、そのＰ型アイソレーシヨン層２をはさむ２つ
のエピタキシヤル層３をエミツタ、コレクタとす
る寄生NPNトランジスタがオンするという欠点
もある。
［問題点を解決するための手段］
本考案によるカレントミラー回路は、入力電流
に対応したゲート・ソース間電圧を発生する第１
のMOSトランジスタと、上記第１のMOSトラン
ジスタのゲート・ソース間電圧でゲート・ソース
間がバイアスされた第２のMOSトランジスタと、
出力端子と上記第２のMOSトランジスタとの間
に接続されたバイポーラトランジスタであつて、
ベースに与えられる制御信号が第１の状態のとき
は導通状態となつて上記入力電流に応じた出力電
流を上記第２のMOSトランジスタから上記出力
端子に導き、上記制御信号が第２の状態のときは
遮断状態となりそれによつて上記出力電流の上記
端子への導出を禁止するとともに上記第２の
MOSトランジスタに電流が流れることも禁止す
るバイポーラトランジスタとを有することを特徴
とする。
に対応したゲート・ソース間電圧を発生する第１
のMOSトランジスタと、上記第１のMOSトラン
ジスタのゲート・ソース間電圧でゲート・ソース
間がバイアスされた第２のMOSトランジスタと、
出力端子と上記第２のMOSトランジスタとの間
に接続されたバイポーラトランジスタであつて、
ベースに与えられる制御信号が第１の状態のとき
は導通状態となつて上記入力電流に応じた出力電
流を上記第２のMOSトランジスタから上記出力
端子に導き、上記制御信号が第２の状態のときは
遮断状態となりそれによつて上記出力電流の上記
端子への導出を禁止するとともに上記第２の
MOSトランジスタに電流が流れることも禁止す
るバイポーラトランジスタとを有することを特徴
とする。
［作用］
このように、カレントミラー回路のうち、入力
電流に対応した出力電流を得る部分は、MOSト
ランジスタを用いて構成されているので、オン・
オフ制御用トランジスタがオフしても、ゲートか
らドレインに電流が流れることがなく、また、オ
ン・オフ制御用トランジスタには、従来どおり、
バイポーラトランジスタを用いるので、制御信号
のレベルを変える必要がなく、しかも高速スイツ
チングが可能である。
電流に対応した出力電流を得る部分は、MOSト
ランジスタを用いて構成されているので、オン・
オフ制御用トランジスタがオフしても、ゲートか
らドレインに電流が流れることがなく、また、オ
ン・オフ制御用トランジスタには、従来どおり、
バイポーラトランジスタを用いるので、制御信号
のレベルを変える必要がなく、しかも高速スイツ
チングが可能である。
［実施例］
次に、本考案の実施例につき図面を参照して説
明する。
明する。
第１図は本考案のカレントミラー回路の一実施
例の回路図、第２図は第１図のカレントミラー回
路が半導体チツプ内に集積されたICの全体構成
を説明するための図である。
例の回路図、第２図は第１図のカレントミラー回
路が半導体チツプ内に集積されたICの全体構成
を説明するための図である。
第１図のカレントミラー回路１１は、ソースが
接地され、ゲートが互いに共通接続されたMOS
トランジスタM1，M2，M3と、MOSトランジス
タM2，M3の出力電流経路にエミツタ・コレクタ
経路が接続され、ベースにオン・オフ制御信号
V1，V2をそれぞれ入力するオン・オフ制御用バ
イボーラトランジスタQ7，Q8と、MOSトランジ
スタM1のドレイン（ゲート）と電源Vcc2との間
に設けられ、入力電流I3を出力する定電流源１３
とから構成されている。MOSトランジスタM1，
M2，M3は閾値電圧およびチヤネルコンダクタン
ス（チヤネル幅Ｗ／チヤネル長Ｌ）が等しく、同
一の製造プロセス技術で製造されたものとする。
このカレントミラー回路１１は、第２図に示され
るように、半導体チツプ１２に集積されており、
この半導体チツプ１２には、他にMOSロジツク
回路９、バイポーラリニア回路１０が集積されて
いる。MOSロジツク回路の動作電圧VDDは5Vで
あり、バイポーラリニア回路１０、カレントミラ
ー回路１１の電源Vcc2も5Vに設定されていて、
それぞれ電源ライン 次に、本実施例の動作について説明する。
接地され、ゲートが互いに共通接続されたMOS
トランジスタM1，M2，M3と、MOSトランジス
タM2，M3の出力電流経路にエミツタ・コレクタ
経路が接続され、ベースにオン・オフ制御信号
V1，V2をそれぞれ入力するオン・オフ制御用バ
イボーラトランジスタQ7，Q8と、MOSトランジ
スタM1のドレイン（ゲート）と電源Vcc2との間
に設けられ、入力電流I3を出力する定電流源１３
とから構成されている。MOSトランジスタM1，
M2，M3は閾値電圧およびチヤネルコンダクタン
ス（チヤネル幅Ｗ／チヤネル長Ｌ）が等しく、同
一の製造プロセス技術で製造されたものとする。
このカレントミラー回路１１は、第２図に示され
るように、半導体チツプ１２に集積されており、
この半導体チツプ１２には、他にMOSロジツク
回路９、バイポーラリニア回路１０が集積されて
いる。MOSロジツク回路の動作電圧VDDは5Vで
あり、バイポーラリニア回路１０、カレントミラ
ー回路１１の電源Vcc2も5Vに設定されていて、
それぞれ電源ライン 次に、本実施例の動作について説明する。
本実施例のカレントミラー回路１１は、定電流
源１３から供給される入力電流I3が入力される
と、MOSトランジスタM1に、入力電流I3に応じ
たゲート・ソース間電圧が発生する。このとき、
このMOSトランジスタM1は飽和領域で動作して
いるものとする。MOSトランジスタM2，M3は、
それぞれのゲートがMOSトランジスタM1のゲー
トと共通に接続されているので、MOSトランジ
スタM1のゲート・ソース間電圧により、ゲー
ト・ソース間がバイアスされ、いずれもオン状態
となる。このとき、オン・オフ制御信号V1，V2
が共にハイレベル（少なくとも、トランジスタ
Q7，Q8のベース・エミツタ間オン電圧と、MOS
トランジスタM2，M3が飽和領域に入るドレイン
電圧を加算した電圧）であると、制御トランジス
タQ7，Q8がいずれもオン状態となり、飽和領域
に入り、この結果、入力電流I3と等しい値の出力
電流I4，I5が得られる。
源１３から供給される入力電流I3が入力される
と、MOSトランジスタM1に、入力電流I3に応じ
たゲート・ソース間電圧が発生する。このとき、
このMOSトランジスタM1は飽和領域で動作して
いるものとする。MOSトランジスタM2，M3は、
それぞれのゲートがMOSトランジスタM1のゲー
トと共通に接続されているので、MOSトランジ
スタM1のゲート・ソース間電圧により、ゲー
ト・ソース間がバイアスされ、いずれもオン状態
となる。このとき、オン・オフ制御信号V1，V2
が共にハイレベル（少なくとも、トランジスタ
Q7，Q8のベース・エミツタ間オン電圧と、MOS
トランジスタM2，M3が飽和領域に入るドレイン
電圧を加算した電圧）であると、制御トランジス
タQ7，Q8がいずれもオン状態となり、飽和領域
に入り、この結果、入力電流I3と等しい値の出力
電流I4，I5が得られる。
また、オン・オフ制御信号V1，V2が共にロー
レベル（接地レベル）であると、バイポーラトラ
ンジスタQ7，Q8が共にオフ状態となり、出力電
流は得られない。
レベル（接地レベル）であると、バイポーラトラ
ンジスタQ7，Q8が共にオフ状態となり、出力電
流は得られない。
また、オン・オフ制御信号V1，V2のどちらか
一方がハイレベル、他方がローレベルのとき、バ
イポーラトランジスタQ7，Q8のうち、オン・オ
フ制御信号がハイレベルのトランジスタがオン
し、入力電流I3と等しい値の出力電流（I4あるい
はI5）が得られ、他方のトランジスタはオフし、
出力電流が得られない。
一方がハイレベル、他方がローレベルのとき、バ
イポーラトランジスタQ7，Q8のうち、オン・オ
フ制御信号がハイレベルのトランジスタがオン
し、入力電流I3と等しい値の出力電流（I4あるい
はI5）が得られ、他方のトランジスタはオフし、
出力電流が得られない。
以上説明したように、本実施例のカレントミラ
ー回路１１は、オン・オフ制御信号V1，V2の電
位により出力電流I5，I4をオン・オフできる。ま
た、入力電流に対応した出力電流を得る部分を
MOSトランジスタで構成しているため、MOSト
ランジスタのドレイン電圧がOVに近づき、ドレ
イン電流が流れなくなつても、ゲートからドレイ
ンに電流が流れることがない。このため、従来例
の入力電流が増加するという欠点や、カレントミ
ラー比が所定値と異なることを解消できる。
ー回路１１は、オン・オフ制御信号V1，V2の電
位により出力電流I5，I4をオン・オフできる。ま
た、入力電流に対応した出力電流を得る部分を
MOSトランジスタで構成しているため、MOSト
ランジスタのドレイン電圧がOVに近づき、ドレ
イン電流が流れなくなつても、ゲートからドレイ
ンに電流が流れることがない。このため、従来例
の入力電流が増加するという欠点や、カレントミ
ラー比が所定値と異なることを解消できる。
第３図は本考案の他の実施例の回路図、第４図
は第３図の回路が半導体チツプ内に集積された
ICの全体構成を説明するための図である。
は第３図の回路が半導体チツプ内に集積された
ICの全体構成を説明するための図である。
本実施例のカレントミラー回路１４は、第４図
に示すように半導体チツプ１８に集積されてお
り、この半導体チツプ１８には、他に低耐圧
MOSトランジスタで構成された低耐圧MOSロジ
ツク回路１５および高耐圧バイポーラトランジス
タで構成された高耐圧バイポーラ回路１６が集積
されている。低耐圧MOSロジツク回路１５の電
源電圧VDDは5Vであり、高耐圧バイポーラ回路１
６およびカレントミラー回路１７の電源電圧
Vcc3は40Vとされ、それぞれ、電源ラインL4、
L5を介して各回路に供給されている。
に示すように半導体チツプ１８に集積されてお
り、この半導体チツプ１８には、他に低耐圧
MOSトランジスタで構成された低耐圧MOSロジ
ツク回路１５および高耐圧バイポーラトランジス
タで構成された高耐圧バイポーラ回路１６が集積
されている。低耐圧MOSロジツク回路１５の電
源電圧VDDは5Vであり、高耐圧バイポーラ回路１
６およびカレントミラー回路１７の電源電圧
Vcc3は40Vとされ、それぞれ、電源ラインL4、
L5を介して各回路に供給されている。
本実施例のように、カレントミラー回路の電源
電圧が高い場合には、第１図の実施例では、例え
ば電源のオン・オフ時において、カレントミラー
回路の入力端子に過電圧が加わつた場合にMOS
トランジスタM1，M2，M3が破壊される危険性
がある。
電圧が高い場合には、第１図の実施例では、例え
ば電源のオン・オフ時において、カレントミラー
回路の入力端子に過電圧が加わつた場合にMOS
トランジスタM1，M2，M3が破壊される危険性
がある。
本実施例では、この欠点を解決するために
MOSトランジスタM1，M2，M3の各ゲートおよ
びMOSトランジスタM1のドレインにコレクタ
が、定電流源１３にエミツタが、それぞれ接続さ
れ、ベースがバイアス電源１４に接続された
PNPトランジスタQ9が設けられている。すなわ
ち、トランジスタQ9のコレクタ電位は、このト
ランジスタのエミツタ電位（バイアス電源１４の
電圧にトランジスタQ9のベース・エミツタ間電
圧を加えた電圧）より高くなることができない。
よつて、バイアス電源１４の電圧を適当な値にす
ることにより、MOSトランジスタM1を保護でき
る。また、MOSトランジスタM2，M3について
は、ドレイン電圧は、オン・オフ制御信号V1，
V2の電圧からトランジスタQ7，Q8のベース・エ
ミツタ間電圧を引いた電圧より高くならないの
で、オン・オフ制御信号V1，V2の電圧を適当な
電圧範囲内にすることによつて、MOSトランジ
スタM2，M3を保護することができる。
MOSトランジスタM1，M2，M3の各ゲートおよ
びMOSトランジスタM1のドレインにコレクタ
が、定電流源１３にエミツタが、それぞれ接続さ
れ、ベースがバイアス電源１４に接続された
PNPトランジスタQ9が設けられている。すなわ
ち、トランジスタQ9のコレクタ電位は、このト
ランジスタのエミツタ電位（バイアス電源１４の
電圧にトランジスタQ9のベース・エミツタ間電
圧を加えた電圧）より高くなることができない。
よつて、バイアス電源１４の電圧を適当な値にす
ることにより、MOSトランジスタM1を保護でき
る。また、MOSトランジスタM2，M3について
は、ドレイン電圧は、オン・オフ制御信号V1，
V2の電圧からトランジスタQ7，Q8のベース・エ
ミツタ間電圧を引いた電圧より高くならないの
で、オン・オフ制御信号V1，V2の電圧を適当な
電圧範囲内にすることによつて、MOSトランジ
スタM2，M3を保護することができる。
［考案の効果］
以上説明したように本考案は、入力電流に対応
した出力電流を得る部分をMOSトランジスタで
構成し、出力電流をオン・オフする部分をバイポ
ーラトランジスタで構成することにより、バイポ
ーラ素子レベルの制御信号で、かつ高速に出力信
号をオン・オフ可能で、しかも寄生トランジスタ
の導通によつて不要電流が流れることがないカレ
ントミラー回路を提供できる効果がある。
した出力電流を得る部分をMOSトランジスタで
構成し、出力電流をオン・オフする部分をバイポ
ーラトランジスタで構成することにより、バイポ
ーラ素子レベルの制御信号で、かつ高速に出力信
号をオン・オフ可能で、しかも寄生トランジスタ
の導通によつて不要電流が流れることがないカレ
ントミラー回路を提供できる効果がある。
第１図は本考案のカレントミラー回路の一実施
例の回路図、第２図は第１図のカレントミラー回
路が半導体チツプ内に集積されたICの全体構成
を説明するための図、第３図は本考案の他の実施
例の回路図、第４図は第３図の回路が半導体チツ
プ内に集積されたICの全体構成を説明するため
の図、第５図はカレントミラー回路の従来例の回
路図、第６図は第５図の回路を集積した半導体集
積回路装置におけるトランジスタQ2のデバイス
構造を示す断面図である。 １，１３……定電流源、９……MOSロジツク
回路、１０……バイポーラリニア回路、１１，１
７……カレントミラー回路、１２，１８……半導
体チツプ、１４……バイアス電源、１５……低耐
圧MOSロジツク回路、１６……高耐圧バイポー
ラ回路、I3……入力電流、I1，I2，I4，I5……出力
電流、Q7〜Q9……バイポーラトランジスタ、M1
〜M3……MOSトランジスタ、V1，V2……オ
ン・オフ制御信号、L2〜L5……電源ライン。
例の回路図、第２図は第１図のカレントミラー回
路が半導体チツプ内に集積されたICの全体構成
を説明するための図、第３図は本考案の他の実施
例の回路図、第４図は第３図の回路が半導体チツ
プ内に集積されたICの全体構成を説明するため
の図、第５図はカレントミラー回路の従来例の回
路図、第６図は第５図の回路を集積した半導体集
積回路装置におけるトランジスタQ2のデバイス
構造を示す断面図である。 １，１３……定電流源、９……MOSロジツク
回路、１０……バイポーラリニア回路、１１，１
７……カレントミラー回路、１２，１８……半導
体チツプ、１４……バイアス電源、１５……低耐
圧MOSロジツク回路、１６……高耐圧バイポー
ラ回路、I3……入力電流、I1，I2，I4，I5……出力
電流、Q7〜Q9……バイポーラトランジスタ、M1
〜M3……MOSトランジスタ、V1，V2……オ
ン・オフ制御信号、L2〜L5……電源ライン。
Claims (1)
- 入力電流に対応したゲート・ソース間電圧を発
生する第１のMOSトランジスタと、前記第１の
MOSトランジスタのゲート・ソース間電圧でゲ
ート・ソース間がバイアスされた第２のMOSト
ランジスタと、出力端子と前記第２のMOSトラ
ンジスタとの間に接続されたバイポーラトランジ
スタであつて、ベースに与えられる制御信号が第
１の状態のときは導通状態となつて前記入力電流
に応じた出力電流を前記第２のMOSトランジス
タから前記出力端子に導き、前記制御信号が第２
の状態のときは遮断状態となりそれによつて前記
出力電流の前記端子への導出を禁止するとともに
前記第２のMOSトランジスタに電流が流れるこ
とも禁止するバイポーラトランジスタとを有する
ことを特徴とするカレントミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987061003U JPH0535624Y2 (ja) | 1987-04-21 | 1987-04-21 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987061003U JPH0535624Y2 (ja) | 1987-04-21 | 1987-04-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63169719U JPS63169719U (ja) | 1988-11-04 |
| JPH0535624Y2 true JPH0535624Y2 (ja) | 1993-09-09 |
Family
ID=30893940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987061003U Expired - Lifetime JPH0535624Y2 (ja) | 1987-04-21 | 1987-04-21 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535624Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2830578B2 (ja) * | 1992-02-19 | 1998-12-02 | 日本電気株式会社 | 定電流発生回路 |
| KR100811350B1 (ko) | 2004-03-29 | 2008-03-10 | 로무 가부시키가이샤 | 유기 ｅｌ 구동 회로 및 유기 ｅｌ 표시 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133061A (en) * | 1978-04-07 | 1979-10-16 | Nec Corp | Current switch circuit |
-
1987
- 1987-04-21 JP JP1987061003U patent/JPH0535624Y2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133061A (en) * | 1978-04-07 | 1979-10-16 | Nec Corp | Current switch circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63169719U (ja) | 1988-11-04 |
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