JPS61150229A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS61150229A JPS61150229A JP27225484A JP27225484A JPS61150229A JP S61150229 A JPS61150229 A JP S61150229A JP 27225484 A JP27225484 A JP 27225484A JP 27225484 A JP27225484 A JP 27225484A JP S61150229 A JPS61150229 A JP S61150229A
- Authority
- JP
- Japan
- Prior art keywords
- isolation region
- transistor
- layer
- type layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、同一基板上に半導体素子を構成する複数の
アイソレーション領域を形成してなる集積回路に係り、
特に隣接するアイソレーション領域間に形成される寄生
素子による悪影響を防止するようにしたものに関する。
アイソレーション領域を形成してなる集積回路に係り、
特に隣接するアイソレーション領域間に形成される寄生
素子による悪影響を防止するようにしたものに関する。
［発明の技術的背景］
周知のように、モノリシック集積回路は、例えばシリコ
ン単結晶等でなる同一の基板上に、抵抗。
ン単結晶等でなる同一の基板上に、抵抗。
コンデンサ、トランジスタ及びダイオード等の各回路素
子を形成し、これら各回路素子相互を結合するようにし
てなるものである。
子を形成し、これら各回路素子相互を結合するようにし
てなるものである。
すなわち、具体的に言えば、第４図に示すように、Ｐ型
の基板１１上に、それぞれが少なくとも１つの回路素子
を構成する複数（図示の場合は２つ）の独立した領域（
以下アイソレーション領域という） １２．１３を形成
したものである。このうち、アイソレーション領１２は
、基板１１に埋込［１４を介してＮ型層１５を形成し、
このＮ型層１５内にＰ型層１６及びＮ＋層１７を形成し
、該Ｐ型１ｉ１６内にＮ＋層１８及びＰ＋層１９を形成
することにより、ＮＰＮ型のトランジスタ２０を構成し
ているものである。そして、このトランジスタ２０は、
上記Ｎ＋層１７がコレクタ２１であり、Ｎ”＠１８がエ
ミッタ２２であり、Ｐ”１ｉ１９がベース２３となされ
ている。
の基板１１上に、それぞれが少なくとも１つの回路素子
を構成する複数（図示の場合は２つ）の独立した領域（
以下アイソレーション領域という） １２．１３を形成
したものである。このうち、アイソレーション領１２は
、基板１１に埋込［１４を介してＮ型層１５を形成し、
このＮ型層１５内にＰ型層１６及びＮ＋層１７を形成し
、該Ｐ型１ｉ１６内にＮ＋層１８及びＰ＋層１９を形成
することにより、ＮＰＮ型のトランジスタ２０を構成し
ているものである。そして、このトランジスタ２０は、
上記Ｎ＋層１７がコレクタ２１であり、Ｎ”＠１８がエ
ミッタ２２であり、Ｐ”１ｉ１９がベース２３となされ
ている。
また、上記アイソレーション領域１２に隣接する他のア
イソレーション領ｔ＊１３は、埋込層２４を介してＮ型
層２５を形成し、このＮ型層２５内に図示しないが例え
ばトランジスタや抵抗等の回路素子が構成されているも
のである。
イソレーション領ｔ＊１３は、埋込層２４を介してＮ型
層２５を形成し、このＮ型層２５内に図示しないが例え
ばトランジスタや抵抗等の回路素子が構成されているも
のである。
［背景技術の問題点］
ところで、上記の゛ようなモノリシック集栖回路は、ア
イソレーション領域１２のＮ型層１５と、アイソレーシ
ョン領域１３のＮ型層２５と、該Ｎ型層１５゜２５間に
挟まれたＰ型の基板１１とによって、ＮＰＮ型の寄生ト
ランジスタ２６が形成されるようになる。
イソレーション領域１２のＮ型層１５と、アイソレーシ
ョン領域１３のＮ型層２５と、該Ｎ型層１５゜２５間に
挟まれたＰ型の基板１１とによって、ＮＰＮ型の寄生ト
ランジスタ２６が形成されるようになる。
この寄生トランジスタ２６は、第４図に示すように、ア
イソレーション領域１２のＮ＋層１７をエミッタとし、
アイソレーション領域１３のＮ型層２５をコレクタとし
、基板１１をベース（接地電位）として構成されるもの
である。
イソレーション領域１２のＮ＋層１７をエミッタとし、
アイソレーション領域１３のＮ型層２５をコレクタとし
、基板１１をベース（接地電位）として構成されるもの
である。
そして、上記寄生トランジスタ２６が形成されることに
より、次のような問題が生じる。すなわち、第５図に示
すように、トランジスタ２０をそのエミッタ２２を接地
し、ベース２３−コレクタ２１間を共通接続し、該共通
接続点に入力端子２７を介して信号を供給するとともに
、電流供給回路２８の出力電流が供給されるように構成
した場合、入力端子２７に接地電位よりも低いレベルの
信号が供給されると、トランジスタ２０のベース２３と
コレクタ２１の電位が下がり、該トランジスタ２０が飽
和（サチュレーショレ゛）状態になる。すると、奇生ト
ランジスタ２６がオン状態となり、他のアイソレーショ
ン領域１３から電流を吸い出すようになる。このため、
アイソレーション領域１３に構成された回路素子に流れ
るべき電流が減少したり、最悪の場合には電流が流れな
くなり、このアイソレーション領域１３の回路素子が正
常な動作を行なえなくなるものである。
より、次のような問題が生じる。すなわち、第５図に示
すように、トランジスタ２０をそのエミッタ２２を接地
し、ベース２３−コレクタ２１間を共通接続し、該共通
接続点に入力端子２７を介して信号を供給するとともに
、電流供給回路２８の出力電流が供給されるように構成
した場合、入力端子２７に接地電位よりも低いレベルの
信号が供給されると、トランジスタ２０のベース２３と
コレクタ２１の電位が下がり、該トランジスタ２０が飽
和（サチュレーショレ゛）状態になる。すると、奇生ト
ランジスタ２６がオン状態となり、他のアイソレーショ
ン領域１３から電流を吸い出すようになる。このため、
アイソレーション領域１３に構成された回路素子に流れ
るべき電流が減少したり、最悪の場合には電流が流れな
くなり、このアイソレーション領域１３の回路素子が正
常な動作を行なえなくなるものである。
［発明の目的コ
この発明は上記事情を考声してなされたもので、寄生ト
ランジスタによる悪影響を容易に防止し１ｑる極めて良
好な集積回路を提供することを目的とする。
ランジスタによる悪影響を容易に防止し１ｑる極めて良
好な集積回路を提供することを目的とする。
［発明の概要］
すなわち、この発明に係る集積回路は、同一基板上に、
回路素子が構成されたアイソレーション領域を複数形成
してなる集積回路において、前記基板に、前記回路素子
としてトランジスタが構成されたアイソレーション領域
の周囲を囲む、所定電圧□の印加されたアイソレーショ
ン領域を形成するようにすることにより、寄生トランジ
スタによる悪影響を容易に防止し得るようにしたもので
ある。
回路素子が構成されたアイソレーション領域を複数形成
してなる集積回路において、前記基板に、前記回路素子
としてトランジスタが構成されたアイソレーション領域
の周囲を囲む、所定電圧□の印加されたアイソレーショ
ン領域を形成するようにすることにより、寄生トランジ
スタによる悪影響を容易に防止し得るようにしたもので
ある。
［発明の実施例］
以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、第４図と同一部分には同
一記号を符して示し、ここでは異なる部分についてのみ
述べる。すなわち、前記トランジスタ２０の構成された
アイソレーション領域１２のＮ型層１５と、アイソレー
ション領域１３のＮ型層２５との間に、新たなアイソレ
ーション領域２９を介在させるようにしたことが従来と
異なる部分である。このアイソレーション領域２９は、
基板１１に埋込層３０を介してＮ型層３１を形成し、こ
のＮ型層３１内にＮ＋層３２を形成するようにしたもの
で、第２図に示すように、アイソレーション領域１２の
周囲を囲むように形成されでいるもので・ある。なお、
アイソレーション領域１２は、前述したように、そのＮ
＋層１８が導電パターン３３を介して接地され、Ｎ＋層
１７及びＰ＋層１９が導電パターン３４を介して前記入
力端子２７及び電流供給回路２８め出力端に接続されて
いる。
に説明する。第１図において、第４図と同一部分には同
一記号を符して示し、ここでは異なる部分についてのみ
述べる。すなわち、前記トランジスタ２０の構成された
アイソレーション領域１２のＮ型層１５と、アイソレー
ション領域１３のＮ型層２５との間に、新たなアイソレ
ーション領域２９を介在させるようにしたことが従来と
異なる部分である。このアイソレーション領域２９は、
基板１１に埋込層３０を介してＮ型層３１を形成し、こ
のＮ型層３１内にＮ＋層３２を形成するようにしたもの
で、第２図に示すように、アイソレーション領域１２の
周囲を囲むように形成されでいるもので・ある。なお、
アイソレーション領域１２は、前述したように、そのＮ
＋層１８が導電パターン３３を介して接地され、Ｎ＋層
１７及びＰ＋層１９が導電パターン３４を介して前記入
力端子２７及び電流供給回路２８め出力端に接続されて
いる。
また、再び第１図に示すように、アイソレーション領域
２９のＮ÷層３２は、−子３５に接続され、該端子３５
は第２図に示すように導電パターン３６を介して所定電
位の印加された図示しない電源端子に接続基れている。
２９のＮ÷層３２は、−子３５に接続され、該端子３５
は第２図に示すように導電パターン３６を介して所定電
位の印加された図示しない電源端子に接続基れている。
上記のような構成とすることにより、アイソレーション
領域１２のＮ型層１５と、アイソレーション領域２９の
Ｎ型層３１と、該Ｎ型４１１５．３１間に挟まれたＰ型
の基板１１とによって、Ｎ’Ｆ３Ｎ吻の寄生トランジス
タ３７が形成されるようになる。この寄生トランジスタ
３７は、゛第１図に示すように、アイソレーション領域
１２のＮ’層１７をエミッタとし、アイソレーション領
域２９のＮ”１１３２をコレクタとし、基板１１をベー
ス（接地電位）として構成されるものである。
” ここで、・第３図に示すように、入力端子２７に接地電
位よりも□低いレベルの信碕が供給されると、トランジ
スタ２０のベース２３とコレクタ２１の電位が下がり、
該トランジスタ２０が飽和（サチュレーション）状態に
なる。すると、寄生トランジスタ３７がオン状態となり
、アイソレーション領域２９から電流を吸い出すように
なる。このため、アイソレーション領域１３に構成され
た回路素子に流れる電流は、寄生トランジスタ３７がオ
ン状態となっても、なんら影響を受けることがないもの
である。
領域１２のＮ型層１５と、アイソレーション領域２９の
Ｎ型層３１と、該Ｎ型４１１５．３１間に挟まれたＰ型
の基板１１とによって、Ｎ’Ｆ３Ｎ吻の寄生トランジス
タ３７が形成されるようになる。この寄生トランジスタ
３７は、゛第１図に示すように、アイソレーション領域
１２のＮ’層１７をエミッタとし、アイソレーション領
域２９のＮ”１１３２をコレクタとし、基板１１をベー
ス（接地電位）として構成されるものである。
” ここで、・第３図に示すように、入力端子２７に接地電
位よりも□低いレベルの信碕が供給されると、トランジ
スタ２０のベース２３とコレクタ２１の電位が下がり、
該トランジスタ２０が飽和（サチュレーション）状態に
なる。すると、寄生トランジスタ３７がオン状態となり
、アイソレーション領域２９から電流を吸い出すように
なる。このため、アイソレーション領域１３に構成され
た回路素子に流れる電流は、寄生トランジスタ３７がオ
ン状態となっても、なんら影響を受けることがないもの
である。
したがって、上記実施例のような構成によれば、寄生ト
ランジスタ３７がオン動作した場合において、寄生トラ
ンジスタ３７のコレクタが回路素子の構成されていない
アイソレーション領域２９に接続されるので、アイソレ
ーション領域１３に構成された回路素子に対してなんら
悪影響が及ぼされることなく、該回路素子は正常な動作
を行なうことができるものである。
ランジスタ３７がオン動作した場合において、寄生トラ
ンジスタ３７のコレクタが回路素子の構成されていない
アイソレーション領域２９に接続されるので、アイソレ
ーション領域１３に構成された回路素子に対してなんら
悪影響が及ぼされることなく、該回路素子は正常な動作
を行なうことができるものである。
なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
［発明の効果］
したがって、以上詳述したようにこの発明によれば、寄
生トランジスタによる悪影響を容易に防止し得る極めて
良好な集積回路を提供することができる。
生トランジスタによる悪影響を容易に防止し得る極めて
良好な集積回路を提供することができる。
第１図及び第２図はそれぞれこの発明に係る集積回路の
一実施例を示す側断面図及び平面図、第３図は同実施例
の等価回路図、第４図及び第５図はそれぞれ従来の集積
回路を示す側断面図及びその等価回路図である。 １１・・・基板、１２．１３・・・アイソレーション領
域、１４・・・埋込層、１５・・・Ｎ型層、１６・・・
Ｐ型層、１７．１８・・・Ｎ＋層、１９・・・Ｐ＋層、
２０・・・トランジスタ、２１・・・コレクタ、２２・
・・エミッタ、２３・・・ベース、２４・・・埋込層、
２５・・・Ｎ型層、２６・・・寄生トランジスタ、２７
・・・入力端子、２８・・・電流供給回路、２９・・・
アイソレーション領域、３０・・・埋込層、３１・・・
Ｎ型層、３２・・・Ｎ＋層、３３゜３４・・・導電パタ
ーン、３５・・・端子、３６・・・導電パターン、３７
・・・寄生トランジスタ。 第５図
一実施例を示す側断面図及び平面図、第３図は同実施例
の等価回路図、第４図及び第５図はそれぞれ従来の集積
回路を示す側断面図及びその等価回路図である。 １１・・・基板、１２．１３・・・アイソレーション領
域、１４・・・埋込層、１５・・・Ｎ型層、１６・・・
Ｐ型層、１７．１８・・・Ｎ＋層、１９・・・Ｐ＋層、
２０・・・トランジスタ、２１・・・コレクタ、２２・
・・エミッタ、２３・・・ベース、２４・・・埋込層、
２５・・・Ｎ型層、２６・・・寄生トランジスタ、２７
・・・入力端子、２８・・・電流供給回路、２９・・・
アイソレーション領域、３０・・・埋込層、３１・・・
Ｎ型層、３２・・・Ｎ＋層、３３゜３４・・・導電パタ
ーン、３５・・・端子、３６・・・導電パターン、３７
・・・寄生トランジスタ。 第５図
Claims (1)
- 同一基板上に、回路素子が構成されたアイソレーション
領域を複数形成してなる集積回路において、前記基板に
、前記回路素子としてトランジスタが構成されたアイソ
レーション領域の周囲を囲む、所定電圧の印加されたア
イソレーシヨン領域を形成してなることを特徴とする集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27225484A JPS61150229A (ja) | 1984-12-24 | 1984-12-24 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27225484A JPS61150229A (ja) | 1984-12-24 | 1984-12-24 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150229A true JPS61150229A (ja) | 1986-07-08 |
Family
ID=17511280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27225484A Pending JPS61150229A (ja) | 1984-12-24 | 1984-12-24 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150229A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63194351A (ja) * | 1987-02-09 | 1988-08-11 | Mitsubishi Electric Corp | 半導体装置 |
| US5670821A (en) * | 1995-12-13 | 1997-09-23 | Analog Devices, Inc. | Guard ring for mitigation of parasitic transistors in junction isolated integrated circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4844276A (ja) * | 1971-10-10 | 1973-06-26 |
-
1984
- 1984-12-24 JP JP27225484A patent/JPS61150229A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4844276A (ja) * | 1971-10-10 | 1973-06-26 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63194351A (ja) * | 1987-02-09 | 1988-08-11 | Mitsubishi Electric Corp | 半導体装置 |
| US5670821A (en) * | 1995-12-13 | 1997-09-23 | Analog Devices, Inc. | Guard ring for mitigation of parasitic transistors in junction isolated integrated circuits |
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