JPH0521344B2 - - Google Patents
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- JPH0521344B2 JPH0521344B2 JP60265503A JP26550385A JPH0521344B2 JP H0521344 B2 JPH0521344 B2 JP H0521344B2 JP 60265503 A JP60265503 A JP 60265503A JP 26550385 A JP26550385 A JP 26550385A JP H0521344 B2 JPH0521344 B2 JP H0521344B2
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- 239000000758 substrate Substances 0.000 claims description 19
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- 101100102624 Drosophila melanogaster Vinc gene Proteins 0.000 description 6
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- 238000009751 slip forming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はＡ／Ｄコンバータ用集積回路、回転
検出回路用集積回路、自動車用集積回路などの半
導体集積回路の入力段に設けられる入力保護回路
に係り、特に入力電圧が負極性になる可能性があ
り、この負極性電圧による他の回路への悪影響を
抑制するようにしたものである。
検出回路用集積回路、自動車用集積回路などの半
導体集積回路の入力段に設けられる入力保護回路
に係り、特に入力電圧が負極性になる可能性があ
り、この負極性電圧による他の回路への悪影響を
抑制するようにしたものである。
［発明の技術的背景とその問題点］
第５図はバイポーラトランジスタによつて構成
され、例えば三つのアナログ入力電圧VinA、
VinB、VinCのいずれかを選択してＡ／Ｄ変換す
るＡ／Ｄ変換回路の入力段に設けられるマルチプ
レクサ回路部の構成を示す回路図である。このマ
ルチプレクサ回路部において、入力電圧VinAを
選択する場合には選択信号のみが“０”レ
ベルにされ、残りの選択信号，は
“１”レベルにされる。信号，が
“１”レベルにされるとnpnトランジスタ５１Ｂ
及び５１Ｃがそれぞれオンするので、pnpトラン
ジスタ５２Ｂ及び５２Ｃそれぞれのエミツタ電位
はほぼアース電位にされる。他方、信号が
“０”レベルなのでnpnトランジスタ５１Ａがオ
フし、ベースに入力電圧VinAが供給されている
pnpトランジスタ５３Ａのエミツタ電位がVinA
よりもこのトランジスタ５３Ａのベース、エミツ
タ間電圧VBE５３だけ高い電位（VinA＋VBE５
３）にされ、かつベースがこのトランジスタ５３
Ａのエミツタに接続されているpnpトランジスタ
５２Ａのエミツタ電位が上記電位（VinA＋VBE
５３）よりもこのトランジスタ５２Ａのベース、
エミツタ間電圧VBE５２だけ高い電位（VinA＋
VBE５２＋VBE５２）にされる。
され、例えば三つのアナログ入力電圧VinA、
VinB、VinCのいずれかを選択してＡ／Ｄ変換す
るＡ／Ｄ変換回路の入力段に設けられるマルチプ
レクサ回路部の構成を示す回路図である。このマ
ルチプレクサ回路部において、入力電圧VinAを
選択する場合には選択信号のみが“０”レ
ベルにされ、残りの選択信号，は
“１”レベルにされる。信号，が
“１”レベルにされるとnpnトランジスタ５１Ｂ
及び５１Ｃがそれぞれオンするので、pnpトラン
ジスタ５２Ｂ及び５２Ｃそれぞれのエミツタ電位
はほぼアース電位にされる。他方、信号が
“０”レベルなのでnpnトランジスタ５１Ａがオ
フし、ベースに入力電圧VinAが供給されている
pnpトランジスタ５３Ａのエミツタ電位がVinA
よりもこのトランジスタ５３Ａのベース、エミツ
タ間電圧VBE５３だけ高い電位（VinA＋VBE５
３）にされ、かつベースがこのトランジスタ５３
Ａのエミツタに接続されているpnpトランジスタ
５２Ａのエミツタ電位が上記電位（VinA＋VBE
５３）よりもこのトランジスタ５２Ａのベース、
エミツタ間電圧VBE５２だけ高い電位（VinA＋
VBE５２＋VBE５２）にされる。
一方、pnpトランジスタ５４及び５５からなる
電流ミラー回路、エミツタが接続されたnpnトラ
ンジスタ５６ないし５９及び定電流源６０は差動
回路を構成しており、トランジスタ５９のベー
ス、コレクタ間が短絡されているので、トランジ
スタ５６ないし５８のうちのいずれか一つのベー
スに供給される電位と等しい電位がトランジスタ
５９のベース、コレクタ接続点に設けられた出力
端子６１から出力される。従つて、上記信号
SELAのみが“０”レベルにされているときに
は、出力端子６１からはトランジスタ５２Ａのエ
ミツタ電位（VinA＋VBE５３＋VBE５２）と等し
い電位が出力される。
電流ミラー回路、エミツタが接続されたnpnトラ
ンジスタ５６ないし５９及び定電流源６０は差動
回路を構成しており、トランジスタ５９のベー
ス、コレクタ間が短絡されているので、トランジ
スタ５６ないし５８のうちのいずれか一つのベー
スに供給される電位と等しい電位がトランジスタ
５９のベース、コレクタ接続点に設けられた出力
端子６１から出力される。従つて、上記信号
SELAのみが“０”レベルにされているときに
は、出力端子６１からはトランジスタ５２Ａのエ
ミツタ電位（VinA＋VBE５３＋VBE５２）と等し
い電位が出力される。
また信号が“０”レベルにされるときに
は、npnトランジスタ５１Ｂがオフし、ベースに
入力電圧VinBが供給されているpnpトランジス
タ５３Ｂのエミツタ電位がVinBよりもこのトラ
ンジスタ５３Ｂのベース、エミツタ間電圧VBE５
３だけ高い電位（VinB＋VBE５３）にされ、か
つベースがこのトランジスタ５３Ｂのエミツタに
接続されているpnpトランジスタ５２Ｂのエミツ
タ電位が上記電位（VinB＋VBE５３）よりもこ
のトランジスタ５２Ｂのベース、エミツタ間電圧
VBE５２だけ高い電位（VinB＋VBE５３＋VBE５
２）にされ、この電位が出力端子６１から出力さ
れる。さらに信号が“０”レベルにされる
ときには、npnトランジスタ５１Ｃがオフし、ベ
ースに入力電圧VinCが供給されているpnpトラ
ンジスタ５３Ｃのエミツタ電位がVinCよりもこ
のトランジスタ５３Ｃのベース、エミツタ間電圧
VBE５３だけ高い電位（VinC＋VBE５３）にさ
れ、かつベースがこのトランジスタ５３Ｃのエミ
ツタに接続されているpnpトランジスタ５２Ｃの
エミツタ電位が上記電位（VinC＋VBE５３）より
もこのトランジスタ５２Ｃのベース、エミツタ間
電圧VBE５２だけ高い電位（VinC＋VBE５３＋
VBE５２）にされ、この電位が出力端子６１から
出力される。そしてここで選択された電圧は、そ
の後、図示しないＡ／Ｄ変換回路部においてＡ／
Ｄ変換される。なお、第５図において６２ないし
６７はそれぞれ定電流源である。
は、npnトランジスタ５１Ｂがオフし、ベースに
入力電圧VinBが供給されているpnpトランジス
タ５３Ｂのエミツタ電位がVinBよりもこのトラ
ンジスタ５３Ｂのベース、エミツタ間電圧VBE５
３だけ高い電位（VinB＋VBE５３）にされ、か
つベースがこのトランジスタ５３Ｂのエミツタに
接続されているpnpトランジスタ５２Ｂのエミツ
タ電位が上記電位（VinB＋VBE５３）よりもこ
のトランジスタ５２Ｂのベース、エミツタ間電圧
VBE５２だけ高い電位（VinB＋VBE５３＋VBE５
２）にされ、この電位が出力端子６１から出力さ
れる。さらに信号が“０”レベルにされる
ときには、npnトランジスタ５１Ｃがオフし、ベ
ースに入力電圧VinCが供給されているpnpトラ
ンジスタ５３Ｃのエミツタ電位がVinCよりもこ
のトランジスタ５３Ｃのベース、エミツタ間電圧
VBE５３だけ高い電位（VinC＋VBE５３）にさ
れ、かつベースがこのトランジスタ５３Ｃのエミ
ツタに接続されているpnpトランジスタ５２Ｃの
エミツタ電位が上記電位（VinC＋VBE５３）より
もこのトランジスタ５２Ｃのベース、エミツタ間
電圧VBE５２だけ高い電位（VinC＋VBE５３＋
VBE５２）にされ、この電位が出力端子６１から
出力される。そしてここで選択された電圧は、そ
の後、図示しないＡ／Ｄ変換回路部においてＡ／
Ｄ変換される。なお、第５図において６２ないし
６７はそれぞれ定電流源である。
第６図は上記のような回路を集積回路化したと
きの上記トランジスタ５３Ａ，５３Ｂ，５３Ｃの
部分の素子構造を示す断面図である。Ｐ型の半導
体基板７１上にはＮ型半導体層７２が例えばエピ
タキシヤル法によつて形成されている。このＮ型
半導体層７２はP+型半導体層７３で分離された
Ｎ型の島領域７４，７５，７６が形成されてお
り、それぞれの島領域７４，７５，７６内にはＰ
型半導体層７７，７８，７９それぞれが形成され
ている。すなわち、上記各トランジスタ５３Ａ，
５３Ｂ，５３Ｃは、Ｐ型半導体層７７，７８，７
９それぞれをエミツタ、島領域７４，７５，７６
をそれぞれをベース、Ｐ型の半導体基板７１を共
通のコレクタとして構成されており、この半導体
基板７１は接地されている。
きの上記トランジスタ５３Ａ，５３Ｂ，５３Ｃの
部分の素子構造を示す断面図である。Ｐ型の半導
体基板７１上にはＮ型半導体層７２が例えばエピ
タキシヤル法によつて形成されている。このＮ型
半導体層７２はP+型半導体層７３で分離された
Ｎ型の島領域７４，７５，７６が形成されてお
り、それぞれの島領域７４，７５，７６内にはＰ
型半導体層７７，７８，７９それぞれが形成され
ている。すなわち、上記各トランジスタ５３Ａ，
５３Ｂ，５３Ｃは、Ｐ型半導体層７７，７８，７
９それぞれをエミツタ、島領域７４，７５，７６
をそれぞれをベース、Ｐ型の半導体基板７１を共
通のコレクタとして構成されており、この半導体
基板７１は接地されている。
このような断面構造において、例えば入力電圧
VinAとして負極性の電圧が印加された場合には
Ｎ型の島領域74が負極性電位に設定される。この
ため、第６図中に示すように、接地されている基
板７１からこの島領域74に向かつてｉ１なる電流
が流れる。他方、この電流ｉ１の影響により、上
記島領域７４に隣接した島領域７５から図示のよ
うな寄生電流ｉ２が流れる。このため、この島領
域７５をベースとする前記トランジスタ５３Ｂの
入力電圧VinBが影響を受けて低下し、これが変
換誤差発生の原因となる。
VinAとして負極性の電圧が印加された場合には
Ｎ型の島領域74が負極性電位に設定される。この
ため、第６図中に示すように、接地されている基
板７１からこの島領域74に向かつてｉ１なる電流
が流れる。他方、この電流ｉ１の影響により、上
記島領域７４に隣接した島領域７５から図示のよ
うな寄生電流ｉ２が流れる。このため、この島領
域７５をベースとする前記トランジスタ５３Ｂの
入力電圧VinBが影響を受けて低下し、これが変
換誤差発生の原因となる。
そこで従来ではこのように負極性電圧印加時に
おける他の回路の電位変動を防止するため、第７
図に示すように、上記のようなＡ／Ｄ変換回路が
形成された集積回路８０の入力端子にダイオード
８１，８２及び抵抗８３などからなる保護回路を
外付するようにしている。この保護回路におい
て、電圧Vinの入力端子８４に負極性の電圧が印
加されるとダイオード８１が導通し、この負極性
電圧による電流は接地電位に逃がされる。また、
集積回路８０の内部で生じる負極性電圧による電
流は抵抗８３により十分に減衰されるので、上記
のような他の回路に与える電位変動を十分に押さ
えることができる。なお、もう１個のダイオード
８２は正極性の高電圧に対する保護用のものであ
る。
おける他の回路の電位変動を防止するため、第７
図に示すように、上記のようなＡ／Ｄ変換回路が
形成された集積回路８０の入力端子にダイオード
８１，８２及び抵抗８３などからなる保護回路を
外付するようにしている。この保護回路におい
て、電圧Vinの入力端子８４に負極性の電圧が印
加されるとダイオード８１が導通し、この負極性
電圧による電流は接地電位に逃がされる。また、
集積回路８０の内部で生じる負極性電圧による電
流は抵抗８３により十分に減衰されるので、上記
のような他の回路に与える電位変動を十分に押さ
えることができる。なお、もう１個のダイオード
８２は正極性の高電圧に対する保護用のものであ
る。
ところが、このような保護回路を集積回路の外
部に設けることは素子数が多くなるなどにより、
価格の面から好ましくない。そこでこのような保
護回路を集積回路８０の内部に形成することは容
易に考えられることがである。ところが、単にこ
の保護回路をそのまま内蔵させただけではダイオ
ード８１の寄生電流の影響により前記のような電
位変動を防止することはできない。
部に設けることは素子数が多くなるなどにより、
価格の面から好ましくない。そこでこのような保
護回路を集積回路８０の内部に形成することは容
易に考えられることがである。ところが、単にこ
の保護回路をそのまま内蔵させただけではダイオ
ード８１の寄生電流の影響により前記のような電
位変動を防止することはできない。
［発明の目的］
この発明は上記のような事情を考慮してなされ
たものであり、その目的は集積回路に内蔵させる
ことができ、負極性電圧の印加時における電位変
動を防止することができる入力保護回路を提供す
ることにある。
たものであり、その目的は集積回路に内蔵させる
ことができ、負極性電圧の印加時における電位変
動を防止することができる入力保護回路を提供す
ることにある。
［発明の概要］
上記目的を達成するため、この発明にあつて
は、基準電位が印加された第１導電型の半導体基
体と、上記基体上に形成され、基準電位が印加さ
れた第２導電型の第１半導体層をコレクタ、この
第１半導体層内に形成され、基準電位が印加され
た第１導電型の第２半導体層をベース、この第２
半導体層内の形成された第２導電型の第３半導体
層をエミツタとし、第１半導体層の底部には不純
物を高濃度に含み基準電位が印加された第２導電
型の第４半導体層が設けられ、第３半導体層に入
力電圧が印加される入力保護用の第１のトランジ
スタと、上記基体をコレクタ、上記基体上に上記
第１半導体層と分離して形成された第２導電型の
第５半導体層をベース、この第５半導体層内に形
成された第１導電型の第６半導体層をエミツタと
し、第５半導体層の周囲を取り囲みかつその底部
が横方向に広がるように形成され、基準電位が印
加された第２導電型の第７半導体層が設けられ、
第６半導体層に抵抗素子を介して上記入力電圧が
印加される入力用の第２のトランジスタとを具備
した入力保護回路が提供されている。すなわち、
負極性電圧のクランプ手段としてスイツチング作
用を持つトランジスタを使用することにより、基
板に電流が流れ込むことを防止し、また入力用の
第２のトランジスタのベースに対し抵抗素子を介
して入力電圧を印加することによりベースに流れ
込む負極性電流の値を減衰させ、かつ、第２のト
ランジスタの周囲を基板とは別導電型の第６の半
導体層で取り囲みこの半導体層を基準電位に設定
することによりこの第２のトランジスタから流れ
出る負極性電流を減衰するようにしている。
は、基準電位が印加された第１導電型の半導体基
体と、上記基体上に形成され、基準電位が印加さ
れた第２導電型の第１半導体層をコレクタ、この
第１半導体層内に形成され、基準電位が印加され
た第１導電型の第２半導体層をベース、この第２
半導体層内の形成された第２導電型の第３半導体
層をエミツタとし、第１半導体層の底部には不純
物を高濃度に含み基準電位が印加された第２導電
型の第４半導体層が設けられ、第３半導体層に入
力電圧が印加される入力保護用の第１のトランジ
スタと、上記基体をコレクタ、上記基体上に上記
第１半導体層と分離して形成された第２導電型の
第５半導体層をベース、この第５半導体層内に形
成された第１導電型の第６半導体層をエミツタと
し、第５半導体層の周囲を取り囲みかつその底部
が横方向に広がるように形成され、基準電位が印
加された第２導電型の第７半導体層が設けられ、
第６半導体層に抵抗素子を介して上記入力電圧が
印加される入力用の第２のトランジスタとを具備
した入力保護回路が提供されている。すなわち、
負極性電圧のクランプ手段としてスイツチング作
用を持つトランジスタを使用することにより、基
板に電流が流れ込むことを防止し、また入力用の
第２のトランジスタのベースに対し抵抗素子を介
して入力電圧を印加することによりベースに流れ
込む負極性電流の値を減衰させ、かつ、第２のト
ランジスタの周囲を基板とは別導電型の第６の半
導体層で取り囲みこの半導体層を基準電位に設定
することによりこの第２のトランジスタから流れ
出る負極性電流を減衰するようにしている。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説
明する。
明する。
第２図はこの発明に係る入力回路を前記第５図
と同様にＡ／Ｄ変換回路のマルチプレクサ回路部
に実施した場合の回路図であり、一つのアナログ
入力電圧Vinの入力回路部のみが示されている。
図において入力電圧Vinが供給される入力端子１
０と前記第５図中のトランジスタ５３に相当する
入力用のpnpトランジスタ１１のベースとの間に
は２個の抵抗１２及び１３が直列に挿入されてい
る。上記抵抗１２と１３の接続点にはnpnトラン
ジスタ１４のエミツタが接続されている。このト
ランジスタ１４のコレクタ及びベースは共に接地
されている。さらに入力用のトランジスタ１１の
コレクタは接地され、エミツタと電源電圧Vccと
の間には定電流源１５が挿入されている。また上
記トランジスタ１１のエミツタには前記第５図中
のトランジスタ５２に相当するpnpトランジスタ
１６のベースが接続されている。このトランジス
タ１６のコレクタは接地されており、エミツタと
電源電位Vccとの間には定電流源１７が挿入され
ている。またこのトランジスタ１７のエミツタに
は前記第５図中のトランジスタ５１に相当する選
択用のnpnトランジスタ１８のコレクタが接続さ
れており、このトランジスタ１８のエミツタは接
地され、ベースには前記選択信号SELが供給され
るようになつている。そして上記トランジスタ１
６のエミツタ電位は、図示しないが前記第５図と
同様な構成の差動回路に供給されている。
と同様にＡ／Ｄ変換回路のマルチプレクサ回路部
に実施した場合の回路図であり、一つのアナログ
入力電圧Vinの入力回路部のみが示されている。
図において入力電圧Vinが供給される入力端子１
０と前記第５図中のトランジスタ５３に相当する
入力用のpnpトランジスタ１１のベースとの間に
は２個の抵抗１２及び１３が直列に挿入されてい
る。上記抵抗１２と１３の接続点にはnpnトラン
ジスタ１４のエミツタが接続されている。このト
ランジスタ１４のコレクタ及びベースは共に接地
されている。さらに入力用のトランジスタ１１の
コレクタは接地され、エミツタと電源電圧Vccと
の間には定電流源１５が挿入されている。また上
記トランジスタ１１のエミツタには前記第５図中
のトランジスタ５２に相当するpnpトランジスタ
１６のベースが接続されている。このトランジス
タ１６のコレクタは接地されており、エミツタと
電源電位Vccとの間には定電流源１７が挿入され
ている。またこのトランジスタ１７のエミツタに
は前記第５図中のトランジスタ５１に相当する選
択用のnpnトランジスタ１８のコレクタが接続さ
れており、このトランジスタ１８のエミツタは接
地され、ベースには前記選択信号SELが供給され
るようになつている。そして上記トランジスタ１
６のエミツタ電位は、図示しないが前記第５図と
同様な構成の差動回路に供給されている。
また、上記入力用のトランジスタ１１の周囲に
は破線で示すガードリングが形成されており、こ
のガードリングは接地されている。
は破線で示すガードリングが形成されており、こ
のガードリングは接地されている。
第１図は上記第２図のような構成の回路を集積
回路化した際のトランジスタ１１と１４の部分の
断面構造を示す断面図である。
回路化した際のトランジスタ１１と１４の部分の
断面構造を示す断面図である。
Ｐ型の半導体基板２１上にはＮ型半導体層２２
が例えばエピタキシヤル法によつて形成されてい
る。このＮ型半導体層２２にはP+型半導体層２
３で分離されたＮ型の島領域２４，２５が形成さ
れている。上記一方の島領域２４の底部にはN+
半導体層２６が形成されており、その一部はこの
島領域２４の表面から露出するように形成されて
いる。またこの島領域２４内にはＰ型半導体層２
７が形成され、さらにこのＰ型半導体層２７内に
はＮ型半導体層２８が形成されている。そして前
記第２図中のnpnトランジスタ１４は、上記Ｎ型
の島領域２４をコレクタ、Ｐ型半導体層２７をベ
ース及びＮ型半導体層２８をエミツタとして構成
されており、N+半導体層２６、Ｐ型半導体層２
７及びＮ型の島領域２４の周囲に形成されている
P+型半導体層２３それぞれは接地され、Ｎ型半
導体層２８は抵抗１２を介して入力端子１０に接
続されている。
が例えばエピタキシヤル法によつて形成されてい
る。このＮ型半導体層２２にはP+型半導体層２
３で分離されたＮ型の島領域２４，２５が形成さ
れている。上記一方の島領域２４の底部にはN+
半導体層２６が形成されており、その一部はこの
島領域２４の表面から露出するように形成されて
いる。またこの島領域２４内にはＰ型半導体層２
７が形成され、さらにこのＰ型半導体層２７内に
はＮ型半導体層２８が形成されている。そして前
記第２図中のnpnトランジスタ１４は、上記Ｎ型
の島領域２４をコレクタ、Ｐ型半導体層２７をベ
ース及びＮ型半導体層２８をエミツタとして構成
されており、N+半導体層２６、Ｐ型半導体層２
７及びＮ型の島領域２４の周囲に形成されている
P+型半導体層２３それぞれは接地され、Ｎ型半
導体層２８は抵抗１２を介して入力端子１０に接
続されている。
上記他方の島領域２５内にはＰ型半導体層２９
が形成されている。さらにこの島領域２５を分離
するためのP+型半導体層２３の周囲には前記ガ
ードリングを構成するN+型半導体層３０が形成
されている。なお、このN+型半導体層３０の底
部は図示のように横方向に広がつて形成されてい
る。すなわち、前記第２図中のpnpトランジスタ
１１は、Ｐ型の基板２１ををコレクタ、Ｎ型半導
体層２５をベース及びＰ型半導体層２９をエミツ
タとして構成されており、このＮ型の島領域２５
の周囲に形成されているP+型半導体層２３及び
N+型半導体層３０それぞれは接地され、Ｎ型半
導体層２５は抵抗１３を介して上記トランジスタ
１４のＮ型半導体層２８に接続されている。また
このトランジスタ１１のＰ型半導体層２９は第２
図中のpnpトランジスタ１６のベース及び定電流
源１５の一端に接続されている。
が形成されている。さらにこの島領域２５を分離
するためのP+型半導体層２３の周囲には前記ガ
ードリングを構成するN+型半導体層３０が形成
されている。なお、このN+型半導体層３０の底
部は図示のように横方向に広がつて形成されてい
る。すなわち、前記第２図中のpnpトランジスタ
１１は、Ｐ型の基板２１ををコレクタ、Ｎ型半導
体層２５をベース及びＰ型半導体層２９をエミツ
タとして構成されており、このＮ型の島領域２５
の周囲に形成されているP+型半導体層２３及び
N+型半導体層３０それぞれは接地され、Ｎ型半
導体層２５は抵抗１３を介して上記トランジスタ
１４のＮ型半導体層２８に接続されている。また
このトランジスタ１１のＰ型半導体層２９は第２
図中のpnpトランジスタ１６のベース及び定電流
源１５の一端に接続されている。
このような構成において、入力端子１０に負極
性の電圧が印加された場合、第１図においてＮ型
半導体層２８が負極性電位に設定される。このＮ
型半導体層２８が形成されているＰ型半導体層２
７は接地されているので、このような負極性の電
圧が印加されることにより、Ｎ型半導体層２８及
びＰ型半導体層２７とからなるpn接合において
Ｐ型半導体層２７からＮ型半導体層２８に向かつ
て電流が流れ、入力端子１０に印加された負極性
電圧のほとんどはこのトランジスタ１４で吸収さ
れる。またＰ型の基板２１とＮ型の島領域２４と
は共に接地されており同電位にされているので、
入力端子１０に負極性の電圧が供給されても、こ
の基板２１と島領域２４とからなるpn接合には
ほとんど電流は流れない。従つて、基板２１には
電流が流れないため、上記島領域２４と隣接して
設けられた島領域２５、基板２１及びＮ型半導体
層２４からなる経路の寄生電流発生せず、他の回
路には影響を与えない。
性の電圧が印加された場合、第１図においてＮ型
半導体層２８が負極性電位に設定される。このＮ
型半導体層２８が形成されているＰ型半導体層２
７は接地されているので、このような負極性の電
圧が印加されることにより、Ｎ型半導体層２８及
びＰ型半導体層２７とからなるpn接合において
Ｐ型半導体層２７からＮ型半導体層２８に向かつ
て電流が流れ、入力端子１０に印加された負極性
電圧のほとんどはこのトランジスタ１４で吸収さ
れる。またＰ型の基板２１とＮ型の島領域２４と
は共に接地されており同電位にされているので、
入力端子１０に負極性の電圧が供給されても、こ
の基板２１と島領域２４とからなるpn接合には
ほとんど電流は流れない。従つて、基板２１には
電流が流れないため、上記島領域２４と隣接して
設けられた島領域２５、基板２１及びＮ型半導体
層２４からなる経路の寄生電流発生せず、他の回
路には影響を与えない。
またトランジスタ１１については、入力端子１
０に負極性の電圧が供給された場合、Ｎ型の島領
域２５が負極性電位に設定される。このとき、前
記第６図の場合と同様に、他のＮ型の島領域、Ｐ
型の基板、Ｎ型の島領域２５の経路で寄生電流が
流れようとするが、この島領域２５の周囲には高
濃度にＮ型不純物を含むN+型半導体層３０が設
けられているために、このN+型半導体層３０、
Ｎ型半導体装置２２、P+型半導体層２３及びＮ
型の島領域２５の経路でこのトランジスタ１１に
発生するほとんどの寄生電流が流れる。従つて、
このトランジスタ１１が他の回路に与える影響も
ほとんどない。
０に負極性の電圧が供給された場合、Ｎ型の島領
域２５が負極性電位に設定される。このとき、前
記第６図の場合と同様に、他のＮ型の島領域、Ｐ
型の基板、Ｎ型の島領域２５の経路で寄生電流が
流れようとするが、この島領域２５の周囲には高
濃度にＮ型不純物を含むN+型半導体層３０が設
けられているために、このN+型半導体層３０、
Ｎ型半導体装置２２、P+型半導体層２３及びＮ
型の島領域２５の経路でこのトランジスタ１１に
発生するほとんどの寄生電流が流れる。従つて、
このトランジスタ１１が他の回路に与える影響も
ほとんどない。
この結果、この実施例回路では入力端子１０に
負極性の電圧が印加されても、他の回路に対して
電位変動をほとんど発生させない。
負極性の電圧が印加されても、他の回路に対して
電位変動をほとんど発生させない。
なお、一般にnpnトランジスタはトランジスタ
１４のように接続されている場合、エミツタに正
極性の所定電圧が印加されたときにツエナー特性
を示す。このため、このトランジスタ１４のエミ
ツタとなる前記Ｎ型半導体層２８などの不純物濃
度の制御によりこのツエナー電圧を調整すれば、
入力端子１０に印加される正極性の高電圧に対す
る保護も図ることができる。
１４のように接続されている場合、エミツタに正
極性の所定電圧が印加されたときにツエナー特性
を示す。このため、このトランジスタ１４のエミ
ツタとなる前記Ｎ型半導体層２８などの不純物濃
度の制御によりこのツエナー電圧を調整すれば、
入力端子１０に印加される正極性の高電圧に対す
る保護も図ることができる。
第３図は入力端子１０に負極性の電圧が印加さ
れて負極性の電流−Ｉが流れた時の他の回路の電
位Ｖの変動を示す特性図である。図において曲線
ａは従来回路のものであり、電流−Ｉが増加する
と電位Ｖは大幅に低下する。これに対して、曲線
ｂは上記実施例回路のものであり、電流−Ｉが増
加しても電位Ｖはほとんど低下しない。
れて負極性の電流−Ｉが流れた時の他の回路の電
位Ｖの変動を示す特性図である。図において曲線
ａは従来回路のものであり、電流−Ｉが増加する
と電位Ｖは大幅に低下する。これに対して、曲線
ｂは上記実施例回路のものであり、電流−Ｉが増
加しても電位Ｖはほとんど低下しない。
第４図はこの発明の変形例の断面図であり、前
記トランジスタ１４の他の構造が示されている。
この例では前記N+型半導体層２６をＮ型の島領
域２４の底部のみならず周囲にも連続的に形成
し、かつ接地するようにしたものである。このよ
うな構成とすることにより、基板２１を経由して
流れる寄生電流は大幅に低減させることができ
る。
記トランジスタ１４の他の構造が示されている。
この例では前記N+型半導体層２６をＮ型の島領
域２４の底部のみならず周囲にも連続的に形成
し、かつ接地するようにしたものである。このよ
うな構成とすることにより、基板２１を経由して
流れる寄生電流は大幅に低減させることができ
る。
第８図は上記実施例回路で使用される抵抗１
２，１３の具体的に構成を示す断面図である。こ
れらの抵抗は、Ｐ型の半導体基板２１上に形成さ
れたＮ型半導体層２２をP+型半導体層２３で分
離してＮ型の島領域８１を形成し、この島領域８
１内にＰ型半導体層８２を形成することによつて
構成されている。すなわち、前記抵抗１２，１３
はこのＰ型半導体層８２が使用される。そしてＮ
型の島領域８１はVccもしくはアースに接続され
ている。
２，１３の具体的に構成を示す断面図である。こ
れらの抵抗は、Ｐ型の半導体基板２１上に形成さ
れたＮ型半導体層２２をP+型半導体層２３で分
離してＮ型の島領域８１を形成し、この島領域８
１内にＰ型半導体層８２を形成することによつて
構成されている。すなわち、前記抵抗１２，１３
はこのＰ型半導体層８２が使用される。そしてＮ
型の島領域８１はVccもしくはアースに接続され
ている。
［発明の効果］
以上説明したようにこの発明によれば、容易に
集積回路に内蔵させることができ、負極性電圧の
印加時における電位変動を防止することができる
入力保護回路を提供することができる。
集積回路に内蔵させることができ、負極性電圧の
印加時における電位変動を防止することができる
入力保護回路を提供することができる。
第１図はこの発明の一実施例の構成を示す断面
図、第２図は上記実施例の回路図、第３図は上記
実施例を説明するための特性図、第４図はこの発
明の変形例の断面図、第５図はＡ／Ｄ変換回路の
入力段に設けられるマルチプレクサ回路部の構成
を示す回路図、第６図は上記第５図回路の一部分
の素子構造を示す断面図、第７図は従来回路の回
路図、第８図は上記実施例回路で使用される抵抗
の構成を示す断面図である。 １１……入力用のpnpトランジスタ、１２，１
３……抵抗、１４……npnトランジスタ、１６…
…pnpトランジスタ、２１……Ｐ型の半導体基
板、２２……Ｎ型半導体層、２３……P+型半導
体層、２４，２５……Ｎ型の島領域、２６……
N+半導体層、２７……Ｐ型半導体層、２８……
Ｎ型半導体層、２９……Ｐ型半導体層、３０……
P+型半導体層。
図、第２図は上記実施例の回路図、第３図は上記
実施例を説明するための特性図、第４図はこの発
明の変形例の断面図、第５図はＡ／Ｄ変換回路の
入力段に設けられるマルチプレクサ回路部の構成
を示す回路図、第６図は上記第５図回路の一部分
の素子構造を示す断面図、第７図は従来回路の回
路図、第８図は上記実施例回路で使用される抵抗
の構成を示す断面図である。 １１……入力用のpnpトランジスタ、１２，１
３……抵抗、１４……npnトランジスタ、１６…
…pnpトランジスタ、２１……Ｐ型の半導体基
板、２２……Ｎ型半導体層、２３……P+型半導
体層、２４，２５……Ｎ型の島領域、２６……
N+半導体層、２７……Ｐ型半導体層、２８……
Ｎ型半導体層、２９……Ｐ型半導体層、３０……
P+型半導体層。
Claims (1)
- 【特許請求の範囲】 １ 基準電位が印加された第１導電型の半導体基
体と、 上記基体上に形成され、基準電位が印加された
第２導電型の第１半導体層をコレクタ、この第１
半導体層内に形成され、基準電位が印加された第
１導電型の第２半導体層をベース、この第２半導
体層内に形成された第２導電型の第３半導体層を
エミツタとし、第１半導体層の底部には不純物を
高濃度に含み基準電位が印加された第２導電型の
第４半導体層が設けられ、第３半導体層に入力電
圧が印加される入力保護用の第１のトランジスタ
と、 上記基体をコレクタ、上記基体上に上記第１半
導体層と分離して形成された第２導電型の第５半
導体層をベース、この第５半導体層内に形成され
た第１導電型の第６半導体層をエミツタとし、第
５半導体層の周囲を取り囲みかつその底部が横方
向に広がるように形成され、基準電位が印加され
た第２導電型の第７半導体層が設けられ、第６半
導体層に抵抗素子を介して上記入力電圧が印加さ
れる入力用の第２のトランジスタ とを具備したことを特徴とする入力保護回路。 ２ 前記第１のトランジスタには前記第１半導体
層の周囲を取り囲むように、不純物を高濃度に含
み、基準電位が印加された第２導電型の第８半導
体層が形成されている特許請求の範囲第１項に記
載の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26550385A JPS62125659A (ja) | 1985-11-26 | 1985-11-26 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26550385A JPS62125659A (ja) | 1985-11-26 | 1985-11-26 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62125659A JPS62125659A (ja) | 1987-06-06 |
| JPH0521344B2 true JPH0521344B2 (ja) | 1993-03-24 |
Family
ID=17418071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26550385A Granted JPS62125659A (ja) | 1985-11-26 | 1985-11-26 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62125659A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2824469B2 (ja) * | 1988-04-05 | 1998-11-11 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5181091A (en) * | 1988-04-29 | 1993-01-19 | Dallas Semiconductor Corp. | Integrated circuit with improved protection against negative transients |
| US5159426A (en) * | 1988-04-29 | 1992-10-27 | Dallas Semiconductor Corporation | Integrated circuit with improved battery protection |
| JP2712448B2 (ja) * | 1988-12-23 | 1998-02-10 | 富士電機株式会社 | 半導体装置 |
| US5210846B1 (en) * | 1989-05-15 | 1999-06-29 | Dallas Semiconductor | One-wire bus architecture |
| IT1231541B (it) * | 1989-07-25 | 1991-12-17 | Sgs Thomson Microelectronics | Dispositivo di protezione contro gli effetti parassiti provocati da impulsi negativi di tensione di alimentazione in circuiti integrati monolitici includenti un dispositivo di potenza per il pilotaggio di un carico induttivo ed un dispositivo di controllo per detto dispositivo di potenza. |
| JPH0390458U (ja) * | 1989-12-28 | 1991-09-13 | ||
| KR940005725B1 (ko) * | 1990-04-13 | 1994-06-23 | 가부시키가이샤 도시바 | 반도체 기억장치 및 그 캐리어주입방지방법 |
| EP0480582A3 (en) * | 1990-09-10 | 1992-07-22 | Fujitsu Limited | A semiconductor device with a protective element |
| DE4209523C1 (ja) * | 1992-03-24 | 1993-03-11 | Siemens Ag, 8000 Muenchen, De | |
| US5615130A (en) * | 1994-12-14 | 1997-03-25 | Dallas Semiconductor Corp. | Systems and methods to gather, store and transfer information from electro/mechanical tools and instruments |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772376A (en) * | 1980-10-24 | 1982-05-06 | Hitachi Ltd | Protective circuit device for semiconductor |
| JPS57115854A (en) * | 1981-01-09 | 1982-07-19 | Toshiba Corp | Input protective circuit |
-
1985
- 1985-11-26 JP JP26550385A patent/JPS62125659A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772376A (en) * | 1980-10-24 | 1982-05-06 | Hitachi Ltd | Protective circuit device for semiconductor |
| JPS57115854A (en) * | 1981-01-09 | 1982-07-19 | Toshiba Corp | Input protective circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62125659A (ja) | 1987-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |