JP2560010B2 - 積層ｐｎｐトランジスタ−の反飽和回路 - Google Patents
積層ｐｎｐトランジスタ−の反飽和回路Info
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- JP2560010B2 JP2560010B2 JP61139946A JP13994686A JP2560010B2 JP 2560010 B2 JP2560010 B2 JP 2560010B2 JP 61139946 A JP61139946 A JP 61139946A JP 13994686 A JP13994686 A JP 13994686A JP 2560010 B2 JP2560010 B2 JP 2560010B2
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- collector
- transistor
- npn transistor
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04126—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transistor switches
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Description
【発明の詳細な説明】 （発明の背景） 本発明は、モノリシック集積回路中のPNP型トランジ
スターのための反飽和回路に関する。このような集積回
路は、ほとんどの場合シリコン製である単一の半導体チ
ップ上に、表面酸化、写真食刻、エピタキシアル成長、
不純物拡散、金属化から成る好適な製造手順を経て形成
される。このようなプロセスでは、ダイオード、トラン
ジスター及び受動部品が好適な金属化によりチップ自身
上に相互に連結されて形成される。
スターのための反飽和回路に関する。このような集積回
路は、ほとんどの場合シリコン製である単一の半導体チ
ップ上に、表面酸化、写真食刻、エピタキシアル成長、
不純物拡散、金属化から成る好適な製造手順を経て形成
される。このようなプロセスでは、ダイオード、トラン
ジスター及び受動部品が好適な金属化によりチップ自身
上に相互に連結されて形成される。
半導体物質のチップ上の基板上に形成される積層され
たPNPトランジスターは、動作上の特別な問題を有して
いる。PNPトランジスターをその特性である飽和領域で
動作させると、集積回路全体を正確に動作させることを
難しくするような漏れ電流を発生することがある。トラ
ンジスターの電圧VCEが実質的に零まで落ちてしまう飽
和条件下では、ベース電圧がコレクター電圧と比較して
低くなり、そのためベース−コレクター接合が順方向に
バイアスされる。この事実は、真性トランジスターのベ
ース−コレクター接合を通してパラシティックPNPトラ
ンジスターを作りだすことを意味し、該真性トランジス
ターのコレクターは、そのコレクターがチップの半導体
材料の基板に相当するパラシティックトランジスターの
エミッターとして機能する。
たPNPトランジスターは、動作上の特別な問題を有して
いる。PNPトランジスターをその特性である飽和領域で
動作させると、集積回路全体を正確に動作させることを
難しくするような漏れ電流を発生することがある。トラ
ンジスターの電圧VCEが実質的に零まで落ちてしまう飽
和条件下では、ベース電圧がコレクター電圧と比較して
低くなり、そのためベース−コレクター接合が順方向に
バイアスされる。この事実は、真性トランジスターのベ
ース−コレクター接合を通してパラシティックPNPトラ
ンジスターを作りだすことを意味し、該真性トランジス
ターのコレクターは、そのコレクターがチップの半導体
材料の基板に相当するパラシティックトランジスターの
エミッターとして機能する。
一般にこの問題は、トランジスターの負荷インピーダ
ンスの変化とともにトランジスターが高い確実性で偶然
に飽和状態に導かれる場合だけでなく、電流のレベルに
起因して、積層されたPNPパワートランジスターにおい
て特に認識される。
ンスの変化とともにトランジスターが高い確実性で偶然
に飽和状態に導かれる場合だけでなく、電流のレベルに
起因して、積層されたPNPパワートランジスターにおい
て特に認識される。
（発明の概略） 従って本発明の目的は、積層されたPNPトランジスタ
ーのベース−コレクター接合が順方向にバイアスされる
ことを防止し、その結果として基板方向への漏れ電流の
発生を実質的に防止することを可能にする保護回路を提
供することにある。
ーのベース−コレクター接合が順方向にバイアスされる
ことを防止し、その結果として基板方向への漏れ電流の
発生を実質的に防止することを可能にする保護回路を提
供することにある。
本発明の他の目的は、温度変化によりその動作が実質
的に影響されない積層されたPNPトランジスターの反飽
和回路を提供することである。
的に影響されない積層されたPNPトランジスターの反飽
和回路を提供することである。
これらの目的と利点は特別に簡単で効果的な本発明の
回路により達成することができ、該回路は入力シグナル
や負荷の偶発的な条件によっても望ましくは飽和せず、
あるいはあまり深く飽和しないPNPトランジスターを含
むチップ上に容易に集積することができる。
回路により達成することができ、該回路は入力シグナル
や負荷の偶発的な条件によっても望ましくは飽和せず、
あるいはあまり深く飽和しないPNPトランジスターを含
むチップ上に容易に集積することができる。
最大ベース電流を制限することができるバイアス回路
のベースブランチにある電流源を有する、積層されたPN
Pトランジスターの飽和を防止するための本発明の回路
は、反飽和回路が実質的に、それぞれ前記電流源に連結
されたエミッターを有する２つのトランジスターQN1及
びQN2と、QN1のベースをバイアスするための２つの抵抗
器R1及びR2で形成される電圧ディバイダーから成り、前
記電流源と連結されたQN1はそのコレクターを通して前
記PNPトランジスターのベースに連結され、QN2のコレク
ターは前記PNPトランジスターのエミッターに連結さ
れ、かつQN2のベースはダイオードD1を通して前記PNPト
ランジスターのコレクターに連結されており、更に前記
抵抗器R1及びR2によりQN1のベースをバイアスしてこれ
により下式（環状結線中に可能な受動素子が存在しない
場合） （ここで は、その値を越えるとトランジスターQN2が通電してPNP
トランジスターのベース電流を制限しその飽和を防止す
るPNPトランジスターのコレクターとベース間の最大許
容電圧である）を満足するようにR1及びR2の値を設定す
ることによりQN1のVCEを調節するようにしたことを特徴
とする。
のベースブランチにある電流源を有する、積層されたPN
Pトランジスターの飽和を防止するための本発明の回路
は、反飽和回路が実質的に、それぞれ前記電流源に連結
されたエミッターを有する２つのトランジスターQN1及
びQN2と、QN1のベースをバイアスするための２つの抵抗
器R1及びR2で形成される電圧ディバイダーから成り、前
記電流源と連結されたQN1はそのコレクターを通して前
記PNPトランジスターのベースに連結され、QN2のコレク
ターは前記PNPトランジスターのエミッターに連結さ
れ、かつQN2のベースはダイオードD1を通して前記PNPト
ランジスターのコレクターに連結されており、更に前記
抵抗器R1及びR2によりQN1のベースをバイアスしてこれ
により下式（環状結線中に可能な受動素子が存在しない
場合） （ここで は、その値を越えるとトランジスターQN2が通電してPNP
トランジスターのベース電流を制限しその飽和を防止す
るPNPトランジスターのコレクターとベース間の最大許
容電圧である）を満足するようにR1及びR2の値を設定す
ることによりQN1のVCEを調節するようにしたことを特徴
とする。
（好適な実施例の説明） 本発明をより詳細に説明するために、本発明の特に好
ましい実施例を示す電気線図である添付図面を参照して
説明を続けるが、本実施例は本発明を限定するものでは
ない。
ましい実施例を示す電気線図である添付図面を参照して
説明を続けるが、本実施例は本発明を限定するものでは
ない。
図面において、PNPトランジスターQP1は、負荷抵抗RC
に連結するように示され、バイアス回路のベースブラン
チに総括的な電流源IMAXを有している。該源は通常前記
トランジスターのベース電流を予め設定した最大値に制
限することができる。本実施例の反飽和回路は、それぞ
れQN1及びQN2である２つのNPNトランジスター、ダイオ
ードD1及び図示の通り連結された２つの抵抗器R1及びR2
から形成されるディバイダーにより示されている。従っ
て電流源IMAXを通る最大電流は実質的にPNPトランジス
ターQP1のベース電流及びトランジスターQN2を通るよう
に生ずることのある電流 の合計として表される。
に連結するように示され、バイアス回路のベースブラン
チに総括的な電流源IMAXを有している。該源は通常前記
トランジスターのベース電流を予め設定した最大値に制
限することができる。本実施例の反飽和回路は、それぞ
れQN1及びQN2である２つのNPNトランジスター、ダイオ
ードD1及び図示の通り連結された２つの抵抗器R1及びR2
から形成されるディバイダーにより示されている。従っ
て電流源IMAXを通る最大電流は実質的にPNPトランジス
ターQP1のベース電流及びトランジスターQN2を通るよう
に生ずることのある電流 の合計として表される。
負荷RCのある値のためにあるいは他の理由でトランジ
スターQP1が飽和状態に近付いた場合、トランジスターQ
N2に通電してベース電流Ibを積極的に源IMAXにより予め
設定された最大値より小さくなるよう制限すれば十分で
ある。
スターQP1が飽和状態に近付いた場合、トランジスターQ
N2に通電してベース電流Ibを積極的に源IMAXにより予め
設定された最大値より小さくなるよう制限すれば十分で
ある。
従って通常の動作条件下でトランジスターQP1が飽和
条件外にある場合、つまりそのコレクター−ベース電圧 が一定の予め設定した値 より小さい場合には、トランジスターQN1（ベース電流
源と連結している）のコレクターとエミッターは下記の
方程式を満足する。
条件外にある場合、つまりそのコレクター−ベース電圧 が一定の予め設定した値 より小さい場合には、トランジスターQN1（ベース電流
源と連結している）のコレクターとエミッターは下記の
方程式を満足する。
一定の許容最大値VCBをトランジスターQP1のコレクタ
ー−ベース電圧として予め設定しておくと、トランジス
ターQN1のコレクターとエミッター間の電圧が下記の方
程式を満足するようにR1及びR2の大きさを好適に変化さ
せることが可能になる。
ー−ベース電圧として予め設定しておくと、トランジス
ターQN1のコレクターとエミッター間の電圧が下記の方
程式を満足するようにR1及びR2の大きさを好適に変化さ
せることが可能になる。
ベースとコレクターの間に存在する大きな電圧差のた
め、トランジスターQN2は通常の場合カットオフの状態
つまり通電しない状態にある。PNPトランジスターQP1が
飽和領域に入る（例えば負荷インピーダンスの突然の低
下により）と、そのエミッターとコレクター間の突然の
電圧降下とその結果生ずる負荷抵抗RCを横切る電圧上昇
は、トランジスターQN2のベース電圧を、該トランジス
ターに通電することを決定するそのコレクター電圧にほ
ぼ達するまで近付ける。
め、トランジスターQN2は通常の場合カットオフの状態
つまり通電しない状態にある。PNPトランジスターQP1が
飽和領域に入る（例えば負荷インピーダンスの突然の低
下により）と、そのエミッターとコレクター間の突然の
電圧降下とその結果生ずる負荷抵抗RCを横切る電圧上昇
は、トランジスターQN2のベース電圧を、該トランジス
ターに通電することを決定するそのコレクター電圧にほ
ぼ達するまで近付ける。
従って電流 は、源IMAXにより決定される最大のベース電流から実質
的なかなりの部分を差し引き、PNPトランジスターQP1の
有効なベース電流Ibを大きく減少させ、これにより飽和
状態になることを防止し又はその度合を制限する。
的なかなりの部分を差し引き、PNPトランジスターQP1の
有効なベース電流Ibを大きく減少させ、これにより飽和
状態になることを防止し又はその度合を制限する。
通常の負荷の状態に再セットすると、トランジスター
QN2はカットオフの状態に戻り、続いてそのベース電圧
と電流 が再度零に落ちる。
QN2はカットオフの状態に戻り、続いてそのベース電圧
と電流 が再度零に落ちる。
本実施例の反飽和回路は、温度の変化に実質的に影響
されないという付加的な利点を提供する。
されないという付加的な利点を提供する。
実際に上記に説明した式中の全ての符号は同じ型の温
度依存性を有し、従って同じ特性の接合に関連する全て
の電圧は温度が上昇するにつれて、そこにトランジスタ
ーQP1の飽和を防止し又はその度合を制限するために存
在する反飽和回路の電圧 を減少させる。
度依存性を有し、従って同じ特性の接合に関連する全て
の電圧は温度が上昇するにつれて、そこにトランジスタ
ーQP1の飽和を防止し又はその度合を制限するために存
在する反飽和回路の電圧 を減少させる。
好適な実施例である電気ダイアグラムを参照して本発
明を説明してきたが、そのようなダイアグラムについて
当業者は添付した特許請求の範囲に記載した本発明の範
囲内において種々の変化及び変形を施すことができる。
明を説明してきたが、そのようなダイアグラムについて
当業者は添付した特許請求の範囲に記載した本発明の範
囲内において種々の変化及び変形を施すことができる。
例えば本発明の回路は他の素子を含んでいてもよい。
例示すると、抵抗器のような受動素子を本回路の種々の
ブランチに挿入することができ、例えば抵抗器を異なっ
た理由によりトランジスターQP1,QN1及びQN2の１又はそ
れ以上のベースブランチ、又はトランジスターQN2のコ
レクターブランチに、本発明の回路の本質的な動作を変
化させることなく挿入することができる。
例示すると、抵抗器のような受動素子を本回路の種々の
ブランチに挿入することができ、例えば抵抗器を異なっ
た理由によりトランジスターQP1,QN1及びQN2の１又はそ
れ以上のベースブランチ、又はトランジスターQN2のコ
レクターブランチに、本発明の回路の本質的な動作を変
化させることなく挿入することができる。
従って図示したものと異なり、１又はそれ以上の受動
素子が上記に説明した式に関連する回路の考慮すべき環
状結線に挿入されている場合は、明らかに該式はそれ自
身、前述の予め設定した許容電圧 に対応する条件の環状回路に存在する上記１又はそれ以
上の受動素子に関連する電圧降下を表示する符号VRを含
むものである。
素子が上記に説明した式に関連する回路の考慮すべき環
状結線に挿入されている場合は、明らかに該式はそれ自
身、前述の予め設定した許容電圧 に対応する条件の環状回路に存在する上記１又はそれ以
上の受動素子に関連する電圧降下を表示する符号VRを含
むものである。
（発明の効果） 本発明は、PNPトランジスター用の反飽和回路を提供
することができる。本発明の回路は、該PNPトランジス
ターが飽和状態に近づいたことを検出することができ、
かつ該PNPトランジスターのバイアス回路のベースブラ
ンチ中にある電流を制限する源に連結されたトランジス
ターへ通電することを決定することにより飽和を阻害し
又は飽和の度合いを制限するために本発明の回路が存在
するものであり、これにより該PNPトランジスターの実
際のベース電流を強制的に減少させて、その飽和を制限
することができる。
することができる。本発明の回路は、該PNPトランジス
ターが飽和状態に近づいたことを検出することができ、
かつ該PNPトランジスターのバイアス回路のベースブラ
ンチ中にある電流を制限する源に連結されたトランジス
ターへ通電することを決定することにより飽和を阻害し
又は飽和の度合いを制限するために本発明の回路が存在
するものであり、これにより該PNPトランジスターの実
際のベース電流を強制的に減少させて、その飽和を制限
することができる。
図面は、本発明の好ましい実施例の電気線図を示すもの
である。 QP1……PNPトランジスター QN1,QN2……NPNトランジスター RC……負荷抵抗、D1……ダイオード Ib， ……電流 IMAX……電流源 R1，R2……抵抗器
である。 QP1……PNPトランジスター QN1,QN2……NPNトランジスター RC……負荷抵抗、D1……ダイオード Ib， ……電流 IMAX……電流源 R1，R2……抵抗器
Claims (2)
- 【請求項１】ベースブランチへ印加される最大ベース電
流を決定できる電流源、回路の共通の高いポテンシャル
ノードに接続されたエミッタ及び負荷を通して回路の共
通の低いポテンシャルノードに接続されたコレクタを有
する集積PNPトランジスタ用の反飽和回路であって、 エミッタ、ベース及びコレクタを有する第１のNPNトラ
ンジスタ及び エミッタ、ベース及びコレクタを有する第２のNPNトラ
ンジスタを含んで成り、 前記第１のNPNトランジスタのエミッタ及び前記第２の
トランジスタのエミッタが共通接続されて前記電流源の
一方の極に接続され、 前記電流源の他の極が回路の前記共通の低いポテンシャ
ルノードに接続され、 前記第１のNPNトランジスタのコレクタが、回路の入力
ノードを構成する前記PNPトランジスタのベースに接続
され、 前記第１のNPNトランジスタのベースが、少なくとも該
第１のNPNトランジスタのベース及びコレクタ間に接続
された第１の抵抗及び前記第１のNPNトランジスタのベ
ース及びエミッタ間に接続された第２の抵抗により形成
される電圧ディバイダの中間ノードに接続され、 前記第２のNPNトランジスタのコレクタが、回路の前記
共通の高いポテンシャルノードに接続され、 前記第２のNPNトランジスタのベースが、そのアノード
が回路の出力ノードを構成する前記PNPトランジスタの
コレクタに接続されているダイオードのカソードに接続
され、 前記第１のNPNトランジスタのベースをバイアスする前
記電圧ディバイダを形成する前記抵抗の値が、前記第１
のNPNトランジスタのコレクタ−エミッタ電圧VCEN1が下
記式 VCEN1＝VBEN2＋VD1−VCBMAX （ここでVBEN2は前記第２のNPNトランジスタのベース−
エミッタ電圧、VD1は前記ダイオードの電圧降下及びV
CBMAXは前記PNPトランジスタのコレクタとベース間の所
望の最大許容電圧である） を満足するよう調整された反飽和回路。 - 【請求項２】前記第１のNPNトランジスタのVCEN1が下記
式 VCEN1＝VBEN2＋VD1−VCBMAX＋（VR） （ここで（VR）は上記式が関連する回路に存在する任意
の能動素子の電圧降下である） を満足するよう調整された特許請求の範囲第１項に記載
の反飽和回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT21272A/85 | 1985-06-24 | ||
| IT8521272A IT1209647B (it) | 1985-06-24 | 1985-06-24 | Circuito antisaturazione per transistore pnp integrato. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61296803A JPS61296803A (ja) | 1986-12-27 |
| JP2560010B2 true JP2560010B2 (ja) | 1996-12-04 |
Family
ID=11179341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61139946A Expired - Lifetime JP2560010B2 (ja) | 1985-06-24 | 1986-06-16 | 積層ｐｎｐトランジスタ−の反飽和回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4701638A (ja) |
| JP (1) | JP2560010B2 (ja) |
| DE (1) | DE3619346C2 (ja) |
| FR (1) | FR2583922B1 (ja) |
| GB (1) | GB2176960B (ja) |
| IT (1) | IT1209647B (ja) |
| NL (1) | NL8601646A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1185878B (it) * | 1985-08-09 | 1987-11-18 | Sgs Microelettronica Spa | Circuito antisaturazione per transistore pnp integrato con caratteristica di intervento definibile secondo una funzione prefissata |
| GB2229056A (en) * | 1989-03-10 | 1990-09-12 | Philips Electronic Associated | Differential amplifiers |
| US5036218A (en) * | 1990-03-21 | 1991-07-30 | International Business Machines Corporation | Antisaturation circuit |
| US5184036A (en) * | 1991-08-09 | 1993-02-02 | Delco Electronics Corporation | Method of limiting output current from an interface drive circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2113062C3 (de) * | 1971-03-18 | 1975-12-04 | Heinrich Luehr Vdi Staubtechnik, 4960 Stadthagen | Verfahren zum Entstauben von Feinststaub enthaltenden Staubgasen mittels Taschen- oder Schlauchfiltern |
| JPS5153483A (ja) * | 1974-11-06 | 1976-05-11 | Hitachi Ltd | |
| US4213068A (en) * | 1978-01-30 | 1980-07-15 | Rca Corporation | Transistor saturation control |
| DE2947599A1 (de) * | 1979-11-26 | 1981-05-27 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierbare halbleiterschaltung |
| JPS6059771B2 (ja) * | 1980-03-10 | 1985-12-26 | 富士通株式会社 | 電子回路 |
| JPS5855582B2 (ja) * | 1981-11-13 | 1983-12-10 | 株式会社東芝 | 透視性テ−プカセツト |
| JPS60141011A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | コレクタ飽和抑制回路 |
-
1985
- 1985-06-24 IT IT8521272A patent/IT1209647B/it active
-
1986
- 1986-04-17 GB GB8609406A patent/GB2176960B/en not_active Expired
- 1986-05-07 US US06/860,741 patent/US4701638A/en not_active Expired - Lifetime
- 1986-06-09 DE DE3619346A patent/DE3619346C2/de not_active Expired - Fee Related
- 1986-06-16 JP JP61139946A patent/JP2560010B2/ja not_active Expired - Lifetime
- 1986-06-23 FR FR868609051A patent/FR2583922B1/fr not_active Expired - Lifetime
- 1986-06-24 NL NL8601646A patent/NL8601646A/nl not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| GB2176960A (en) | 1987-01-07 |
| DE3619346A1 (de) | 1987-01-02 |
| GB8609406D0 (en) | 1986-05-21 |
| FR2583922B1 (fr) | 1991-04-19 |
| IT8521272A0 (it) | 1985-06-24 |
| JPS61296803A (ja) | 1986-12-27 |
| US4701638A (en) | 1987-10-20 |
| IT1209647B (it) | 1989-08-30 |
| DE3619346C2 (de) | 1995-01-05 |
| FR2583922A1 (fr) | 1986-12-26 |
| GB2176960B (en) | 1989-07-19 |
| NL8601646A (nl) | 1987-01-16 |
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