JPS61296803A - 積層ｐｎｐトランジスタ−の反飽和回路 - Google Patents
積層ｐｎｐトランジスタ−の反飽和回路Info
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- JPS61296803A JPS61296803A JP61139946A JP13994686A JPS61296803A JP S61296803 A JPS61296803 A JP S61296803A JP 61139946 A JP61139946 A JP 61139946A JP 13994686 A JP13994686 A JP 13994686A JP S61296803 A JPS61296803 A JP S61296803A
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- transistor
- current
- saturation
- pnp transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04126—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transistor switches
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- Bipolar Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の背景）
本発明は、モノリシック集積回路中のＰＮＰ型トランジ
スターのための反飽和回路に関する。このような集積回
路は、はとんどの場合シリコン製である単一の半導体チ
ップ上に、表面酸化、写真食刻、エピタキシアル成長、
不純物拡散、金属化から成る好適な製造手順を経て形成
される。このようなプロセスでは、ダイオード、トラン
ジスター及び受動部品が好適な金属化によりチップ自身
上に相互に連結されて形成される。
スターのための反飽和回路に関する。このような集積回
路は、はとんどの場合シリコン製である単一の半導体チ
ップ上に、表面酸化、写真食刻、エピタキシアル成長、
不純物拡散、金属化から成る好適な製造手順を経て形成
される。このようなプロセスでは、ダイオード、トラン
ジスター及び受動部品が好適な金属化によりチップ自身
上に相互に連結されて形成される。
半導体物質のチップ上の基板上に形成される積層された
ＰＮＰ トランジスターは、動作上の特別な問題を有し
ている。ＰＮＰ トランジスターをその特性である飽和
領域で動作させると、集積回路全体を正確に動作させる
ことを難しくするような漏れ電流を発生することがある
。トランジスターの電圧■。が実質的に零まで落ちてし
まう飽和条件下では、ベース電圧がコレクター電圧と比
較して低くなり、そのためベース−コレクター接合が順
方向にバイアスされる。この事実は、真性トランジスタ
ーのベース−コレクター接合を通してバラシティツクＰ
ＮＰ トランジスターを作りだすことを意味し、該真性
トランジスターのコレクターは、そのコレクターがチッ
プの半導体材料の基板に相当するパラシティツクトラン
ジスターのエミッターとして機能する。
ＰＮＰ トランジスターは、動作上の特別な問題を有し
ている。ＰＮＰ トランジスターをその特性である飽和
領域で動作させると、集積回路全体を正確に動作させる
ことを難しくするような漏れ電流を発生することがある
。トランジスターの電圧■。が実質的に零まで落ちてし
まう飽和条件下では、ベース電圧がコレクター電圧と比
較して低くなり、そのためベース−コレクター接合が順
方向にバイアスされる。この事実は、真性トランジスタ
ーのベース−コレクター接合を通してバラシティツクＰ
ＮＰ トランジスターを作りだすことを意味し、該真性
トランジスターのコレクターは、そのコレクターがチッ
プの半導体材料の基板に相当するパラシティツクトラン
ジスターのエミッターとして機能する。
一般にこの問題は、トランジスターの負荷インピーダン
スの変化とともにトランジスターが高い確実性で偶然に
飽和状態に導かれる場合だけでなく、電流のレベルに起
因して、積層されたＰＮＰパワートランジスターにおい
て特に認識される。
スの変化とともにトランジスターが高い確実性で偶然に
飽和状態に導かれる場合だけでなく、電流のレベルに起
因して、積層されたＰＮＰパワートランジスターにおい
て特に認識される。
（発明の概略）
従って本発明の目的は、積層されたＰＮＰトランジスタ
ーのベース−コレクター接合が順方向にバイアスされる
ことを防止し、その結果として基板方向への漏れ電流の
発生を実質的に防止することを可能にする保護回路を提
供することにある。
ーのベース−コレクター接合が順方向にバイアスされる
ことを防止し、その結果として基板方向への漏れ電流の
発生を実質的に防止することを可能にする保護回路を提
供することにある。
本発明の他の目的は、温度変化によりその動作が実質的
に影響されない積層されたＰＮＰ トランジスターの反
飽和回路を提供することである。
に影響されない積層されたＰＮＰ トランジスターの反
飽和回路を提供することである。
これらの目的と利点は特別に簡単で効果的な本発明の回
路により達成することができ、該回路は ′入力シグナ
ルや負荷の偶発的な条件によっても望ましくは飽和せず
、あるいはあまり深く飽和しないＰＮＰ ｌ−ランシス
ターを含むチップ上に容易に集積することができる。
路により達成することができ、該回路は ′入力シグナ
ルや負荷の偶発的な条件によっても望ましくは飽和せず
、あるいはあまり深く飽和しないＰＮＰ ｌ−ランシス
ターを含むチップ上に容易に集積することができる。
最大ベース電流を制限することができるバイアス回路の
ベースブランチにある電流発振器を有する、積層された
ＰＮＰ トランジスターの飽和を防止するための本発明
の回路は、反飽和回路が実質的に、それぞれ前記電流発
振器に連結されたエミッターを有する２つのトランジス
ターＱＮＩ及びＱＮ２と、ＱＮＩのベースをバイアスす
るための２つの抵抗器Ｒ，及びＲ，で形成される電圧デ
ィバイダーから成り、前記電流発振器と連結されたＱＮ
Ｉはそのコレクターを通して前記ＰＮＰ トランジスタ
ーのベースに連結され、ＱＮ２のコレクターは前記ＰＮ
Ｐ トランジスターのエミッターに連結され、かつＱＮ
２のベースはダイオードＤ１を通して前記ＰＮＰトラン
ジスターのコレクターに連結されており、更に前記抵抗
器Ｒ，及びＲ２によりＱＮＩのベースをバイアスしてこ
れにより下式（環状結線中に可能な受動素子が存在しな
い場合） ｖｅ Ｅ ”＝ ｖｌ Ｅ ＋Ｖ Ｄ−Ｖ ＣＩＨＡ
％ル’／ ｆｉｌｌ （ここで■。、イは、その値を越えるとトランジスター
ＱＮ２が通電してＰＮＰ トランジスターのベース電流
を制限しその飽和を防止するＰＮＰトランジスターのコ
レクターとベース間の最大許容電圧である）を満足する
ようにＲ１及びＲ２の値を設定することによりＱＮＩの
ｖｃ！を調節するようにしたことを特徴とする。
ベースブランチにある電流発振器を有する、積層された
ＰＮＰ トランジスターの飽和を防止するための本発明
の回路は、反飽和回路が実質的に、それぞれ前記電流発
振器に連結されたエミッターを有する２つのトランジス
ターＱＮＩ及びＱＮ２と、ＱＮＩのベースをバイアスす
るための２つの抵抗器Ｒ，及びＲ，で形成される電圧デ
ィバイダーから成り、前記電流発振器と連結されたＱＮ
Ｉはそのコレクターを通して前記ＰＮＰ トランジスタ
ーのベースに連結され、ＱＮ２のコレクターは前記ＰＮ
Ｐ トランジスターのエミッターに連結され、かつＱＮ
２のベースはダイオードＤ１を通して前記ＰＮＰトラン
ジスターのコレクターに連結されており、更に前記抵抗
器Ｒ，及びＲ２によりＱＮＩのベースをバイアスしてこ
れにより下式（環状結線中に可能な受動素子が存在しな
い場合） ｖｅ Ｅ ”＝ ｖｌ Ｅ ＋Ｖ Ｄ−Ｖ ＣＩＨＡ
％ル’／ ｆｉｌｌ （ここで■。、イは、その値を越えるとトランジスター
ＱＮ２が通電してＰＮＰ トランジスターのベース電流
を制限しその飽和を防止するＰＮＰトランジスターのコ
レクターとベース間の最大許容電圧である）を満足する
ようにＲ１及びＲ２の値を設定することによりＱＮＩの
ｖｃ！を調節するようにしたことを特徴とする。
（好適な実施例の説明）
本発明をより詳細に説明するために、本発明の特に好ま
しい実施例を示す電気線図である添付図面を参照して説
明を続けるが、本実施例は本発明を限定するものではな
い。
しい実施例を示す電気線図である添付図面を参照して説
明を続けるが、本実施例は本発明を限定するものではな
い。
図面において、ＰＮＰ トランジスターＱＰＩは、負荷
抵抗Ｒｃに連結するように示され、バイアス回路のベー
スブランチに総括的な電流発振器Ｉ 、ＡＸを有してい
る。該発振器は通常前記トランジスターのベース電流を
予め設定した最大値に制限することができる。本実施例
の反飽和回路は、それぞれＱＮＩ及びＱＮ２である２つ
のＮＰＮ ｌ−ランシスター、ダイオードＤ１及び図示
の通り連結された２つの抵抗器ＲＩ及びＲ２から形成さ
れるディバイダーにより示されている。従って電流発振
器１ 、ＡＸを通る最大電流は実質的にＰＮＰ Ｉ−ラ
ンシスターＱＰＩのベース電流及びトランジスター〇Ｎ
２を通るように生ずることのある電流１，７の合計とし
て表される。
抵抗Ｒｃに連結するように示され、バイアス回路のベー
スブランチに総括的な電流発振器Ｉ 、ＡＸを有してい
る。該発振器は通常前記トランジスターのベース電流を
予め設定した最大値に制限することができる。本実施例
の反飽和回路は、それぞれＱＮＩ及びＱＮ２である２つ
のＮＰＮ ｌ−ランシスター、ダイオードＤ１及び図示
の通り連結された２つの抵抗器ＲＩ及びＲ２から形成さ
れるディバイダーにより示されている。従って電流発振
器１ 、ＡＸを通る最大電流は実質的にＰＮＰ Ｉ−ラ
ンシスターＱＰＩのベース電流及びトランジスター〇Ｎ
２を通るように生ずることのある電流１，７の合計とし
て表される。
負荷Ｒ０のある値のためにあるいは他の理由でトランジ
スターＱＰＩが飽和状態に近付いた場合、トランジスタ
ーＱＮ２に通電してベース電流１ｂを積極的に発振器１
．□により予め設定された最大値より小さくなるよう制
限すれば十分である。
スターＱＰＩが飽和状態に近付いた場合、トランジスタ
ーＱＮ２に通電してベース電流１ｂを積極的に発振器１
．□により予め設定された最大値より小さくなるよう制
限すれば十分である。
従って通常の動作条件下でトランジスターＱＰ１が飽和
条件外にある場合、つまりそのコレクター−ベース電圧
Ｖｅｌ が一定の予め設定した値戸ｆ ｖｃ”Ｒ４により小さい場合には、トランジスターＱＮ
１ （ベース電流発振器と連結している）のコレクター
とエミッターは下記の方程式を満足する。
条件外にある場合、つまりそのコレクター−ベース電圧
Ｖｅｌ が一定の予め設定した値戸ｆ ｖｃ”Ｒ４により小さい場合には、トランジスターＱＮ
１ （ベース電流発振器と連結している）のコレクター
とエミッターは下記の方程式を満足する。
ｖＣｔ ”ＶＩＩＥ ＋ｖＤ、 ＶＣＩ＋、。
ｈ／ｆ Ａ／ｚ
一定の許容最大値ＶＣＩ をトランジスターＱＰ１の
コレクター−ベース電圧として予め設定しておくと、ト
ランジスターＱＮＩのコレクターとエミッター間の電圧
が下記の方程式を満足するようにＲ，及びＲ２の大きさ
を好適に変化させることが可能になる。
コレクター−ベース電圧として予め設定しておくと、ト
ランジスターＱＮＩのコレクターとエミッター間の電圧
が下記の方程式を満足するようにＲ，及びＲ２の大きさ
を好適に変化させることが可能になる。
ｖＣｔ ＝＝ ＶＩＩＥ ＋ ＶＤＩ ＭＣＩＩＭＡ
ＸＩｆｆ ＰＩ３ ベースとコレクターの間に存在する大きな電圧差のため
、トランジスター〇Ｎ２は通常の場合カットオフの状態
つまり通電しない状態にある。ＰＮＰトランジスターＱ
ＰＩが飽和領域に入る（例えば負荷インピーダンスの突
然の低下により）と、そのエミッターとコレクター間の
突然の電圧降下とその結果生ずる負荷抵抗Ｒｃを横切る
電圧上昇は、トランジスターＱＮ２のベース電圧を、該
トランジスターに通電することを決定するそのコレクタ
ー電圧にほぼ達するまで近付ける。
ＸＩｆｆ ＰＩ３ ベースとコレクターの間に存在する大きな電圧差のため
、トランジスター〇Ｎ２は通常の場合カットオフの状態
つまり通電しない状態にある。ＰＮＰトランジスターＱ
ＰＩが飽和領域に入る（例えば負荷インピーダンスの突
然の低下により）と、そのエミッターとコレクター間の
突然の電圧降下とその結果生ずる負荷抵抗Ｒｃを横切る
電圧上昇は、トランジスターＱＮ２のベース電圧を、該
トランジスターに通電することを決定するそのコレクタ
ー電圧にほぼ達するまで近付ける。
従って電流１ ｅ、は、発振器Ｉ ＮＡＸにより決定さ
れる最大のベース電流から実質的なかなりの部分を差し
引き、ＰＮＰ ｌ−ランシスターＱＰＩの有効なベース
電流１ｂを大きく減少させ、これにより飽和状態になる
ことを防止し又はその度合を制限する。
れる最大のベース電流から実質的なかなりの部分を差し
引き、ＰＮＰ ｌ−ランシスターＱＰＩの有効なベース
電流１ｂを大きく減少させ、これにより飽和状態になる
ことを防止し又はその度合を制限する。
通常の負荷の状態に再セットすると、トランジスターＱ
Ｎ２はカットオフの状態に戻り、続いてそのベース電圧
と電流ＩＣＮ２が再度零に落ちる。
Ｎ２はカットオフの状態に戻り、続いてそのベース電圧
と電流ＩＣＮ２が再度零に落ちる。
本実施例の反飽和回路は、温度の変化に実質的に影響さ
れないという付加的な利点を提供する。
れないという付加的な利点を提供する。
実際に上記に説明した式中の全ての符号は同じ型の温度
依存性を有し、従って同じ特性の接合に関連する全ての
電圧は温度が上昇するにつれて、そこにトランジスター
ＱＰＩの飽和を防止し又はその度合を制限するために存
在する反飽和回路の電圧ｖｃ８ＭＡ、ｅ減少させる。
依存性を有し、従って同じ特性の接合に関連する全ての
電圧は温度が上昇するにつれて、そこにトランジスター
ＱＰＩの飽和を防止し又はその度合を制限するために存
在する反飽和回路の電圧ｖｃ８ＭＡ、ｅ減少させる。
好適な実施例である電気ダイアダラムを参照して本発明
を説明してきたが、そのようなダイアダラムについて当
業者は添付した特許請求の範囲に記載した本発明の範囲
内において種々の変化及び変形を施すことができる。
を説明してきたが、そのようなダイアダラムについて当
業者は添付した特許請求の範囲に記載した本発明の範囲
内において種々の変化及び変形を施すことができる。
例えば本発明の回路は他の素子を含んでいてもよい。例
示すると、抵抗器のような受動素子を本回路の種々のブ
ランチに挿入することができ、例えば抵抗器を異なった
理由によりトランジスターＱＰＩ、ＱＮＩ及びＱＮ２の
１又はそれ以上のベースブランチ、又はトランジスター
ＱＮ２のコレクターブランチに、本発明の回路の本質的
な動作を変化させることなく挿入することができる。
示すると、抵抗器のような受動素子を本回路の種々のブ
ランチに挿入することができ、例えば抵抗器を異なった
理由によりトランジスターＱＰＩ、ＱＮＩ及びＱＮ２の
１又はそれ以上のベースブランチ、又はトランジスター
ＱＮ２のコレクターブランチに、本発明の回路の本質的
な動作を変化させることなく挿入することができる。
従って図示したものと異なり、１又はそれ以上の受動素
子が上記に説明した式に関連する回路の考慮すべき環状
結線に挿入されている場合は、明らかに該式はそれ自身
、前述の予め設定した許容電圧ＶＣＨッ、に対応する条
件の環状回路に存在する上記１又は去れ以上の受動素子
に関連する電圧降下を表示する符号■えを含むものであ
る。
子が上記に説明した式に関連する回路の考慮すべき環状
結線に挿入されている場合は、明らかに該式はそれ自身
、前述の予め設定した許容電圧ＶＣＨッ、に対応する条
件の環状回路に存在する上記１又は去れ以上の受動素子
に関連する電圧降下を表示する符号■えを含むものであ
る。
（発明の効果）
本発明は、ＰＮＰトランジスター用の反飽和回路を提供
することができる。本発明の回路は、該ＰＮＰ トラン
ジスターが飽和状態に近づいたことを検出することがで
き、かつ該ＰＮＰ Ｉ−ランシスターのバイアス回路の
ベースブランチ中にある電流を制限する発振器に連結さ
れたトランジスターへ通電することを決定することによ
り飽和を阻害し又は飽和の度合いを制限するために本発
明の回路が存在するものであり、これにより該ＰＮＰ
トランジスターの実際のベース電流を強制的に減少させ
て、その飽和を制限することができる。
することができる。本発明の回路は、該ＰＮＰ トラン
ジスターが飽和状態に近づいたことを検出することがで
き、かつ該ＰＮＰ Ｉ−ランシスターのバイアス回路の
ベースブランチ中にある電流を制限する発振器に連結さ
れたトランジスターへ通電することを決定することによ
り飽和を阻害し又は飽和の度合いを制限するために本発
明の回路が存在するものであり、これにより該ＰＮＰ
トランジスターの実際のベース電流を強制的に減少させ
て、その飽和を制限することができる。
図面は、本発明の好ましい実施例の電気線図を示すもの
である。 ＱＰＩ・・・ＰＮＰ ｌ−ランシスターＱＮＩ、ＱＮ２
・・・ＮＰＮトランジスターＲｃ ・・・負荷抵抗 Ｄ
ｌ・・・ダイオードＩｂ＋ＩｃＮｘ ・・・電流 Ｉ ＭＡＮ ・・・電流発振器 Ｒ＋、Ｒｚ ・・・抵抗器
である。 ＱＰＩ・・・ＰＮＰ ｌ−ランシスターＱＮＩ、ＱＮ２
・・・ＮＰＮトランジスターＲｃ ・・・負荷抵抗 Ｄ
ｌ・・・ダイオードＩｂ＋ＩｃＮｘ ・・・電流 Ｉ ＭＡＮ ・・・電流発振器 Ｒ＋、Ｒｚ ・・・抵抗器
Claims (1)
- 【特許請求の範囲】 １、バイアス回路のベースブランチに最大ベース電流を
制限することのできる総括的な電流発振器を有する積層
ＰＮＰトランジスターの反飽和回路において、該反飽和
回路は実質的に、それぞれ前記電流発振器に連結された
エミッターを有する２つのトランジスターＱＮ１及びＱ
Ｎ２と、ＱＮ１のベースをバイアスするための２つの抵
抗器Ｒ＿１及びＲ＿２とで形成される電圧ディバイダー
から成り、前記電流発振器と前記ＰＮＰトランジスター
との間で該電流発振器に連結されたＱＮ１はそのコレク
ターを通してＰＮＰトランジスターのベースに連結され
、ＱＮ２のコレクターは前記ＰＮＰトランジスターのエ
ミッターに連結され、かつＱＮ２のベースはダイオード
Ｄ１を通して前記ＰＮＰトランジスターのコレクターに
連結されており、更に前記抵抗器Ｒ＿１及びＲ＿２によ
りＱＮ１のベースをバイアスしてこれにより下式 Ｖ＿Ｃ＿Ｅ＿＿Ｎ＿＿１＝Ｖ＿Ｂ＿Ｅ＿＿Ｎ＿＿２＋Ｖ
＿Ｄ＿１−Ｖ＿Ｃ＿Ｂ＿＿Ｍ＿＿Ａ＿＿Ｘ＋（Ｖ＿Ｒ）
（ここでＶ＿Ｃ＿Ｂ＿＿Ｍ＿＿Ａ＿＿Ｘは、その値を越
えるとトランジスターＱＮ２が通電してＰＮＰトランジ
スターのベース電流を制限しその飽和を防止するＰＮＰ
トランジスターのコレクターとベース間の最大許容電圧
であり、（Ｖ＿Ｒ）は、Ｖ＿Ｃ＿Ｂ＿＿Ｍ＿＿Ａ＿＿Ｘ
に対応する状態における回路中の考慮すべき環状結線中
に存在する１又はそれ以上の受動素子に関する総括的な
全電圧降下である）を満足するようにＲ＿１及びＲ＿２
の値を設定することによりＱＮ１のＶ＿Ｃ＿Ｅを調節す
るようにしたことを特徴とする反飽和回路。 ２、（Ｖ＿Ｒ）が実質的に零に等しく、回路の考慮すべ
き環状結線に受動素子が存在しない特許請求の範囲第１
項に記載の反飽和回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT21272A/85 | 1985-06-24 | ||
| IT8521272A IT1209647B (it) | 1985-06-24 | 1985-06-24 | Circuito antisaturazione per transistore pnp integrato. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61296803A true JPS61296803A (ja) | 1986-12-27 |
| JP2560010B2 JP2560010B2 (ja) | 1996-12-04 |
Family
ID=11179341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61139946A Expired - Lifetime JP2560010B2 (ja) | 1985-06-24 | 1986-06-16 | 積層ｐｎｐトランジスタ−の反飽和回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4701638A (ja) |
| JP (1) | JP2560010B2 (ja) |
| DE (1) | DE3619346C2 (ja) |
| FR (1) | FR2583922B1 (ja) |
| GB (1) | GB2176960B (ja) |
| IT (1) | IT1209647B (ja) |
| NL (1) | NL8601646A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1185878B (it) * | 1985-08-09 | 1987-11-18 | Sgs Microelettronica Spa | Circuito antisaturazione per transistore pnp integrato con caratteristica di intervento definibile secondo una funzione prefissata |
| GB2229056A (en) * | 1989-03-10 | 1990-09-12 | Philips Electronic Associated | Differential amplifiers |
| US5036218A (en) * | 1990-03-21 | 1991-07-30 | International Business Machines Corporation | Antisaturation circuit |
| US5184036A (en) * | 1991-08-09 | 1993-02-02 | Delco Electronics Corporation | Method of limiting output current from an interface drive circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111715A (en) * | 1978-01-30 | 1979-09-01 | Rca Corp | Transistor circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2113062C3 (de) * | 1971-03-18 | 1975-12-04 | Heinrich Luehr Vdi Staubtechnik, 4960 Stadthagen | Verfahren zum Entstauben von Feinststaub enthaltenden Staubgasen mittels Taschen- oder Schlauchfiltern |
| JPS5153483A (ja) * | 1974-11-06 | 1976-05-11 | Hitachi Ltd | |
| DE2947599A1 (de) * | 1979-11-26 | 1981-05-27 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierbare halbleiterschaltung |
| JPS6059771B2 (ja) * | 1980-03-10 | 1985-12-26 | 富士通株式会社 | 電子回路 |
| JPS5855582B2 (ja) * | 1981-11-13 | 1983-12-10 | 株式会社東芝 | 透視性テ−プカセツト |
| JPS60141011A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | コレクタ飽和抑制回路 |
-
1985
- 1985-06-24 IT IT8521272A patent/IT1209647B/it active
-
1986
- 1986-04-17 GB GB8609406A patent/GB2176960B/en not_active Expired
- 1986-05-07 US US06/860,741 patent/US4701638A/en not_active Expired - Lifetime
- 1986-06-09 DE DE3619346A patent/DE3619346C2/de not_active Expired - Fee Related
- 1986-06-16 JP JP61139946A patent/JP2560010B2/ja not_active Expired - Lifetime
- 1986-06-23 FR FR868609051A patent/FR2583922B1/fr not_active Expired - Lifetime
- 1986-06-24 NL NL8601646A patent/NL8601646A/nl not_active Application Discontinuation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111715A (en) * | 1978-01-30 | 1979-09-01 | Rca Corp | Transistor circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| GB8609406D0 (en) | 1986-05-21 |
| GB2176960A (en) | 1987-01-07 |
| GB2176960B (en) | 1989-07-19 |
| FR2583922B1 (fr) | 1991-04-19 |
| NL8601646A (nl) | 1987-01-16 |
| IT8521272A0 (it) | 1985-06-24 |
| DE3619346C2 (de) | 1995-01-05 |
| US4701638A (en) | 1987-10-20 |
| DE3619346A1 (de) | 1987-01-02 |
| FR2583922A1 (fr) | 1986-12-26 |
| JP2560010B2 (ja) | 1996-12-04 |
| IT1209647B (it) | 1989-08-30 |
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