JPS6322686B2 - - Google Patents
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- Publication number
- JPS6322686B2 JPS6322686B2 JP56180063A JP18006381A JPS6322686B2 JP S6322686 B2 JPS6322686 B2 JP S6322686B2 JP 56180063 A JP56180063 A JP 56180063A JP 18006381 A JP18006381 A JP 18006381A JP S6322686 B2 JPS6322686 B2 JP S6322686B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- emitter
- amplification factor
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003321 amplification Effects 0.000 claims description 13
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 9
- 230000007423 decrease Effects 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はトランジスタのエミツタ電流が所定の
値以下に制限される過電流制限型半導体装置に関
する。
値以下に制限される過電流制限型半導体装置に関
する。
このような機能は第１図に示す回路で実現でき
る。トランジスタ１のエミツタ電流IRが十分小さ
い時は、トランジスタ１のベース、エミツタ間に
接続されるダイオード２，３に流れるバイパス電
流I1はほぼ零に等しく、入力電流IBはそのままト
ランジスタ１のベース電流I0として流れ込む。
る。トランジスタ１のエミツタ電流IRが十分小さ
い時は、トランジスタ１のベース、エミツタ間に
接続されるダイオード２，３に流れるバイパス電
流I1はほぼ零に等しく、入力電流IBはそのままト
ランジスタ１のベース電流I0として流れ込む。
従つてトランジスタの電流増幅率をβ0とする
と、 IR＝β0I0＝β0IB となる。抵抗値Ｒの抵抗４を流れる電流IRが大き
くなりＲ・IRとトランジスタ１のベース、エミツ
タ間電圧VBEとの和がダイオード２，３の順電圧
VF2，VF3の和より大きくなろうとすると電流I1が
流れ、 I0＝IB−I1 となり、IRが制限される。すなわち VBE＋Ｒ・IR＝VF2＋VF3 ………(1) のときにIRは一定値IR0になる。I1はIR0にくらべて
かなり小さいので、この場合エミツタ端子Ｅに流
れる電流の制限設定値IE0はほぼIR0に等しい。(1)
式より IR0＝VF2＋VF3−VBE／Ｒ≒IE0 ………(2) となるがＲをトランジスタ１と同一半導体素体内
に拡散法で構成しようとすると、拡散のばらつき
によりIE0値がばらつく。また(2)式において、
VF2，VF3，VBEは温度に対して負の特性があり、
一方抵抗Ｒは正の特性をもつ。今、温度上昇によ
り、VF2，VF3およびVBEが△Ｖ下がり、Ｒが△Ｒ
が上がつたとすると IE0≒ （VF2−△Ｖ）＋（VF3−△Ｖ）−（VBE−△Ｖ）／Ｒ＋
△Ｒ ＝（VF2＋VF3−VBE）−△Ｖ／Ｒ＋△Ｒ ＜VF2＋VF3−VBE／Ｒ ………(3) となり、IE0は常温より小さくなる。
と、 IR＝β0I0＝β0IB となる。抵抗値Ｒの抵抗４を流れる電流IRが大き
くなりＲ・IRとトランジスタ１のベース、エミツ
タ間電圧VBEとの和がダイオード２，３の順電圧
VF2，VF3の和より大きくなろうとすると電流I1が
流れ、 I0＝IB−I1 となり、IRが制限される。すなわち VBE＋Ｒ・IR＝VF2＋VF3 ………(1) のときにIRは一定値IR0になる。I1はIR0にくらべて
かなり小さいので、この場合エミツタ端子Ｅに流
れる電流の制限設定値IE0はほぼIR0に等しい。(1)
式より IR0＝VF2＋VF3−VBE／Ｒ≒IE0 ………(2) となるがＲをトランジスタ１と同一半導体素体内
に拡散法で構成しようとすると、拡散のばらつき
によりIE0値がばらつく。また(2)式において、
VF2，VF3，VBEは温度に対して負の特性があり、
一方抵抗Ｒは正の特性をもつ。今、温度上昇によ
り、VF2，VF3およびVBEが△Ｖ下がり、Ｒが△Ｒ
が上がつたとすると IE0≒ （VF2−△Ｖ）＋（VF3−△Ｖ）−（VBE−△Ｖ）／Ｒ＋
△Ｒ ＝（VF2＋VF3−VBE）−△Ｖ／Ｒ＋△Ｒ ＜VF2＋VF3−VBE／Ｒ ………(3) となり、IE0は常温より小さくなる。
本発明の目的は上述の欠点を除去し、電流制限
設定値のばらつきならびに温度による変動が少な
い過電流制限機能をもつ半導体装置を提供するこ
とにある。
設定値のばらつきならびに温度による変動が少な
い過電流制限機能をもつ半導体装置を提供するこ
とにある。
この目的は、主トランジスタのベース端子とエ
ミツタ端子との間にそのトランジスタのベース・
エミツタ接合と抵抗との直列接続と二つのPN接
合の直列接合とが各接合の向きを同じにして並列
に接続されるものにおいて、二つのPN接合のう
ちの少なくとも一つが別のトランジスタのベー
ス、エミツタ接合であり、主トランジスタの電流
増幅率よりそのの増幅率の値が小さく設定される
と共に、温度上昇に伴なう前記抵抗の抵抗値の増
加による主トランジスタの出力電流の減少値と、
前記別のトランジスタの電流増幅率の温度上昇に
伴なう増加に基づく前記別のトランジスタの出力
電流の増加値とを互いに相殺するように前記別の
トランジスタの電流増幅率が設定され、さらに該
別のトランジスタのコレクタが前記主トランジス
タのコレクタのコレクタ端子に接続されることに
よつて達成される。
ミツタ端子との間にそのトランジスタのベース・
エミツタ接合と抵抗との直列接続と二つのPN接
合の直列接合とが各接合の向きを同じにして並列
に接続されるものにおいて、二つのPN接合のう
ちの少なくとも一つが別のトランジスタのベー
ス、エミツタ接合であり、主トランジスタの電流
増幅率よりそのの増幅率の値が小さく設定される
と共に、温度上昇に伴なう前記抵抗の抵抗値の増
加による主トランジスタの出力電流の減少値と、
前記別のトランジスタの電流増幅率の温度上昇に
伴なう増加に基づく前記別のトランジスタの出力
電流の増加値とを互いに相殺するように前記別の
トランジスタの電流増幅率が設定され、さらに該
別のトランジスタのコレクタが前記主トランジス
タのコレクタのコレクタ端子に接続されることに
よつて達成される。
以下図を引用して本発明の実施例について説明
する。第２図は本発明の一実施例の回路図を示
し、第１図のダイオード２，３の代りにダーリン
トン接続のトランジスタ５，６のベース、エミツ
タ間の順方向特性が利用されており、かつトラン
ジスタ５，６のコレクタが主トランジスタ１のコ
レクタに接続されている。この場合エミツタ電流
IEは抵抗Ｒを流れる電流IRとトランジスタ５のコ
レクタ電流I2の和になる。第２図において、トラ
ンジスタ５，６のベース、エミツタ間接合を
VF5，VF6とした時、(1)式と同様に VBE＋Ｒ・IR＝VF5＋VF6 ………(4) のときのIRをIR0とすると、そのときの電流制限値
IE0は IE0＝IR0＋I1＋I2＝IR0＋（１＋β5×β6）×I1
………(5) （ただしβ5，β6はそれぞれトランジスタ５，６の
電流増幅率）となる。
する。第２図は本発明の一実施例の回路図を示
し、第１図のダイオード２，３の代りにダーリン
トン接続のトランジスタ５，６のベース、エミツ
タ間の順方向特性が利用されており、かつトラン
ジスタ５，６のコレクタが主トランジスタ１のコ
レクタに接続されている。この場合エミツタ電流
IEは抵抗Ｒを流れる電流IRとトランジスタ５のコ
レクタ電流I2の和になる。第２図において、トラ
ンジスタ５，６のベース、エミツタ間接合を
VF5，VF6とした時、(1)式と同様に VBE＋Ｒ・IR＝VF5＋VF6 ………(4) のときのIRをIR0とすると、そのときの電流制限値
IE0は IE0＝IR0＋I1＋I2＝IR0＋（１＋β5×β6）×I1
………(5) （ただしβ5，β6はそれぞれトランジスタ５，６の
電流増幅率）となる。
(4)式を(5)式に代入すると
IE0＝VF5＋VF6−VBE／Ｒ＋I1＋β5β6I1 ………(6)
となり、電流制限値IE0はＲとβ5，β6とに依存す
る。従つて拡散のばらつきによりＲが大きくなつ
てIE0が所望の値に達しないときは、β5，β6を大
きくすればよい。また(3)式では使用中の温度上昇
によりIE0が小さくなり所望の値より外れる虞が
あるが、(6)式ではβ5，β6が正の温度特性を持つて
いるので温度上昇時のIR0の減少値とβ5，β6I1の増
加値とが相殺するように構成すれば、IE0の温度
依存性を無くすることができる。
る。従つて拡散のばらつきによりＲが大きくなつ
てIE0が所望の値に達しないときは、β5，β6を大
きくすればよい。また(3)式では使用中の温度上昇
によりIE0が小さくなり所望の値より外れる虞が
あるが、(6)式ではβ5，β6が正の温度特性を持つて
いるので温度上昇時のIR0の減少値とβ5，β6I1の増
加値とが相殺するように構成すれば、IE0の温度
依存性を無くすることができる。
第３図はＮ形シリコン基板に第２図に示す回路
を構成したもので、第２図に対応する部分には同
じ符号が付されている。このような半導体装置は
先ずＮ形基板１１にＰ領域１２，１３，１４，１
５を拡散法で形成する。ここで抵抗４を形成する
領域１５の抵抗値を測定する。次いでさらに選択
拡散によりＮ領域１６，１７，１８，１９を形成
するが、抵抗４の抵抗値Ｒが最終的に所期の値よ
り大きくなる見通しの時には、領域１１，１３，
１７により形成されるトランジスタ５、領域１
１，１４，１８により形成されるトランジスタ６
のエミツタ領域１７，１８の濃度および深さを調
節することにより、トランジスタ５，６の電流増
幅率β5，β6を大きくする。逆にＲが小さくなる見
通しの時には電流増幅率β5，β6を小さくすること
によりIE0を所定の値にすることが容易にできる。
を構成したもので、第２図に対応する部分には同
じ符号が付されている。このような半導体装置は
先ずＮ形基板１１にＰ領域１２，１３，１４，１
５を拡散法で形成する。ここで抵抗４を形成する
領域１５の抵抗値を測定する。次いでさらに選択
拡散によりＮ領域１６，１７，１８，１９を形成
するが、抵抗４の抵抗値Ｒが最終的に所期の値よ
り大きくなる見通しの時には、領域１１，１３，
１７により形成されるトランジスタ５、領域１
１，１４，１８により形成されるトランジスタ６
のエミツタ領域１７，１８の濃度および深さを調
節することにより、トランジスタ５，６の電流増
幅率β5，β6を大きくする。逆にＲが小さくなる見
通しの時には電流増幅率β5，β6を小さくすること
によりIE0を所定の値にすることが容易にできる。
第４図においては、第２図の主トランジスタ１
としてダーリントン接続トランジスタ２１を用い
ているので、電流制御用トランジスタを三段ダー
リントントランジスタ２２により構成している。
第５図、第６図においては第２図の制御用トラン
ジスタ５，６のうちの一つをダイオード２３によ
り置き換えており、残つた一つのトランジスタの
電流増幅率の調整、あるいは温度特性により同様
に本発明の効果を得る。
としてダーリントン接続トランジスタ２１を用い
ているので、電流制御用トランジスタを三段ダー
リントントランジスタ２２により構成している。
第５図、第６図においては第２図の制御用トラン
ジスタ５，６のうちの一つをダイオード２３によ
り置き換えており、残つた一つのトランジスタの
電流増幅率の調整、あるいは温度特性により同様
に本発明の効果を得る。
上述の例では各トランジスタはすべてNPNト
ランジスタを用いているが、PNPトランジスタ
においても全く同様に本発明を実施することがで
きる。
ランジスタを用いているが、PNPトランジスタ
においても全く同様に本発明を実施することがで
きる。
以上述べたように、本発明は過電流制限型半導
体装置としてトランジスタのコレクタ、エミツタ
電流が所定の値を超えようとするのを、ベース電
流を分流することによつて制限するもので、その
分流をさらにベース電流とする別のトランジスタ
のコレクタ、エミツタ電流としても最初のトラン
ジスタのコレクタ電流を分流することにより、所
望の制限電流値の確保と制限電流値の温度依存性
の排除を達成するものである。特に一つの半導体
基板内に両トランジスタを形成する場合には拡散
工程の制御により容易に所望の制限電流値の確保
ができるので本発明によつて得られる効果は極め
て大きい。
体装置としてトランジスタのコレクタ、エミツタ
電流が所定の値を超えようとするのを、ベース電
流を分流することによつて制限するもので、その
分流をさらにベース電流とする別のトランジスタ
のコレクタ、エミツタ電流としても最初のトラン
ジスタのコレクタ電流を分流することにより、所
望の制限電流値の確保と制限電流値の温度依存性
の排除を達成するものである。特に一つの半導体
基板内に両トランジスタを形成する場合には拡散
工程の制御により容易に所望の制限電流値の確保
ができるので本発明によつて得られる効果は極め
て大きい。
第１図は従来の過電流制限型半導体装置の一例
を示す回路図、第２図は本発明の一実施例を示す
回路図、第３図は同一シリコン板内に第２図の回
路を構成した半導体装置の断面図、第４，５，６
図はそれぞれ本発明の異なる実施例を示す回路図
である。 １：主トランジスタ、４：抵抗、５，６：制御
用トランジスタ、２１：主ダーリントントランジ
スタ、２２：制御用三段ダーリントントランジス
タ。
を示す回路図、第２図は本発明の一実施例を示す
回路図、第３図は同一シリコン板内に第２図の回
路を構成した半導体装置の断面図、第４，５，６
図はそれぞれ本発明の異なる実施例を示す回路図
である。 １：主トランジスタ、４：抵抗、５，６：制御
用トランジスタ、２１：主ダーリントントランジ
スタ、２２：制御用三段ダーリントントランジス
タ。
Claims (1)
- １ 主トランジスタのベース端子とエミツタ端子
との間に、該トランジスタのベース、エミツタ接
合と抵抗との直列接続と、二つのPN接合の直列
接続とを各接合の向きを同じにして並列に接続し
て主トランジスタのエミツタ電流を制限するもの
において、前記二つのPN接合のうちの少なくと
も一つは別のトランジスタのベース、エミツタ接
合であつて、主トランジスタの電流増幅率よりそ
の増幅率の値が小さく設定されると共に、温度上
昇に伴なう前記抵抗の抵抗値の増加による主トラ
ンジスタの出力電流の減少値と、前記別のトラン
ジスタの電流増幅率の温度上昇に伴なう増加に基
づく前記別のトランジスタの出力電流の増加値と
を互いに相殺するように前記別のトランジスタの
電流増幅率が設定され、さらに該別のトランジス
タのコレクタが前記主トランジスタのコレクタの
コレクタ端子に接続されたことを特徴とする過電
流制限型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180063A JPS5881313A (ja) | 1981-11-10 | 1981-11-10 | 過電流制限型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180063A JPS5881313A (ja) | 1981-11-10 | 1981-11-10 | 過電流制限型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5881313A JPS5881313A (ja) | 1983-05-16 |
| JPS6322686B2 true JPS6322686B2 (ja) | 1988-05-12 |
Family
ID=16076824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56180063A Granted JPS5881313A (ja) | 1981-11-10 | 1981-11-10 | 過電流制限型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5881313A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920405A (en) * | 1986-11-28 | 1990-04-24 | Fuji Electric Co., Ltd. | Overcurrent limiting semiconductor device |
| JPS6397249U (ja) * | 1986-12-12 | 1988-06-23 | ||
| JPS63265461A (ja) * | 1986-12-15 | 1988-11-01 | Fuji Electric Co Ltd | 半導体装置 |
| US5172215A (en) * | 1990-03-06 | 1992-12-15 | Fuji Electric Co., Ltd. | Overcurrent-limiting type semiconductor device |
-
1981
- 1981-11-10 JP JP56180063A patent/JPS5881313A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5881313A (ja) | 1983-05-16 |
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