JPS6145625Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は入力電流値に応じて出力電流を制限す
る電流制限型のカレントミラー回路に関するもの
である。

従来、入力電流に比例した出力電流を得る回路
として、素子数が少なく、かつ集積回路化に適し
たカレントミラー回路が使用されている。この種
のカレントミラー回路の概要を第１図に示して説
明すると、これは、第１図ａに示すように、入力
電流と出力電流の比を決める各々の入力および出
力トランジスタQ₁，Q₂のエミツタ側に抵抗R₁，
R₂をそれぞれ挿入し、前記各入力および出力ト
ランジスタQ₁，Q₂のベースを共通に接続すると
ともに、入力トランジスタQ₁のコレクタ，ベー
スを直接接続することにより、入力端子１を介し
て入力トランジスタQ₁に流れる入力電流に比例
した出力電流を出力トランジスタQ₂の出力端子
２より得るように構成されている。また、第１図
ｂに示すように、入力および出力トランジスタ
Q₁，Q₂のベース電流の影響を低減するために、
入力トランジスタQ₁のコレクタ，ベースにトラ
ンジスタQ₃のベース，エミツタをそれぞれ接続
し、そのコレクタ電源電圧＋Ｖが印加された電源
端子３に接続して、ベース電流の影響をトランジ
スタQ₃の電流増幅率βに相当する分低減したも
のや、さらには、第１図ｃに示すように、ベース
が共通接続された各トランジスタQ₅，Q₆のエミ
ツタを入力および出力トランジスタQ₁，Q₂のコ
レクタにそれぞれ接続し、トランジスタQ₅のコ
レクタ，ベースを直接接続するとともに、出力ト
ランジスタQ₂のコレクタ，ベースを直接接続す
ることにより、各ベース電流の影響を打消してそ
の誤差をさらに軽減したものもある。

しかし、上記した従来の各種のカレントミラー
回路においては、入力電流に比例した出力電流が
得られるが、入力側に異常な過大電流が供給され
るとそれに比例した出力電流が流れる。そのた
め、出力電流を流す出力トランジスタの消費電力
の増加や次段に接続された回路にも過大電流が流
れることになり、異常発熱や回路の破損をもたら
すという欠点があつた。

本考案は、以上の点に鑑み、かかる従来の欠点
を除去するためになされたもので、入力電流があ
るしきい値を超えた際に出力電流を制限すること
により、過大電流から回路を保護するようにした
電流制限型のカレントミラー回路を提供するもの
である。

以下、本考案の実施例を図に基づいて説明す
る。

第２図は本考案の一実施例を示す回路構成図で
あり、この実施例のカレントミラー回路は、入力
および出力トランジスタQ₁，Q₂のエミツタ側に
抵抗R₁，R₂をそれぞれ挿入し、入力トランジス
タQ₁のコレクタ，ベースを直接接続している点
は第１図ａに示した従来のものと同様であるが、
入力トランジスタQ₁のコレクタとベースの接続
点と出力トランジスタQ₂のベースとの間に抵抗
R₃を挿入し、入力トランジスタQ₁のエミツタと
抵抗R₁の接続点にベースが接続されたエミツタ
接地形のトランジスタQ₄を構成する。そして、
このトランジスタQ₄のコレクタを出力トランジ
スタQ₂のベースと抵抗R₃との接続点に接続する
ことにより、入力トランジスタQ₁の抵抗R₁に生
じる電位降下によつて前記トランジスタQ₄を駆
動するように構成されている。

つぎに、上記実施例の動作について第３図を参
照して説明する。ここで、入力トランジスタQ₁
に流れる入力電流によつて生じる抵抗R₁の電位
降下が小さく、かつトランジスタQ₄がオンしな
い入力電流Ｉ_ioの範囲（第３図の領域Ｉ参照）で
は、従来と同様に動作し、入力電流Ｉ_ioに比例し
た出力電流Ｉ_putが出力トランジスタQ₂を流れ
る。そして、前記抵抗R₁の電位降下が大きくな
り、トランジスタQ₄がオンする入力電流Ｉ_ioの範
囲（第３図の領域参照）では、トランジスタ
Q₄のコレクタ電流I₄は抵抗R₃から供給されるた
め、抵抗R₃での電位降下はその抵抗値をr₃とする
と、r₃I₄となる。このため、出力トランジスタQ₂
のベース電位は低下し、出力電流Ｉ_putも減少す
る。この領域では入力電流Ｉ_ioが増加すると、
出力電流Ｉ_putは減少する。

さらに、入力トランジスタQ₁に流れる入力電
流が増加し、トランジスタQ₄のコレクタ，エミ
ツタ間電圧Ｖ_CE〓OVになる入力電流Ｉ_ioの範囲
（第３図の領域参照）では出力トランジスタQ₂
はカツトオフし、出力電流Ｉ_putは全く流れなく
なる。

したがつて、かかる動作の入力電流Ｉ_ioに対す
る出力電流Ｉ_putの関係は第３図に示す特性をも
つことになる。ここで、トランジスタQ₄のコレ
クタ電流が流れ始めるベース，エミツタ間電圧を
Ｖ_BEO，抵抗R₁の抵抗値をr₁とすると、領域Ｉの
範囲はr₁I_io＜Ｖ_BEO，領域はr₁I_io〓Ｖ_BEO，領域
はr₁I_io＞Ｖ_BEOとなり、このＶ_BEOの値は通常
0.6V程度である。

なお、前記領域Ｉの範囲を設定するには抵抗
R₁の値を変えれば容易に行えるが、他の手段と
しては、トランジスタQ₄のエミツタとアース間
に１個または複数個のダイオードを挿入すること
により、実効的なＶ_BEOを増加させて領域Ｉを設
定することができる。また、抵抗R₁に中間タツ
プを設け、その中間タツプにトランジスタQ₄の
ベースを接続しても、設定が可能である。そし
て、前記領域の範囲は抵抗R₃によつて変える
ことができ、抵抗R₃の値が大きいと、トランジ
スタQ₄のコレクタ電流が微小でも抵抗R₃の電位
降下が大きくなるため、領域は狭くなり、一
方、抵抗R₃の値が小さいと、この抵抗R₃の電位
降下が小さくなるため、領域は広くなる。

第４図は本考案の他の実施例を示し、第２図と
の異なる点は、入力トランジスタQ₁のコレク
タ，ベースに、従来（第１図ｂ参照）と同様にト
ランジスタQ₃のベース，エミツタをそれぞれ接
続し、このトランジスタQ₃のコレクタを電源端
子３に接続して、各入力および出力トランジスタ
Q₁，Q₂のベース電流の影響を低減化したもので
あり、この実施例においても第２図と同様の効果
が得られる。

第５図は本考案のさらに他の実施例を示し、第
２図との異なる点は、従来（第１図ｃ参照）と同
様にベースが共通接続された各トランジスタ
Q₅，Q₆のエミツタを入力および出力トランジス
タQ₁，Q₂のコレクタにそれぞれ接続し、トラン
ジスタQ₅のコレクタ，ベースを直接接続すると
ともに、出力トランジスタQ₂のコレクタ，ベー
スを直接接続して、各ベース電流の影響を打消す
るようにしたものであり、この実施例においても
同効である。

第６図は本考案の別の実施例を示すものであ
り、第４図の実施例では１つの出力トランジスタ
Q₂に過電流保護動作を行なうのに対して、この
実施例では、複数の出力トランジスタＱ_2A〜Ｑ_2C
を構成し、これら各出力トランジスタＱ_2A〜Ｑ_2C
に過電流保護を行なうようにしたものである。こ
の場合、各出力トランジスタＱ_2A〜Ｑ_2Cのエミツ
タには抵抗Ｒ_2A〜Ｒ_2Cがそれぞれ挿入され、それ
らベースは共通にして接続されている。

第７図はさらに別の実施例を示すものであり、
第６図の実施例では複数の出力トランジスタＱ_2A
〜Ｑ_2Cのすべてに過電流保護動作を行なうのに対
して、この実施例では、複数の出力トランジスタ
Ｑ_2A，Ｑ_2Bのうち選択的に過電流保護を行なうた
めに、たとえば出力トランジスタＱ_2Aと出力トラ
ンジスタＱ_2Bのベース間に抵抗R₃を挿入し、この
抵抗R₃の電位降下を利用して上述の実施例と同
様に一方の出力トランジスタＱ_2Aに過電流保護特
性をもたせて、他方の出力トランジスタＱ_2Bに過
電流保護特性をもたせなくするようにしたもので
ある。なお、第７図において第６図と同一符号は
同一または相当部分を示し、２ａは出力端子であ
る。

上述の実施例ではnpnトランジスタを用いた場
合について示したが、本考案は、pnpトランジス
タの場合も同様に適用できるとともに、FETト
ランジスタでも同様に適用できることは勿論であ
る。

以上説明したように、本考案のカレントミラー
回路は、過大入力電流が入力される際に出力電流
が減少または零になるように構成したので、過大
電流に対する保護が簡単な回路により実現でき、
集積化に適している。また、本考案による回路
は、ヒステリシスがないため、入力電流が減少し
て定常の能動領域に入つた際に通常のカレントミ
ラー動作に復旧することになり、したがつて、復
旧に対する考慮をする必要がなく、回路設計上使
いやすくなるなどの効果がある。

【図面の簡単な説明】

第１図ａ乃至ｃは従来のカレントミラー回路の
構成図、第２図は本考案の一実施例による電流制
限型カレントミラー回路の構成図、第３図は本考
案によるカレントミラー回路の入出力電流特性、
第４図乃至第７図は本考案の他の実施例による電
流制限型カレントミラー回路の構成図である。 １……入力端子、２，２ａ……出力端子、Q₁
……入力トランジスタ、Q₂……出力トランジス
タ、Q₄……トランジスタ、R₁〜R₃……抵抗。

Claims (1)

【実用新案登録請求の範囲】
1. 入力電流と出力電流の比を決める各々の入力お
   よび出力トランジスタのエミツタまたはソース側
   にそれぞれ抵抗を挿入し、前記入力トランジスタ
   に流れる入力電流に対応した出力電流を前記出力
   トランジスタから得るように構成されたカレント
   ミラー回路において、前記入力トランジスタと前
   記出力トランジスタのベースまたはゲート間に抵
   抗を挿入し、前記入力トランジスタのエミツタま
   たはソース側に挿入された抵抗の電位降下により
   駆動されるエミツタまたはソース接地形のトラン
   ジスタを構成し、該トランジスタのコレクタまた
   はドレインを前記出力トランジスタのベースまた
   はゲートと抵抗との接続点に接続してなることを
   特徴とする電流制限型カレントミラー回路。