JPS6126966Y2 - - Google Patents
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- Publication number
- JPS6126966Y2 JPS6126966Y2 JP4509679U JP4509679U JPS6126966Y2 JP S6126966 Y2 JPS6126966 Y2 JP S6126966Y2 JP 4509679 U JP4509679 U JP 4509679U JP 4509679 U JP4509679 U JP 4509679U JP S6126966 Y2 JPS6126966 Y2 JP S6126966Y2
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- Japan
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- transistor
- circuit
- emitter
- collector
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 238000001514 detection method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【考案の詳細な説明】
この考案は例えば直流定電圧回路等に係り、負
荷短絡時に回路の破損を防止し得る電源回路に関
する。
荷短絡時に回路の破損を防止し得る電源回路に関
する。
周知のように例えば直流定電圧回路等において
負荷側が短絡した場合、その定電圧作用のために
制御トランジスタに過大な電流が流れ、回路が破
損されることがある。このため、一般に定電圧回
路等においては過大な電流を制限し、出力電圧を
低下させる過電流保護回路が設けられている。第
１図は従来の定電圧回路の概略図であり、TR1は
制御トランジスタ、R1は過電流検出抵抗、TR2は
保護トランジスタＡは誤差増幅部である。この回
路では負荷RLが短絡した場合、抵抗R1の電圧降
下によつてトランジスタTR2が導通状態となり、
出力電源が制限されるようになつている。この場
合出寮電流の最大値Imaxは Imax≒ＶBE（ON）／R1 …(1) （但し、ＶBE（ON）：トランジスタTR2の導
通時におけるエミツタ・コレクタ間電圧） となり、この電流が流れるトランジスタTR1の消
費電力ＰTは ＰT≒Imax・〔ＶIN−ＶBE（ON）〕 …(2) （但し、ＶIN：入力電圧） となり、略電源容量に相当する値となる。このた
め、トランジスタTR1の消費電力が極めて大とな
るためトランジスタTR1としては放熱器を有する
大電力トランジスタが必要となつている。尚、第
２図は第１図の出力特性である。
負荷側が短絡した場合、その定電圧作用のために
制御トランジスタに過大な電流が流れ、回路が破
損されることがある。このため、一般に定電圧回
路等においては過大な電流を制限し、出力電圧を
低下させる過電流保護回路が設けられている。第
１図は従来の定電圧回路の概略図であり、TR1は
制御トランジスタ、R1は過電流検出抵抗、TR2は
保護トランジスタＡは誤差増幅部である。この回
路では負荷RLが短絡した場合、抵抗R1の電圧降
下によつてトランジスタTR2が導通状態となり、
出力電源が制限されるようになつている。この場
合出寮電流の最大値Imaxは Imax≒ＶBE（ON）／R1 …(1) （但し、ＶBE（ON）：トランジスタTR2の導
通時におけるエミツタ・コレクタ間電圧） となり、この電流が流れるトランジスタTR1の消
費電力ＰTは ＰT≒Imax・〔ＶIN−ＶBE（ON）〕 …(2) （但し、ＶIN：入力電圧） となり、略電源容量に相当する値となる。このた
め、トランジスタTR1の消費電力が極めて大とな
るためトランジスタTR1としては放熱器を有する
大電力トランジスタが必要となつている。尚、第
２図は第１図の出力特性である。
そこで、トランジスタTR1の消費電力ＰTを小
さくし得る回路が考えられている。即ち、第３図
において保護トランジスタTR2のベースは分圧抵
抗R2，R3の接続点ａに接続されており、負荷電
流が規定値（最大電流Imax）を越えた負荷短絡
状態において出力電流ＩSが第４図に示す如く最
大電流Imaxより小さくなるようになされてい
る。したがつて、第３図に示す回路では負荷短絡
時においてトランジスタTR1の消費電力ＰTは小
さく抑えられている。
さくし得る回路が考えられている。即ち、第３図
において保護トランジスタTR2のベースは分圧抵
抗R2，R3の接続点ａに接続されており、負荷電
流が規定値（最大電流Imax）を越えた負荷短絡
状態において出力電流ＩSが第４図に示す如く最
大電流Imaxより小さくなるようになされてい
る。したがつて、第３図に示す回路では負荷短絡
時においてトランジスタTR1の消費電力ＰTは小
さく抑えられている。
しかしながら、第３図に示す回路では通常状態
〓〓〓〓
において過電流検出抵抗R1の消費電力が大き
く、回路の効率を低下させるという欠点を有して
いる。即ち、通常状態の最大負荷時において、第
１図に示す回路の抵抗R1における消費電力ＰRは ＰR≒Imax・ＶBE（ON） …(3) であるのに対して、第３図に示す回路では ＰR≒Imax・ＶBE（ON）・Imax／ＩS …(4) という関係となる。したがつて、例えばトランジ
スタTR1の消費電力を小さくするためＩSを小さ
くするほど抵抗R1の消費電力が大きくなり回路
効率が低下するという不都合を生じていた。さら
に、抵抗R1の消費電力が大きくなると大型の抵
抗器を使用せねばならず、回路構成を小型化する
上で不利となつている。
〓〓〓〓
において過電流検出抵抗R1の消費電力が大き
く、回路の効率を低下させるという欠点を有して
いる。即ち、通常状態の最大負荷時において、第
１図に示す回路の抵抗R1における消費電力ＰRは ＰR≒Imax・ＶBE（ON） …(3) であるのに対して、第３図に示す回路では ＰR≒Imax・ＶBE（ON）・Imax／ＩS …(4) という関係となる。したがつて、例えばトランジ
スタTR1の消費電力を小さくするためＩSを小さ
くするほど抵抗R1の消費電力が大きくなり回路
効率が低下するという不都合を生じていた。さら
に、抵抗R1の消費電力が大きくなると大型の抵
抗器を使用せねばならず、回路構成を小型化する
上で不利となつている。
この考案は上記事情に基づいてなされたもの
で、その目的とするところは回路構成を大型化す
ることなく、通常時および出力短絡時における電
力損失を低減し得て回路効率を向上することが可
能な電源回路を提供するものである。
で、その目的とするところは回路構成を大型化す
ることなく、通常時および出力短絡時における電
力損失を低減し得て回路効率を向上することが可
能な電源回路を提供するものである。
以下、この考案の一実施例について図面を参照
して説明する。尚、第１図、第２図と同一部分に
は同一符号を付す。
して説明する。尚、第１図、第２図と同一部分に
は同一符号を付す。
第５図において、直流電源ＶEの出力端は入力
端子１０，１１に接続されている。この入力端子
１０には例えば制御トランジスタTR1のコレクタ
が接続され、このトランジスタTR1のエミツタは
過電流検出抵抗R1を介して出力端子１２に接続
されている。この出力端子１２には負荷RLの一
端が接続され、この負荷RLの他端は出力端子１
３を介して前記入力端子１１に接続されている。
また、前記トランジスタTR1のベースには保護ト
ランジスタTR2のコレクタが接続され、このトラ
ンジスタTR2のエミツタは前記出力端子１２に接
続されている。さらに、前記トランジスタTR1の
ベースには誤差増幅部Ａが接続され、この誤差増
幅部Ａには例えば出力電圧を分圧して誤差増幅入
力を得る図示せぬ分圧抵抗等が接続される。ま
た、トランジスタTR1のコレクタとエミツタ間に
はバイアス抵抗R2，R3が直列に接続され、この
抵抗R2とR3の接続点ａには前記保護トランジス
タTR2のベースが接続されている。
端子１０，１１に接続されている。この入力端子
１０には例えば制御トランジスタTR1のコレクタ
が接続され、このトランジスタTR1のエミツタは
過電流検出抵抗R1を介して出力端子１２に接続
されている。この出力端子１２には負荷RLの一
端が接続され、この負荷RLの他端は出力端子１
３を介して前記入力端子１１に接続されている。
また、前記トランジスタTR1のベースには保護ト
ランジスタTR2のコレクタが接続され、このトラ
ンジスタTR2のエミツタは前記出力端子１２に接
続されている。さらに、前記トランジスタTR1の
ベースには誤差増幅部Ａが接続され、この誤差増
幅部Ａには例えば出力電圧を分圧して誤差増幅入
力を得る図示せぬ分圧抵抗等が接続される。ま
た、トランジスタTR1のコレクタとエミツタ間に
はバイアス抵抗R2，R3が直列に接続され、この
抵抗R2とR3の接続点ａには前記保護トランジス
タTR2のベースが接続されている。
上記構成において、例えば負荷RLが短絡され
た場合、第４図に示すようなフの字特性が得られ
る。即ち、通常状態の最大負荷時において出力電
流ＩOはほぼ最大出力電流Imaxとなつており、こ
れは ＩO ≒Imax ≒ＶＢＥ（ＯＮ）−ＶＣＥ〓〓〓／Ｒ１ …(5) （但し、ＶBE（ON）：トランジスタTR2の導
通路のベース・エミツタ間電圧、ＶCE：トランジ
スタTR1のコレクタ・エミツタ間電圧である。） と表わされる。この第５式において通常ＶCEは入
力電圧ＶINに比らべ充分小さな値である。これに
対して、負荷RLが短絡された状態ではＶCEはほ
ぼ入力電圧ＶINと等しくなり、第５式の分子の値
が小さくなる。したがつて、結果的に第５式の値
は小さくなり、負荷短絡時の出力電流ＩSはImax
の値より小さくなつて、第４図に示すようなフの
字特性となる。
た場合、第４図に示すようなフの字特性が得られ
る。即ち、通常状態の最大負荷時において出力電
流ＩOはほぼ最大出力電流Imaxとなつており、こ
れは ＩO ≒Imax ≒ＶＢＥ（ＯＮ）−ＶＣＥ〓〓〓／Ｒ１ …(5) （但し、ＶBE（ON）：トランジスタTR2の導
通路のベース・エミツタ間電圧、ＶCE：トランジ
スタTR1のコレクタ・エミツタ間電圧である。） と表わされる。この第５式において通常ＶCEは入
力電圧ＶINに比らべ充分小さな値である。これに
対して、負荷RLが短絡された状態ではＶCEはほ
ぼ入力電圧ＶINと等しくなり、第５式の分子の値
が小さくなる。したがつて、結果的に第５式の値
は小さくなり、負荷短絡時の出力電流ＩSはImax
の値より小さくなつて、第４図に示すようなフの
字特性となる。
また、負荷RLを次第に小さくし、電流制限動
作に入る直前即ち、通常状態の最大負荷時におけ
る電流検出抵抗R1の消費電力ＰRは第５式を用い
て ＰR＝Imax2×R1 ≒Imax×〔ＶBE（ON） −ＶCE・Ｒ２＋Ｒ３／Ｒ２〕 …(6) と表わされる。ここで、第６式と前述した第１図
の回路におけるＰR、即ち第３式のＰR≒Imax×
ＶBE（ON）とを比較すると、ＶCE・R2／R2＋R3
は常に正であるから、第３式より第６式のほうが
小さな値となる。したがつて、この構成によれば
抵抗R1の消費電力を低減することが可能であ
り、これはバイアス抵抗R2／R3の値を大きくす
る程小さくすることが可能である。
作に入る直前即ち、通常状態の最大負荷時におけ
る電流検出抵抗R1の消費電力ＰRは第５式を用い
て ＰR＝Imax2×R1 ≒Imax×〔ＶBE（ON） −ＶCE・Ｒ２＋Ｒ３／Ｒ２〕 …(6) と表わされる。ここで、第６式と前述した第１図
の回路におけるＰR、即ち第３式のＰR≒Imax×
ＶBE（ON）とを比較すると、ＶCE・R2／R2＋R3
は常に正であるから、第３式より第６式のほうが
小さな値となる。したがつて、この構成によれば
抵抗R1の消費電力を低減することが可能であ
り、これはバイアス抵抗R2／R3の値を大きくす
る程小さくすることが可能である。
上記した構造によれば制御トランジスタTR1の
コレクタ・エミツタ間にバイアス抵抗R2・R3を
直列に接続し、この抵抗R2・R3の接続点ａに保
護トランジスタTR2のベースを接続している。し
たがつて、出力特性をフの字特性として負荷短絡
時の制御トランジスタTR1の消費電力を小さくし
得るとともに、通常動作状態における過電流検出
抵抗R1の消費電力を低減することが可能とな
り、回路効率を向上し得る。また、抵抗R1の消
費電力は小さくてよいため小型の抵抗を使用でき
回路構成の大型化を抑えることが可能である。
コレクタ・エミツタ間にバイアス抵抗R2・R3を
直列に接続し、この抵抗R2・R3の接続点ａに保
護トランジスタTR2のベースを接続している。し
たがつて、出力特性をフの字特性として負荷短絡
時の制御トランジスタTR1の消費電力を小さくし
得るとともに、通常動作状態における過電流検出
抵抗R1の消費電力を低減することが可能とな
り、回路効率を向上し得る。また、抵抗R1の消
費電力は小さくてよいため小型の抵抗を使用でき
回路構成の大型化を抑えることが可能である。
〓〓〓〓
また、この考案は上記実施例に限定されるもの
ではなく、例えば入力電圧が安定化されている場
合は第６図に示す構成としてもよい。尚、第５図
と同一部分には同一符号を付す。
また、この考案は上記実施例に限定されるもの
ではなく、例えば入力電圧が安定化されている場
合は第６図に示す構成としてもよい。尚、第５図
と同一部分には同一符号を付す。
入力端子１０，１１には安定化された電源が供
給される。この入力端子１０には過電流検出抵抗
R1の一端部が接続され、この検出抵抗R1の他端
部はPNP型の制御トランジスタTR1のエミツタに
接続されている。このトランジスタTR1のコレク
タは出力端子１２に接続され、ベースは抵抗R4
を介して入力端子１１、出力端子１３に接続され
ている。また、制御トランジスタTR1のベースに
はPNP型の保護トランジスタTR2のコレクタが接
続され、このトランジスタTR2のエミツタは前記
入力端子１０に接続されている。さらに、前記制
御トランジスタTR1のエミツタ・コレクタ間には
バイアス抵抗R2，R3が直列に接続されており、
この抵抗R2，R3の接続点ａは前記保護トランジ
スタTR2のベースに接続されている。
給される。この入力端子１０には過電流検出抵抗
R1の一端部が接続され、この検出抵抗R1の他端
部はPNP型の制御トランジスタTR1のエミツタに
接続されている。このトランジスタTR1のコレク
タは出力端子１２に接続され、ベースは抵抗R4
を介して入力端子１１、出力端子１３に接続され
ている。また、制御トランジスタTR1のベースに
はPNP型の保護トランジスタTR2のコレクタが接
続され、このトランジスタTR2のエミツタは前記
入力端子１０に接続されている。さらに、前記制
御トランジスタTR1のエミツタ・コレクタ間には
バイアス抵抗R2，R3が直列に接続されており、
この抵抗R2，R3の接続点ａは前記保護トランジ
スタTR2のベースに接続されている。
上記構成によつても出力特性としてフの字特性
が得られ、且つ、過電流検出抵抗R1の消費電力
も低減し得る効果が得られる。
が得られ、且つ、過電流検出抵抗R1の消費電力
も低減し得る効果が得られる。
以上詳述したようにこの考案によれば回路構成
を大型化することなく、通常時および出力短絡時
における電力損失を低減し得て回路効率を向上す
ることが可能な電源回路を提供できる。
を大型化することなく、通常時および出力短絡時
における電力損失を低減し得て回路効率を向上す
ることが可能な電源回路を提供できる。
第１図は従来の電源回路の一例を示す概略回路
構成図、第２図は第１図の出力特性を説明するた
めに示す図、第３図は第１図とは異なる従来の電
源回路を示す概略回路構成図、第４図は第３図の
出力特性を説明するために示す図、第５図はこの
考案に係る電源回路の一実施例を示す概略回路構
成図、第６図はこの考案の他の実施例を示す回路
構成図である。 TR1……制御トランジスタ、TR2……保護トラ
ンジスタ、R1……過電流検出抵抗、R2，R3……
バイアス抵抗。 〓〓〓〓
構成図、第２図は第１図の出力特性を説明するた
めに示す図、第３図は第１図とは異なる従来の電
源回路を示す概略回路構成図、第４図は第３図の
出力特性を説明するために示す図、第５図はこの
考案に係る電源回路の一実施例を示す概略回路構
成図、第６図はこの考案の他の実施例を示す回路
構成図である。 TR1……制御トランジスタ、TR2……保護トラ
ンジスタ、R1……過電流検出抵抗、R2，R3……
バイアス抵抗。 〓〓〓〓
Claims (1)
- 入力電源と負荷との間にコレクタ・エミツタが
直列に接続されベースに制御信号が供給される制
御トランジスタと、前記入力電源と制御トランジ
スタのコレクタまたはエミツタ間もしくは前記負
荷と制御トランジスタのコレクタまたはエミツタ
間に設けられる過電流検出抵抗と、前記制御トラ
ンジスタのコレクタ・エミツタ間に直列接続され
た第１、第２のバイアス抵抗と、コレクタが前記
制御トランジスタのベースに接続されエミツタが
前記過電流検出抵抗の入力電源側または負荷側に
接続されベースが前記バイアス抵抗の接続部に接
続された保護トランジスタとを具備したことを特
徴とする電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4509679U JPS6126966Y2 (ja) | 1979-04-05 | 1979-04-05 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4509679U JPS6126966Y2 (ja) | 1979-04-05 | 1979-04-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55146517U JPS55146517U (ja) | 1980-10-21 |
| JPS6126966Y2 true JPS6126966Y2 (ja) | 1986-08-12 |
Family
ID=28922692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4509679U Expired JPS6126966Y2 (ja) | 1979-04-05 | 1979-04-05 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126966Y2 (ja) |
-
1979
- 1979-04-05 JP JP4509679U patent/JPS6126966Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55146517U (ja) | 1980-10-21 |
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