JPS6214725Y2 - - Google Patents
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- Publication number
- JPS6214725Y2 JPS6214725Y2 JP16505281U JP16505281U JPS6214725Y2 JP S6214725 Y2 JPS6214725 Y2 JP S6214725Y2 JP 16505281 U JP16505281 U JP 16505281U JP 16505281 U JP16505281 U JP 16505281U JP S6214725 Y2 JPS6214725 Y2 JP S6214725Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- amplifier circuit
- circuit
- collector
- Prior art date
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- Expired
Links
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- 230000002265 prevention Effects 0.000 claims description 5
- 101000684181 Homo sapiens Selenoprotein P Proteins 0.000 claims 2
- 102100023843 Selenoprotein P Human genes 0.000 claims 2
- 229940119265 sepp Drugs 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
- Noise Elimination (AREA)
Description
【考案の詳細な説明】
本考案は、電源オフ時に増幅器の状態に起因し
てスピーカから発生するシヨツク音を防止する為
のシヨツク音防止回路に関する。
てスピーカから発生するシヨツク音を防止する為
のシヨツク音防止回路に関する。
第１図は、従来一般に使用されている前段差動
増幅回路と後段SEPP（シングルエンデツドプツ
シユプル）増幅回路とから成る増幅器で、１は、
ベースに入力信号が印加される第１トランジスタ
２と、ベースに出力中点からの負帰還信号が印加
される第２トランジスタ３とから成る差動増幅回
路、４は、電流ミラー接続されたトランジスタ５
及び段間出力トランジスタ６を介して、前記差動
増幅回路１の出力信号が印加されるＡ級動作の駆
動トランジスタ、７は、上側及び下側出力トラン
ジスタ８及び９を備え、前記駆動トランジスタ４
によつて駆動されるSEPP増幅回路、１０は該
SEPP増幅回路７の出力中点Ａに出力コンデンサ
１１を介して接続されたスピーカ、１２は動作電
源、及び１３は電源スイツチである。入力端子１
４に印加された信号は、差動増幅回路１で増幅さ
れた後、トランジスタ５及び段間出力トランジス
タ６を介して駆動トランジスタ４のベースに印加
される。そして前記駆動トランジスタ４でＡ級増
幅された後、SEPP増幅回路７でＢ級増幅され、
出力中点Ａからスピーカ１０に印加される。
増幅回路と後段SEPP（シングルエンデツドプツ
シユプル）増幅回路とから成る増幅器で、１は、
ベースに入力信号が印加される第１トランジスタ
２と、ベースに出力中点からの負帰還信号が印加
される第２トランジスタ３とから成る差動増幅回
路、４は、電流ミラー接続されたトランジスタ５
及び段間出力トランジスタ６を介して、前記差動
増幅回路１の出力信号が印加されるＡ級動作の駆
動トランジスタ、７は、上側及び下側出力トラン
ジスタ８及び９を備え、前記駆動トランジスタ４
によつて駆動されるSEPP増幅回路、１０は該
SEPP増幅回路７の出力中点Ａに出力コンデンサ
１１を介して接続されたスピーカ、１２は動作電
源、及び１３は電源スイツチである。入力端子１
４に印加された信号は、差動増幅回路１で増幅さ
れた後、トランジスタ５及び段間出力トランジス
タ６を介して駆動トランジスタ４のベースに印加
される。そして前記駆動トランジスタ４でＡ級増
幅された後、SEPP増幅回路７でＢ級増幅され、
出力中点Ａからスピーカ１０に印加される。
しかして、ある時刻t0に電源スイツチ１３をオ
フにすると、電源電圧＋Vccは、電源の時定数に
従つて第２図ａの実線イに示す如く降下し、差動
増幅回路１の第１トランジスタ２のベース電圧も
一点鎖線ロに示す如く所定の時定数で低下する。
また、差動増幅回路１の第２トランジスタ３のベ
ース電圧は、抵抗１５及び１６とコンデンサ１７
とから成る負帰還回路の比較的大なる時定数に従
つて、二点鎖線ハに示す如く、降下する。従つ
て、電源スイツチ１３をオフすると、差動増幅回
路１のバイアスのバランスがくずれ、第２トラン
ジスタ３がオンとなり、段間出力トランジスタ６
が強制的にオンされ、駆動トランジスタ４もオン
となる。その為、下側出力トランジスタ９がオン
し、第２図ｂに示す如く、出力中点Ａの電位が零
となる。ところが、時刻t1になると、電源電圧＋
Vccと差動増幅回路１の第２トランジスタ３のベ
ース電圧とが逆転し、前記第２トランジスタ３が
飽和状態となるので、段間出力トランジスタ６が
オフとなり、駆動トランジスタ４もオフとなる。
その為、上側出力トランジスタ８がオンとなり、
出力中点Ａの電圧が急激に電源電圧迄上昇し、大
きなシヨツク音が発生する。
フにすると、電源電圧＋Vccは、電源の時定数に
従つて第２図ａの実線イに示す如く降下し、差動
増幅回路１の第１トランジスタ２のベース電圧も
一点鎖線ロに示す如く所定の時定数で低下する。
また、差動増幅回路１の第２トランジスタ３のベ
ース電圧は、抵抗１５及び１６とコンデンサ１７
とから成る負帰還回路の比較的大なる時定数に従
つて、二点鎖線ハに示す如く、降下する。従つ
て、電源スイツチ１３をオフすると、差動増幅回
路１のバイアスのバランスがくずれ、第２トラン
ジスタ３がオンとなり、段間出力トランジスタ６
が強制的にオンされ、駆動トランジスタ４もオン
となる。その為、下側出力トランジスタ９がオン
し、第２図ｂに示す如く、出力中点Ａの電位が零
となる。ところが、時刻t1になると、電源電圧＋
Vccと差動増幅回路１の第２トランジスタ３のベ
ース電圧とが逆転し、前記第２トランジスタ３が
飽和状態となるので、段間出力トランジスタ６が
オフとなり、駆動トランジスタ４もオフとなる。
その為、上側出力トランジスタ８がオンとなり、
出力中点Ａの電圧が急激に電源電圧迄上昇し、大
きなシヨツク音が発生する。
本考案は、上述の点に鑑み成されたもので、以
下実施例に基き図面を参照しながら説明する。第
３図は、本考案の一実施例を示すもので、差動増
幅回路１の第２トランジスタ３のベースにエミツ
タが、前記第２トランジスタ３のコレクタにベー
スがそれぞれ接続されるとともに、駆動トランジ
スタ４のベースにコレクタが接続されたPNP型の
補助トランジスタ１８を設けた点を特徴とする。
尚、第３図において、第１図と同一の回路素子に
は、同一の図番が付してある。
下実施例に基き図面を参照しながら説明する。第
３図は、本考案の一実施例を示すもので、差動増
幅回路１の第２トランジスタ３のベースにエミツ
タが、前記第２トランジスタ３のコレクタにベー
スがそれぞれ接続されるとともに、駆動トランジ
スタ４のベースにコレクタが接続されたPNP型の
補助トランジスタ１８を設けた点を特徴とする。
尚、第３図において、第１図と同一の回路素子に
は、同一の図番が付してある。
しかして時刻t0で電源スイツチ１３をオフする
と、第１図の場合と同様、出力中点Ａの電圧が直
ちに低下する。そして、差動増幅回路１の第２ト
ランジスタ３のコレクタ電圧は、段間出力トラン
ジスタ６のベース・エミツタ間電圧降下ＶBEの
為、＋Vcc−ＶBEとなつているが、時刻t1となり、
電源電圧＋Vccと、第２トランジスタ３のベース
電圧とが等しくなると、補助トランジスタ１８が
順バイアス状態となりオンするので、駆動トラン
ジスタ４のベース電流が前記補助トランジスタ１
８によつて供給されることになる。その為、下側
出力トランジスタ９がオフすることも、上側トラ
ンジスタ８がオンすることも無く、出力中点Ａの
電圧は、時刻t1以降も零に保たれる。補助トラン
ジスタ１８がオンしている限り第４図ａに示す如
く、第２トランジスタ３のベース電圧と電源電圧
とは等しくなつており、出力中点Ａの電圧は、第
４図ｂに示す如く零に保たれる。
と、第１図の場合と同様、出力中点Ａの電圧が直
ちに低下する。そして、差動増幅回路１の第２ト
ランジスタ３のコレクタ電圧は、段間出力トラン
ジスタ６のベース・エミツタ間電圧降下ＶBEの
為、＋Vcc−ＶBEとなつているが、時刻t1となり、
電源電圧＋Vccと、第２トランジスタ３のベース
電圧とが等しくなると、補助トランジスタ１８が
順バイアス状態となりオンするので、駆動トラン
ジスタ４のベース電流が前記補助トランジスタ１
８によつて供給されることになる。その為、下側
出力トランジスタ９がオフすることも、上側トラ
ンジスタ８がオンすることも無く、出力中点Ａの
電圧は、時刻t1以降も零に保たれる。補助トラン
ジスタ１８がオンしている限り第４図ａに示す如
く、第２トランジスタ３のベース電圧と電源電圧
とは等しくなつており、出力中点Ａの電圧は、第
４図ｂに示す如く零に保たれる。
補助トランジスタ１８のコレクタを、別の
NPNトランジスタ（図示せず）のベースに接続
するとともに、該別のNPNトランジスタのコレ
クタを、駆動トランジスタ４のコレクタに接続し
てもよい。そうすると、駆動トランジスタ４がオ
フとなつていても、下側出力トランジスタ９のベ
ースバイアス電流が前記別のNPNトランジスタ
により設定されるので、出力中点Ａの電位が上昇
することはなく、シヨツク音の発生が防止され
る。
NPNトランジスタ（図示せず）のベースに接続
するとともに、該別のNPNトランジスタのコレ
クタを、駆動トランジスタ４のコレクタに接続し
てもよい。そうすると、駆動トランジスタ４がオ
フとなつていても、下側出力トランジスタ９のベ
ースバイアス電流が前記別のNPNトランジスタ
により設定されるので、出力中点Ａの電位が上昇
することはなく、シヨツク音の発生が防止され
る。
補助トランジスタ１８は、増幅器の正常動作時
においては、完全な逆バイアス状態に保持される
ので、正常動作時におけるシヨツク音防止回路の
誤動作は、全く生じない。
においては、完全な逆バイアス状態に保持される
ので、正常動作時におけるシヨツク音防止回路の
誤動作は、全く生じない。
本考案に依れば、非常に簡単な構成で確実なる
シヨツク音防止を達成し得るので、調整が不要
で、安価なシヨツク音防止回路が提供出来、しか
もコンデンサ等を使用する必要がないので、IC
（集積回路）化が簡単に行い得るという利点を有
する。
シヨツク音防止を達成し得るので、調整が不要
で、安価なシヨツク音防止回路が提供出来、しか
もコンデンサ等を使用する必要がないので、IC
（集積回路）化が簡単に行い得るという利点を有
する。
尚、補助トランジスタ１８は、差動増幅回路１
の第２トランジスタ３と逆極性であることが好ま
しい。それは、ICの製造上の理由による。すな
わち、ICにおいて、バーテイカル構造のNPNト
ランジスタとラテラル構造のPNPトランジスタと
を近接して設けると、NPNトランジスタのベー
ス・コレクタ間とPNPトランジスタのエミツタ・
ベース間の構造とが等しくなり、立上り電圧ＶBE
や温度特性が互いに等しくなる。その為、NPN
トランジスタが飽和し、ベース・コレクタ間電圧
が反転する時には、必ず補助PNPトランジスタが
順バイアスされ、NPNトランジスタの飽和を補
う方向に電流を流すので、補助PNPトランジスタ
の動作が確実なものとなる、という利点を有す
る。
の第２トランジスタ３と逆極性であることが好ま
しい。それは、ICの製造上の理由による。すな
わち、ICにおいて、バーテイカル構造のNPNト
ランジスタとラテラル構造のPNPトランジスタと
を近接して設けると、NPNトランジスタのベー
ス・コレクタ間とPNPトランジスタのエミツタ・
ベース間の構造とが等しくなり、立上り電圧ＶBE
や温度特性が互いに等しくなる。その為、NPN
トランジスタが飽和し、ベース・コレクタ間電圧
が反転する時には、必ず補助PNPトランジスタが
順バイアスされ、NPNトランジスタの飽和を補
う方向に電流を流すので、補助PNPトランジスタ
の動作が確実なものとなる、という利点を有す
る。
第１図は、従来の増幅器を示す回路図、第２図
はその特性図、第３図は本考案の一実施例を示す
回路図、第４図はその特性図である。 主な図番の説明、１……差動増幅器、４……駆
動トランジスタ、７……SEPP増幅回路、１８…
…補助トランジスタ。
はその特性図、第３図は本考案の一実施例を示す
回路図、第４図はその特性図である。 主な図番の説明、１……差動増幅器、４……駆
動トランジスタ、７……SEPP増幅回路、１８…
…補助トランジスタ。
Claims (1)
- ベースに入力信号が印加される第１トランジス
タと、ベースに出力中点からの負帰還信号が印加
される第２トランジスタとで構成される前段差動
増幅回路と、Ａ級動作の駆動トランジスタによつ
て駆動される後段SEPP増幅回路と、前記差動増
幅回路の出力信号を前記SEPP増幅回路に伝達す
る為、ベースが前記第２トランジスタのコレクタ
に、コレクタが前記駆動トランジスタのベースに
それぞれ接続された段間トランジスタとから成る
増幅器の電源オフ時に発生するシヨツク音を防止
する回路であつて、前記第２トランジスタのベー
ス・コレクタ間電圧を検出するとともに、該電圧
が所定の値となつたときオンして前記SEPP増幅
回路を構成する下側トランジスタを強制的にオン
させる補助トランジスタを設けたことを特徴とす
るシヨツク音防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16505281U JPS5871213U (ja) | 1981-11-04 | 1981-11-04 | シヨツク音防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16505281U JPS5871213U (ja) | 1981-11-04 | 1981-11-04 | シヨツク音防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5871213U JPS5871213U (ja) | 1983-05-14 |
| JPS6214725Y2 true JPS6214725Y2 (ja) | 1987-04-15 |
Family
ID=29957261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16505281U Granted JPS5871213U (ja) | 1981-11-04 | 1981-11-04 | シヨツク音防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5871213U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4766732B2 (ja) * | 2000-07-11 | 2011-09-07 | 新日本無線株式会社 | オーディオアンプのバイアス回路 |
-
1981
- 1981-11-04 JP JP16505281U patent/JPS5871213U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5871213U (ja) | 1983-05-14 |
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