JPH0115227Y2 - - Google Patents
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- Publication number
- JPH0115227Y2 JPH0115227Y2 JP1982088642U JP8864282U JPH0115227Y2 JP H0115227 Y2 JPH0115227 Y2 JP H0115227Y2 JP 1982088642 U JP1982088642 U JP 1982088642U JP 8864282 U JP8864282 U JP 8864282U JP H0115227 Y2 JPH0115227 Y2 JP H0115227Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pnp transistor
- base
- muting
- lateral
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000007257 malfunction Effects 0.000 claims description 3
- 230000002265 prevention Effects 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案は半導体集積回路で構成されたミユーテ
イング増幅器の誤動作防止回路に関する。
イング増幅器の誤動作防止回路に関する。
第１図は本考案の適用されるべき従来のミユー
テイング増幅器の一例を示す回路図である。
テイング増幅器の一例を示す回路図である。
第１図において、１は＋VCC端子、２は−VCC
端子、３は信号入力端子、４は信号出力端子、５
は増幅器の＋入力端子、６は増幅器の−入力端
子、７は基準電位点、８はミユーテイングスイツ
チ、９は定電流源を示しており、ミユーテイング
スイツチ８で定電流源９の電流をオン・オフして
いる。
端子、３は信号入力端子、４は信号出力端子、５
は増幅器の＋入力端子、６は増幅器の−入力端
子、７は基準電位点、８はミユーテイングスイツ
チ、９は定電流源を示しており、ミユーテイング
スイツチ８で定電流源９の電流をオン・オフして
いる。
入力端子と＋入力端子５との間には直流阻止用
のコンデンサC1が、また基準電位点７と＋入力
端子５との間にはバイアス用抵抗R1が接続して
ある。基準電位点７と−入力端子６との間には帰
還抵抗R2が接続してある。
のコンデンサC1が、また基準電位点７と＋入力
端子５との間にはバイアス用抵抗R1が接続して
ある。基準電位点７と−入力端子６との間には帰
還抵抗R2が接続してある。
＋入力端子５はラテラルPNPトランジスタQ5
のベースに、−入力端子６はラテラルPNPトラン
ジスタQ6のベースにそれぞれ接続してある。ト
ランジスタQ5とQ6とはエミツタで結合してあつ
て、そこにラテラルPNPトランジスタQ3による
定電流源が接続してあつて差動増幅器として動作
する。その出力はダイオードD2、トランジスタ
Q8のカレントミラー回路から出力され、トラン
ジスタQ9，Q10で増幅され、トランジスタQ7，
Q11から出力される。
のベースに、−入力端子６はラテラルPNPトラン
ジスタQ6のベースにそれぞれ接続してある。ト
ランジスタQ5とQ6とはエミツタで結合してあつ
て、そこにラテラルPNPトランジスタQ3による
定電流源が接続してあつて差動増幅器として動作
する。その出力はダイオードD2、トランジスタ
Q8のカレントミラー回路から出力され、トラン
ジスタQ9，Q10で増幅され、トランジスタQ7，
Q11から出力される。
ミユーテイングスイツチ８がオン状態になる
と、定電流源９によつてトランジスタQ1，Q4が
オン状態になるため、利得が（R2＋R3）／R2の
増幅器として動作する。
と、定電流源９によつてトランジスタQ1，Q4が
オン状態になるため、利得が（R2＋R3）／R2の
増幅器として動作する。
一方、ミユーテイングスイツチ８がオフ状態に
なると、全てのダイオードおよびトランジスタが
オフ状態になり、入力端子と出力端子間は遮断さ
れ、ミユーテイングがかかる。このとき出力端子
はR2，R3によつて基準電圧になる。また、電源
オン、オフ時等で、入力信号が非定常状態の時に
は、ミユーテイングスイツチ８をオフ状態にして
信号が出力されないようにしている。
なると、全てのダイオードおよびトランジスタが
オフ状態になり、入力端子と出力端子間は遮断さ
れ、ミユーテイングがかかる。このとき出力端子
はR2，R3によつて基準電圧になる。また、電源
オン、オフ時等で、入力信号が非定常状態の時に
は、ミユーテイングスイツチ８をオフ状態にして
信号が出力されないようにしている。
第２図はトランジスタQ5とQ1の断面図を示し
ている。トランジスタQ5のベースおよびトラン
ジスタQ1のベースがＮ型領域で、アイソレーシ
ヨンがＰ型領域である。またアイソレーシヨンは
−VCCに接続してある。
ている。トランジスタQ5のベースおよびトラン
ジスタQ1のベースがＮ型領域で、アイソレーシ
ヨンがＰ型領域である。またアイソレーシヨンは
−VCCに接続してある。
そこで非定常状態の時には、コンデンサC1と
抵抗R1とによる微分回路によつて、−入力端子５
が−VCC以下になることがある。この場合にはト
ランジスタQ5のベース１０のベース電位が−VCC
以下になる。特にトランジスタQ5のベース１０
の電位が−VCC−VBE以下になると、トランジス
タQ5のベース１０をエミツタとし、アイソレー
シヨンをベースとし、トランジスタQ1のベース
１１をコレクタとした寄生NPNトランジスタ１
２がオン状態になる。また対象となるトランジス
タはトランジスタQ1に代りトランジスタQ3また
はトランジスタQ4であつても同様である。
抵抗R1とによる微分回路によつて、−入力端子５
が−VCC以下になることがある。この場合にはト
ランジスタQ5のベース１０のベース電位が−VCC
以下になる。特にトランジスタQ5のベース１０
の電位が−VCC−VBE以下になると、トランジス
タQ5のベース１０をエミツタとし、アイソレー
シヨンをベースとし、トランジスタQ1のベース
１１をコレクタとした寄生NPNトランジスタ１
２がオン状態になる。また対象となるトランジス
タはトランジスタQ1に代りトランジスタQ3また
はトランジスタQ4であつても同様である。
寄生トランジスタ１２がオン状態になると、ト
ランジスタQ1，Q3，Q4にベース電流が流れ、ト
ランジスタQ3，Q4がオン状態となつて、ミユー
テイングをかけていても増幅器として動作し、不
要な信号が出力される欠点があつた。
ランジスタQ1，Q3，Q4にベース電流が流れ、ト
ランジスタQ3，Q4がオン状態となつて、ミユー
テイングをかけていても増幅器として動作し、不
要な信号が出力される欠点があつた。
本考案は上記にかんがみなされたもので、上記
の欠点を解消して、簡単な回路を付加することに
よつて＋入力端子に−VCC−VBE以下の電圧が入
力されても、ミユーテイングがかかつているよう
にしたミユーテイング増幅器の誤動作防止回路を
提供することを目的とするものである。
の欠点を解消して、簡単な回路を付加することに
よつて＋入力端子に−VCC−VBE以下の電圧が入
力されても、ミユーテイングがかかつているよう
にしたミユーテイング増幅器の誤動作防止回路を
提供することを目的とするものである。
以下、本考案を実施例により説明する。
第３図は本考案の一実施例の回路図である。
本考案の一実施例は、第１図に示した従来の回
路において、ミユーテイングスイツチ８に代つて
トランジスタQ13およびQ14からなる差動スイツ
チで構成し、トランジスタQ13のコレクタはPNP
トランジスタQ12のベースに、トランジスタQ12
のエミツタを＋VCCに、コレクタをトランジスタ
Q1のベースに接続して構成してある。
路において、ミユーテイングスイツチ８に代つて
トランジスタQ13およびQ14からなる差動スイツ
チで構成し、トランジスタQ13のコレクタはPNP
トランジスタQ12のベースに、トランジスタQ12
のエミツタを＋VCCに、コレクタをトランジスタ
Q1のベースに接続して構成してある。
一方、トランジスタQ14のコレクタはトランジ
スタQ2のベースに接続してある。
スタQ2のベースに接続してある。
ミユーテイング制御信号はトランジスタQ13，
Q14のうち一方がオン、他方がオフとなるように
入力される。
Q14のうち一方がオン、他方がオフとなるように
入力される。
いま、トランジスタQ13がオフ、トランジスタ
Q14がオン状態のときにはトランジスタQ12がオ
フ状態になり、トランジスタQ1〜Q4がオン状態
となり、通常の増幅器として動作する。
Q14がオン状態のときにはトランジスタQ12がオ
フ状態になり、トランジスタQ1〜Q4がオン状態
となり、通常の増幅器として動作する。
つぎに、トランジスタQ13がオン、トランジス
タQ14がオフ状態のときにはトランジスタQ12は
オン状態になる。このため前記した寄生トランジ
スタ１２がオン状態になつてもトランジスタQ12
のコレクタから電流が供給され、トランジスタ
Q1，Q3，Q4のベースが高電位にされるためトラ
ンジスタQ1，Q3，Q4はオフ状態にままとなり、
ミユーテイングがかかつた状態のままとなつて、
従来の欠点は解消される。
タQ14がオフ状態のときにはトランジスタQ12は
オン状態になる。このため前記した寄生トランジ
スタ１２がオン状態になつてもトランジスタQ12
のコレクタから電流が供給され、トランジスタ
Q1，Q3，Q4のベースが高電位にされるためトラ
ンジスタQ1，Q3，Q4はオフ状態にままとなり、
ミユーテイングがかかつた状態のままとなつて、
従来の欠点は解消される。
以上説明した如く本考案によれば、ミユーテイ
ングがかかつているとき、定電流源として働くト
ランジスタを強制的にオフ状態にする回路を備え
たために、入力信号が−VCC−VBE以下となつて
寄生トランジスタがオン状態になつても、ミユー
テイングが解除されない。
ングがかかつているとき、定電流源として働くト
ランジスタを強制的にオフ状態にする回路を備え
たために、入力信号が−VCC−VBE以下となつて
寄生トランジスタがオン状態になつても、ミユー
テイングが解除されない。
第１図は従来のミユーテイング増幅器の回路
図、第２図はとラテラルトランジスタQ5とトラ
ンジスタQ1の断面図、第３図は本考案の一実施
例の回路図である。 Q1〜Q14……トランジスタ、１２……寄生トラ
ンジスタ。
図、第２図はとラテラルトランジスタQ5とトラ
ンジスタQ1の断面図、第３図は本考案の一実施
例の回路図である。 Q1〜Q14……トランジスタ、１２……寄生トラ
ンジスタ。
Claims (1)
- 【実用新案登録請求の範囲】 ベースに信号が入力される第１のラテラル
PNPトランジスタと、エミツタが電源に接続さ
れた１以上の定電流源として働く第２のラテラル
PNPトランジスタとを有し、前記第２のラテラ
ルPNPトランジスタがオン中は増幅器として動
作し、かつオフ中はミユーテイングがかかるよう
にした半導体集積回路で構成したミユーテイング
増幅器において、 ミユーテイング信号が入力される一対のトラン
ジスタよりなる差動スイツチと、 前記一対のトランジスタの一方のコレクタにベ
ースが、前記第２のラテラルPNPトランジスタ
のベースにコレクタが、かつ前記電源にエミツタ
がそれぞれ接続された第３のラテラルPNPトラ
ンジスタとを備え、 ミユーテイング中は前記差動スイツチが駆動さ
れて前記第３のラテラルPNPトランジスタがオ
ンすることにより、前記第２のラテラルPNPト
ランジスタを強制的にオフ状態にする、 ことを特徴とするミユーテイング増幅器の誤動作
防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8864282U JPS58191708U (ja) | 1982-06-16 | 1982-06-16 | ミユ−テイング増幅器の誤動作防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8864282U JPS58191708U (ja) | 1982-06-16 | 1982-06-16 | ミユ−テイング増幅器の誤動作防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58191708U JPS58191708U (ja) | 1983-12-20 |
| JPH0115227Y2 true JPH0115227Y2 (ja) | 1989-05-08 |
Family
ID=30097305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8864282U Granted JPS58191708U (ja) | 1982-06-16 | 1982-06-16 | ミユ−テイング増幅器の誤動作防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191708U (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162510A (en) * | 1980-05-20 | 1981-12-14 | Nec Corp | Amplifier |
| JPS5769908A (en) * | 1980-10-20 | 1982-04-30 | Matsushita Electric Ind Co Ltd | Muting circuit |
| JPS58198907A (ja) * | 1982-05-17 | 1983-11-19 | Pioneer Electronic Corp | ミユ−テイング増幅器の誤動作防止回路 |
-
1982
- 1982-06-16 JP JP8864282U patent/JPS58191708U/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162510A (en) * | 1980-05-20 | 1981-12-14 | Nec Corp | Amplifier |
| JPS5769908A (en) * | 1980-10-20 | 1982-04-30 | Matsushita Electric Ind Co Ltd | Muting circuit |
| JPS58198907A (ja) * | 1982-05-17 | 1983-11-19 | Pioneer Electronic Corp | ミユ−テイング増幅器の誤動作防止回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58191708U (ja) | 1983-12-20 |
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