JPS6016126B2 - カスコ−ド回路 - Google Patents

カスコ−ド回路

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JPS6016126B2
JPS6016126B2 JP14292879A JP14292879A JPS6016126B2 JP S6016126 B2 JPS6016126 B2 JP S6016126B2 JP 14292879 A JP14292879 A JP 14292879A JP 14292879 A JP14292879 A JP 14292879A JP S6016126 B2 JPS6016126 B2 JP S6016126B2
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JP
Japan
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transistor
collector
voltage
fet
emitter
Prior art date
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Expired
Application number
JP14292879A
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English (en)
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JPS5666908A (en
Inventor
伸夫 藤原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Victor Company of Japan Ltd
Original Assignee
Victor Company of Japan Ltd
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Publication date
Application filed by Victor Company of Japan Ltd filed Critical Victor Company of Japan Ltd
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Expired legal-status Critical Current

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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F1/00Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】 本発明はカスコード回路に係り、入力信号増幅用のトラ
ンジスタに外部電源を接続することなくコレクタ・ェミ
ッタ間電圧を一定に保持し得るカスコード回路を提供す
ることを目的とする。
従来の電圧増幅回路は、第1図に示す如く、トランジス
タTr,のベースに入釆する電流源1よりの入力電流i
をトランジスタTr,にて増幅し電圧に変換してこのコ
レクタ(出力端子2)よりとり出す構成とされている。
ここで、トランジスタは一般に、第2図に示す如く、コ
レクタ・ェミッタ間電圧Vc8に応じてコレクタ電流l
cが変化する性質をもち、同図より明らかな如く、ある
ベース電流IBの変化幅に対するコレク夕・ェミッ夕間
電圧VcEの変化幅はコレクタ・ェミッタ間電圧VcE
が異なると(即ち、動作点が異なると)同一の変イ的風
こならない。このため、入力電流の変化分をi、出力電
圧の変化分をe、コレクタ出力抵抗をrc、交流電流増
幅率をhナeとした場合の電流−電圧利得e八の式、e
/i(rc〆R.) からも明らかなように、上記のようにコレクタ出力抵抗
rcの値がコレクタ・ェミッ夕間電圧Vc8によって変
化すれば、出力信号の波形に歪を生じる。
この場合、抵抗R,に抵抗値の極めて大きなものを用い
てトランジスタTr,を定電流負荷にて動作させても出
力信号の波形に歪を生じ、コレクタ出力抵抗によって電
流−電圧利得に制約を受ける。又、第3図及び第4図よ
り明らかな如く、コレクタ・ベース帰還容量C。
b及びコレクタ・ベース帰還抵抗hreは共にコレクタ
・ェミッタ間電圧VcEに応じて変化し、ミラー効果に
よってこれら帰還容量C。b、帰還抵抗hreの合成イ
ンピーダンスが電圧利得倍されて入力に帰還されるため
、特に、信号源インピーダンスが高い場合、高域利得の
低下、歪率の悪化をきたす。そこで、これらの問題をな
くすために、従来、第5図に示す如きカスコード回路が
ある。
このものは、電流増幅用のトランジスタTものコレク夕
・ェミッタ間電圧Vc82は、外部電源Bとトランジス
タTr3のベース・ェミツタ間電圧VB83とによって
固定されているため(VcE2=E−VB83 )、ト
ランジスタTr2のコレクタ・ヱミツ夕間電圧VcE2
を常に一定にし得、歪率を低くし得、又、高城利得の低
下を防止し得る。然るに、この従来のカスコード回路は
、外部電源Eを必要とするために、IC化しにくく、又
、軽量かつ安価に構成し得ない欠点があった。
本発明は上記欠点を除去したものであり、第6図及び第
7図と共にその各実施例について説明する。第6図は本
発明になるカスコード回路の第1実施例の回路図を示す
同図において、電流増幅用のNPNトランジスタTr6
のコレクタはこれと相補極性のPNPトランジスタTr
4のコレクタに接続されており、トランジスタTr6の
コレクタとトランジスタTr4のベースとは夫々トラン
ジスタTr4と相補通性のNチャンネル接合形電界効果
トランジスタ(FET)Tr5のソースとドレィンとに
接続されている。即ち、トランジスタTて4とトランジ
スタTr5とはィンバーテッドダーリントン接続されて
いる。トランジスタTちのケートは抵抗R4を介してト
ランジスタTものコレクタに接続されていると共に、直
列接続されたダイオードD,,D2,D3を介してトラ
ンジスタT【6のェミツタに接続されている。トランジ
スタTr4のェミッタ‘ま抵抗R5を介してトランジス
タTr5のドレィンに接続されていると共に、抵抗R3
を介して電源十Vccに接続されている。同図において
、電流源1よりの入力電流は、電源+Vccを印加され
、ソース・ゲード間の逆バイアス電圧によって導適状態
にある電界効果トランジスタTr5及びトランジスタT
r4によってそのコレクタ・ヱミッ夕間電圧を固定され
ている電流増幅用のトランジスタTWこよって増幅され
、電圧に変換されてトランジスタTr4のェミッタ(出
力端子2)よりとり出される。ここで、トランジスタT
r4とトランジスタTr5とはインバーテツドダーリン
トン接続されているのでトランジスタTr5のドレィン
電流ioは少なく、lss(ゲート・ソース間電圧VG
sが霧の時の飽和ドレィン電流)が比較的小さい電界効
果トランジスタでもゲート・ソース間電圧を確実に発生
し得る。
これにより、トランジスタTr5のソース・ゲート間の
逆バイアス電圧によって抵抗R4を介してダイオードD
,,D2,D3に電流が流れ、トランジスタTr5のゲ
ートとトランジスタTて6のェミッタとの間に電圧降下
を生じる。一方、トランジスタTr6のコレクタ・ェミ
ッタ間電圧VcE6はトランジスタTr5のソース電圧
によって固定されている。このように、トランジスタT
r6のコレクタ・エミツタ間にはトランジスタTr5と
ダイオードD,〜D3とが接続されているため、トラン
ジスタTr6のコレクタ・ェミッタ間電圧VcE6は、
抵抗R4の電圧降下とダイオードD,〜D3による電圧
降下との和の電圧に固定され、第5図の従来例のように
外部電源を用いないでもコレクタ・ェミッタ間電圧Vc
86を一定に保持し得る。
この場合、トランジスタTr6のベースB、そのエミツ
タをエミツタB、トランジスタTr4のエミツタをコレ
クタCとした三端子能動素子が構成され、従来のものに
比してIC化し易い。又コレクタ・ェミッタ間電圧Vc
E6を一定に保持し得るので、歪率を低下し得、高域利
得の低下を防止し得る。
第7図は本発明回路の第2実施例の回路図を示し、第6
図と同一構成部分には同一番号、同一符号を付す。
同図中、Tr7はNチャンネル接合形電界効果トランジ
スタで、そのドレインはトランジスタTr4のコレクタ
に接続されており、そのソースはダイオード○,,D2
を介してトランジスタTr5のゲートに接続されており
、トランジスタTr7のゲートは電圧線3に接続されて
いる。その他の構成は第6図に示す第1実施例のものと
同様である。このものは、電圧増幅用トランジスタとし
て電界効果トランジスタTr7を用いているため、その
ソース・ゲート間のバイアス電圧によってそのソース電
位がシフトされているので、トランジスタTr5とトラ
ンジスタTr7との間に接続されたダィオ−ドを第1実
施例のものよりも1個少なく構成し得る。
その他の動作及び効果は第1実施例のものと同様である
ので、その説明を省略する。なお、トランジスタTr4
,Tr5,Tr6の各極性は上記実施例に限定されるこ
とはなく、トランジスタT【6にPNP形、トランジス
タTr4にNPN形又は電界効果トランジスタ、トラン
ジスタTr5にPチャンネル接合形電界効果トランジス
タを用いてもよく、要は、トランジスタTr6とトラン
ジスタTr4とが相補極性、トランジスタTr4とトラ
ンジスタTr5とが相補極性であればよい。上述の如く
、本発明になるカスコード回路によれば、入力信号増幅
用の第1のトランジスタ又はFETのコレクタ・ェミツ
タ間又はソース・ドレィン間にFETとダイオードとが
接続されているさめ、FETの逆バイアス電圧によって
該ダイオードに電流を流し得、これにより、第1のトラ
ンジスタのコレクタ・ェミッタ間電圧をFETのソース
・ゲート間に接続された抵抗の電圧降下及びダイオード
による電圧降下の和の電圧に固定し得、従来のように第
1のトランジスタのコレクタ・ェミツ夕間に外部電源を
接続しないでもコレクタ・ェミッタ電圧を一定に保持し
得、外部電源がいうないためにIC化し易く、軽量かつ
安価に構成し得る等の特長を有する。
【図面の簡単な説明】
第1図は従来の電圧増幅回路の一例の回路図、第2図乃
至第4図は夫々一般のトランジスタのコレクタ・ェミッ
タ間電圧対コレクタ電流特性図、コレクタ・ェミツタ間
電圧対コレクタ・ベース帰還容量特性図、コレクタ・ェ
ミッタ間電圧対コレクタ・ベース帰還抵抗特性図、第5
図は従来のカスコード回路の一例の回路図、第6図及び
第7図は夫々本発明になるカスコード回路の第1及び第
2実施例の回路図である。 1…電流源、2…出力端子、3…電圧源、Tr4,Tら
・・・トランジスタ、Tr5,Tr7・・・電界効果ト
ランジスタ、R3,R4,R5・・・抵抗、D,,D2
,D3…ダイオード。 第1図 第2図 第3図 第4図 第5図 第6図 第7図

Claims (1)

    【特許請求の範囲】
  1. 1 入力信号を供給されこれを増幅する第1のトランジ
    スタ又は第1のFETのドレインに、これと相補極性で
    そのエミツタ又はソースより出力をとり出す第2のトラ
    ンジスタのコレクタ又は第2のFETのドレインを接続
    し、該第2のトランジスタ又は第2のFETと相補極性
    の第3のFETのドレインを該第2のトランジスタのベ
    ース又は第2のFETのゲートに接続すると共に、該第
    3のFETのゲートを抵抗を介して該第3のFETのソ
    ース及び該第1のトランジスタのコレクタ又は第1のF
    ETのドレインに接続し、該第3のFETのゲートと該
    第1のトランジスタのエミツタ又は第1のFETのソー
    スとの間に抵抗、又は直列接続された複数のダイオード
    を接続してなることを特徴とするカスコード回路。
JP14292879A 1979-11-05 1979-11-05 カスコ−ド回路 Expired JPS6016126B2 (ja)

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JPS5666908A JPS5666908A (en) 1981-06-05
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* Cited by examiner, † Cited by third party
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JPH07140518A (ja) * 1993-11-19 1995-06-02 Rhythm Watch Co Ltd アイリス絞り装置

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JPS58202605A (ja) * 1982-05-21 1983-11-25 Hitachi Ltd カスコ−ドアンプ
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