JPS6016126B2 - カスコ−ド回路 - Google Patents
カスコ−ド回路Info
- Publication number
- JPS6016126B2 JPS6016126B2 JP14292879A JP14292879A JPS6016126B2 JP S6016126 B2 JPS6016126 B2 JP S6016126B2 JP 14292879 A JP14292879 A JP 14292879A JP 14292879 A JP14292879 A JP 14292879A JP S6016126 B2 JPS6016126 B2 JP S6016126B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- voltage
- fet
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はカスコード回路に係り、入力信号増幅用のトラ
ンジスタに外部電源を接続することなくコレクタ・ェミ
ッタ間電圧を一定に保持し得るカスコード回路を提供す
ることを目的とする。
ンジスタに外部電源を接続することなくコレクタ・ェミ
ッタ間電圧を一定に保持し得るカスコード回路を提供す
ることを目的とする。
従来の電圧増幅回路は、第１図に示す如く、トランジス
タＴｒ，のベースに入釆する電流源１よりの入力電流ｉ
をトランジスタＴｒ，にて増幅し電圧に変換してこのコ
レクタ（出力端子２）よりとり出す構成とされている。
ここで、トランジスタは一般に、第２図に示す如く、コ
レクタ・ェミッタ間電圧Ｖｃ８に応じてコレクタ電流ｌ
ｃが変化する性質をもち、同図より明らかな如く、ある
ベース電流ＩＢの変化幅に対するコレク夕・ェミッ夕間
電圧ＶｃＥの変化幅はコレクタ・ェミッタ間電圧ＶｃＥ
が異なると（即ち、動作点が異なると）同一の変イ的風
こならない。このため、入力電流の変化分をｉ、出力電
圧の変化分をｅ、コレクタ出力抵抗をｒｃ、交流電流増
幅率をｈナｅとした場合の電流−電圧利得ｅ八の式、ｅ
／ｉ（ｒｃ〆Ｒ．） からも明らかなように、上記のようにコレクタ出力抵抗
ｒｃの値がコレクタ・ェミッ夕間電圧Ｖｃ８によって変
化すれば、出力信号の波形に歪を生じる。
タＴｒ，のベースに入釆する電流源１よりの入力電流ｉ
をトランジスタＴｒ，にて増幅し電圧に変換してこのコ
レクタ（出力端子２）よりとり出す構成とされている。
ここで、トランジスタは一般に、第２図に示す如く、コ
レクタ・ェミッタ間電圧Ｖｃ８に応じてコレクタ電流ｌ
ｃが変化する性質をもち、同図より明らかな如く、ある
ベース電流ＩＢの変化幅に対するコレク夕・ェミッ夕間
電圧ＶｃＥの変化幅はコレクタ・ェミッタ間電圧ＶｃＥ
が異なると（即ち、動作点が異なると）同一の変イ的風
こならない。このため、入力電流の変化分をｉ、出力電
圧の変化分をｅ、コレクタ出力抵抗をｒｃ、交流電流増
幅率をｈナｅとした場合の電流−電圧利得ｅ八の式、ｅ
／ｉ（ｒｃ〆Ｒ．） からも明らかなように、上記のようにコレクタ出力抵抗
ｒｃの値がコレクタ・ェミッ夕間電圧Ｖｃ８によって変
化すれば、出力信号の波形に歪を生じる。
この場合、抵抗Ｒ，に抵抗値の極めて大きなものを用い
てトランジスタＴｒ，を定電流負荷にて動作させても出
力信号の波形に歪を生じ、コレクタ出力抵抗によって電
流−電圧利得に制約を受ける。又、第３図及び第４図よ
り明らかな如く、コレクタ・ベース帰還容量Ｃ。
てトランジスタＴｒ，を定電流負荷にて動作させても出
力信号の波形に歪を生じ、コレクタ出力抵抗によって電
流−電圧利得に制約を受ける。又、第３図及び第４図よ
り明らかな如く、コレクタ・ベース帰還容量Ｃ。
ｂ及びコレクタ・ベース帰還抵抗ｈｒｅは共にコレクタ
・ェミッタ間電圧ＶｃＥに応じて変化し、ミラー効果に
よってこれら帰還容量Ｃ。ｂ、帰還抵抗ｈｒｅの合成イ
ンピーダンスが電圧利得倍されて入力に帰還されるため
、特に、信号源インピーダンスが高い場合、高域利得の
低下、歪率の悪化をきたす。そこで、これらの問題をな
くすために、従来、第５図に示す如きカスコード回路が
ある。
・ェミッタ間電圧ＶｃＥに応じて変化し、ミラー効果に
よってこれら帰還容量Ｃ。ｂ、帰還抵抗ｈｒｅの合成イ
ンピーダンスが電圧利得倍されて入力に帰還されるため
、特に、信号源インピーダンスが高い場合、高域利得の
低下、歪率の悪化をきたす。そこで、これらの問題をな
くすために、従来、第５図に示す如きカスコード回路が
ある。
このものは、電流増幅用のトランジスタＴものコレク夕
・ェミッタ間電圧Ｖｃ８２は、外部電源Ｂとトランジス
タＴｒ３のベース・ェミツタ間電圧ＶＢ８３とによって
固定されているため（ＶｃＥ２＝Ｅ−ＶＢ８３ ）、ト
ランジスタＴｒ２のコレクタ・ヱミツ夕間電圧ＶｃＥ２
を常に一定にし得、歪率を低くし得、又、高城利得の低
下を防止し得る。然るに、この従来のカスコード回路は
、外部電源Ｅを必要とするために、ＩＣ化しにくく、又
、軽量かつ安価に構成し得ない欠点があった。
・ェミッタ間電圧Ｖｃ８２は、外部電源Ｂとトランジス
タＴｒ３のベース・ェミツタ間電圧ＶＢ８３とによって
固定されているため（ＶｃＥ２＝Ｅ−ＶＢ８３ ）、ト
ランジスタＴｒ２のコレクタ・ヱミツ夕間電圧ＶｃＥ２
を常に一定にし得、歪率を低くし得、又、高城利得の低
下を防止し得る。然るに、この従来のカスコード回路は
、外部電源Ｅを必要とするために、ＩＣ化しにくく、又
、軽量かつ安価に構成し得ない欠点があった。
本発明は上記欠点を除去したものであり、第６図及び第
７図と共にその各実施例について説明する。第６図は本
発明になるカスコード回路の第１実施例の回路図を示す
。
７図と共にその各実施例について説明する。第６図は本
発明になるカスコード回路の第１実施例の回路図を示す
。
同図において、電流増幅用のＮＰＮトランジスタＴｒ６
のコレクタはこれと相補極性のＰＮＰトランジスタＴｒ
４のコレクタに接続されており、トランジスタＴｒ６の
コレクタとトランジスタＴｒ４のベースとは夫々トラン
ジスタＴｒ４と相補通性のＮチャンネル接合形電界効果
トランジスタ（ＦＥＴ）Ｔｒ５のソースとドレィンとに
接続されている。即ち、トランジスタＴて４とトランジ
スタＴｒ５とはィンバーテッドダーリントン接続されて
いる。トランジスタＴちのケートは抵抗Ｒ４を介してト
ランジスタＴものコレクタに接続されていると共に、直
列接続されたダイオードＤ，，Ｄ２，Ｄ３を介してトラ
ンジスタＴ【６のェミツタに接続されている。トランジ
スタＴｒ４のェミッタ‘ま抵抗Ｒ５を介してトランジス
タＴｒ５のドレィンに接続されていると共に、抵抗Ｒ３
を介して電源十Ｖｃｃに接続されている。同図において
、電流源１よりの入力電流は、電源＋Ｖｃｃを印加され
、ソース・ゲード間の逆バイアス電圧によって導適状態
にある電界効果トランジスタＴｒ５及びトランジスタＴ
ｒ４によってそのコレクタ・ヱミッ夕間電圧を固定され
ている電流増幅用のトランジスタＴＷこよって増幅され
、電圧に変換されてトランジスタＴｒ４のェミッタ（出
力端子２）よりとり出される。ここで、トランジスタＴ
ｒ４とトランジスタＴｒ５とはインバーテツドダーリン
トン接続されているのでトランジスタＴｒ５のドレィン
電流ｉｏは少なく、ｌｓｓ（ゲート・ソース間電圧ＶＧ
ｓが霧の時の飽和ドレィン電流）が比較的小さい電界効
果トランジスタでもゲート・ソース間電圧を確実に発生
し得る。
のコレクタはこれと相補極性のＰＮＰトランジスタＴｒ
４のコレクタに接続されており、トランジスタＴｒ６の
コレクタとトランジスタＴｒ４のベースとは夫々トラン
ジスタＴｒ４と相補通性のＮチャンネル接合形電界効果
トランジスタ（ＦＥＴ）Ｔｒ５のソースとドレィンとに
接続されている。即ち、トランジスタＴて４とトランジ
スタＴｒ５とはィンバーテッドダーリントン接続されて
いる。トランジスタＴちのケートは抵抗Ｒ４を介してト
ランジスタＴものコレクタに接続されていると共に、直
列接続されたダイオードＤ，，Ｄ２，Ｄ３を介してトラ
ンジスタＴ【６のェミツタに接続されている。トランジ
スタＴｒ４のェミッタ‘ま抵抗Ｒ５を介してトランジス
タＴｒ５のドレィンに接続されていると共に、抵抗Ｒ３
を介して電源十Ｖｃｃに接続されている。同図において
、電流源１よりの入力電流は、電源＋Ｖｃｃを印加され
、ソース・ゲード間の逆バイアス電圧によって導適状態
にある電界効果トランジスタＴｒ５及びトランジスタＴ
ｒ４によってそのコレクタ・ヱミッ夕間電圧を固定され
ている電流増幅用のトランジスタＴＷこよって増幅され
、電圧に変換されてトランジスタＴｒ４のェミッタ（出
力端子２）よりとり出される。ここで、トランジスタＴ
ｒ４とトランジスタＴｒ５とはインバーテツドダーリン
トン接続されているのでトランジスタＴｒ５のドレィン
電流ｉｏは少なく、ｌｓｓ（ゲート・ソース間電圧ＶＧ
ｓが霧の時の飽和ドレィン電流）が比較的小さい電界効
果トランジスタでもゲート・ソース間電圧を確実に発生
し得る。
これにより、トランジスタＴｒ５のソース・ゲート間の
逆バイアス電圧によって抵抗Ｒ４を介してダイオードＤ
，，Ｄ２，Ｄ３に電流が流れ、トランジスタＴｒ５のゲ
ートとトランジスタＴて６のェミッタとの間に電圧降下
を生じる。一方、トランジスタＴｒ６のコレクタ・ェミ
ッタ間電圧ＶｃＥ６はトランジスタＴｒ５のソース電圧
によって固定されている。このように、トランジスタＴ
ｒ６のコレクタ・エミツタ間にはトランジスタＴｒ５と
ダイオードＤ，〜Ｄ３とが接続されているため、トラン
ジスタＴｒ６のコレクタ・ェミッタ間電圧ＶｃＥ６は、
抵抗Ｒ４の電圧降下とダイオードＤ，〜Ｄ３による電圧
降下との和の電圧に固定され、第５図の従来例のように
外部電源を用いないでもコレクタ・ェミッタ間電圧Ｖｃ
８６を一定に保持し得る。
逆バイアス電圧によって抵抗Ｒ４を介してダイオードＤ
，，Ｄ２，Ｄ３に電流が流れ、トランジスタＴｒ５のゲ
ートとトランジスタＴて６のェミッタとの間に電圧降下
を生じる。一方、トランジスタＴｒ６のコレクタ・ェミ
ッタ間電圧ＶｃＥ６はトランジスタＴｒ５のソース電圧
によって固定されている。このように、トランジスタＴ
ｒ６のコレクタ・エミツタ間にはトランジスタＴｒ５と
ダイオードＤ，〜Ｄ３とが接続されているため、トラン
ジスタＴｒ６のコレクタ・ェミッタ間電圧ＶｃＥ６は、
抵抗Ｒ４の電圧降下とダイオードＤ，〜Ｄ３による電圧
降下との和の電圧に固定され、第５図の従来例のように
外部電源を用いないでもコレクタ・ェミッタ間電圧Ｖｃ
８６を一定に保持し得る。
この場合、トランジスタＴｒ６のベースＢ、そのエミツ
タをエミツタＢ、トランジスタＴｒ４のエミツタをコレ
クタＣとした三端子能動素子が構成され、従来のものに
比してＩＣ化し易い。又コレクタ・ェミッタ間電圧Ｖｃ
Ｅ６を一定に保持し得るので、歪率を低下し得、高域利
得の低下を防止し得る。
タをエミツタＢ、トランジスタＴｒ４のエミツタをコレ
クタＣとした三端子能動素子が構成され、従来のものに
比してＩＣ化し易い。又コレクタ・ェミッタ間電圧Ｖｃ
Ｅ６を一定に保持し得るので、歪率を低下し得、高域利
得の低下を防止し得る。
第７図は本発明回路の第２実施例の回路図を示し、第６
図と同一構成部分には同一番号、同一符号を付す。
図と同一構成部分には同一番号、同一符号を付す。
同図中、Ｔｒ７はＮチャンネル接合形電界効果トランジ
スタで、そのドレインはトランジスタＴｒ４のコレクタ
に接続されており、そのソースはダイオード○，，Ｄ２
を介してトランジスタＴｒ５のゲートに接続されており
、トランジスタＴｒ７のゲートは電圧線３に接続されて
いる。その他の構成は第６図に示す第１実施例のものと
同様である。このものは、電圧増幅用トランジスタとし
て電界効果トランジスタＴｒ７を用いているため、その
ソース・ゲート間のバイアス電圧によってそのソース電
位がシフトされているので、トランジスタＴｒ５とトラ
ンジスタＴｒ７との間に接続されたダィオ−ドを第１実
施例のものよりも１個少なく構成し得る。
スタで、そのドレインはトランジスタＴｒ４のコレクタ
に接続されており、そのソースはダイオード○，，Ｄ２
を介してトランジスタＴｒ５のゲートに接続されており
、トランジスタＴｒ７のゲートは電圧線３に接続されて
いる。その他の構成は第６図に示す第１実施例のものと
同様である。このものは、電圧増幅用トランジスタとし
て電界効果トランジスタＴｒ７を用いているため、その
ソース・ゲート間のバイアス電圧によってそのソース電
位がシフトされているので、トランジスタＴｒ５とトラ
ンジスタＴｒ７との間に接続されたダィオ−ドを第１実
施例のものよりも１個少なく構成し得る。
その他の動作及び効果は第１実施例のものと同様である
ので、その説明を省略する。なお、トランジスタＴｒ４
，Ｔｒ５，Ｔｒ６の各極性は上記実施例に限定されるこ
とはなく、トランジスタＴ【６にＰＮＰ形、トランジス
タＴｒ４にＮＰＮ形又は電界効果トランジスタ、トラン
ジスタＴｒ５にＰチャンネル接合形電界効果トランジス
タを用いてもよく、要は、トランジスタＴｒ６とトラン
ジスタＴｒ４とが相補極性、トランジスタＴｒ４とトラ
ンジスタＴｒ５とが相補極性であればよい。上述の如く
、本発明になるカスコード回路によれば、入力信号増幅
用の第１のトランジスタ又はＦＥＴのコレクタ・ェミツ
タ間又はソース・ドレィン間にＦＥＴとダイオードとが
接続されているさめ、ＦＥＴの逆バイアス電圧によって
該ダイオードに電流を流し得、これにより、第１のトラ
ンジスタのコレクタ・ェミッタ間電圧をＦＥＴのソース
・ゲート間に接続された抵抗の電圧降下及びダイオード
による電圧降下の和の電圧に固定し得、従来のように第
１のトランジスタのコレクタ・ェミツ夕間に外部電源を
接続しないでもコレクタ・ェミッタ電圧を一定に保持し
得、外部電源がいうないためにＩＣ化し易く、軽量かつ
安価に構成し得る等の特長を有する。
ので、その説明を省略する。なお、トランジスタＴｒ４
，Ｔｒ５，Ｔｒ６の各極性は上記実施例に限定されるこ
とはなく、トランジスタＴ【６にＰＮＰ形、トランジス
タＴｒ４にＮＰＮ形又は電界効果トランジスタ、トラン
ジスタＴｒ５にＰチャンネル接合形電界効果トランジス
タを用いてもよく、要は、トランジスタＴｒ６とトラン
ジスタＴｒ４とが相補極性、トランジスタＴｒ４とトラ
ンジスタＴｒ５とが相補極性であればよい。上述の如く
、本発明になるカスコード回路によれば、入力信号増幅
用の第１のトランジスタ又はＦＥＴのコレクタ・ェミツ
タ間又はソース・ドレィン間にＦＥＴとダイオードとが
接続されているさめ、ＦＥＴの逆バイアス電圧によって
該ダイオードに電流を流し得、これにより、第１のトラ
ンジスタのコレクタ・ェミッタ間電圧をＦＥＴのソース
・ゲート間に接続された抵抗の電圧降下及びダイオード
による電圧降下の和の電圧に固定し得、従来のように第
１のトランジスタのコレクタ・ェミツ夕間に外部電源を
接続しないでもコレクタ・ェミッタ電圧を一定に保持し
得、外部電源がいうないためにＩＣ化し易く、軽量かつ
安価に構成し得る等の特長を有する。
第１図は従来の電圧増幅回路の一例の回路図、第２図乃
至第４図は夫々一般のトランジスタのコレクタ・ェミッ
タ間電圧対コレクタ電流特性図、コレクタ・ェミツタ間
電圧対コレクタ・ベース帰還容量特性図、コレクタ・ェ
ミッタ間電圧対コレクタ・ベース帰還抵抗特性図、第５
図は従来のカスコード回路の一例の回路図、第６図及び
第７図は夫々本発明になるカスコード回路の第１及び第
２実施例の回路図である。 １…電流源、２…出力端子、３…電圧源、Ｔｒ４，Ｔら
・・・トランジスタ、Ｔｒ５，Ｔｒ７・・・電界効果ト
ランジスタ、Ｒ３，Ｒ４，Ｒ５・・・抵抗、Ｄ，，Ｄ２
，Ｄ３…ダイオード。 第１図 第２図 第３図 第４図 第５図 第６図 第７図
至第４図は夫々一般のトランジスタのコレクタ・ェミッ
タ間電圧対コレクタ電流特性図、コレクタ・ェミツタ間
電圧対コレクタ・ベース帰還容量特性図、コレクタ・ェ
ミッタ間電圧対コレクタ・ベース帰還抵抗特性図、第５
図は従来のカスコード回路の一例の回路図、第６図及び
第７図は夫々本発明になるカスコード回路の第１及び第
２実施例の回路図である。 １…電流源、２…出力端子、３…電圧源、Ｔｒ４，Ｔら
・・・トランジスタ、Ｔｒ５，Ｔｒ７・・・電界効果ト
ランジスタ、Ｒ３，Ｒ４，Ｒ５・・・抵抗、Ｄ，，Ｄ２
，Ｄ３…ダイオード。 第１図 第２図 第３図 第４図 第５図 第６図 第７図
Claims (1)
- １ 入力信号を供給されこれを増幅する第１のトランジ
スタ又は第１のＦＥＴのドレインに、これと相補極性で
そのエミツタ又はソースより出力をとり出す第２のトラ
ンジスタのコレクタ又は第２のＦＥＴのドレインを接続
し、該第２のトランジスタ又は第２のＦＥＴと相補極性
の第３のＦＥＴのドレインを該第２のトランジスタのベ
ース又は第２のＦＥＴのゲートに接続すると共に、該第
３のＦＥＴのゲートを抵抗を介して該第３のＦＥＴのソ
ース及び該第１のトランジスタのコレクタ又は第１のＦ
ＥＴのドレインに接続し、該第３のＦＥＴのゲートと該
第１のトランジスタのエミツタ又は第１のＦＥＴのソー
スとの間に抵抗、又は直列接続された複数のダイオード
を接続してなることを特徴とするカスコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14292879A JPS6016126B2 (ja) | 1979-11-05 | 1979-11-05 | カスコ−ド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14292879A JPS6016126B2 (ja) | 1979-11-05 | 1979-11-05 | カスコ−ド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5666908A JPS5666908A (en) | 1981-06-05 |
| JPS6016126B2 true JPS6016126B2 (ja) | 1985-04-24 |
Family
ID=15326887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14292879A Expired JPS6016126B2 (ja) | 1979-11-05 | 1979-11-05 | カスコ−ド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016126B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07140518A (ja) * | 1993-11-19 | 1995-06-02 | Rhythm Watch Co Ltd | アイリス絞り装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58202605A (ja) * | 1982-05-21 | 1983-11-25 | Hitachi Ltd | カスコ−ドアンプ |
| US4550291A (en) * | 1983-10-03 | 1985-10-29 | Burr-Brown Corporation | Noise-free, die area efficient cascode circuit |
| JP2591523Y2 (ja) * | 1990-10-31 | 1999-03-03 | 株式会社町田製作所 | 内視鏡の照明光用コネクタ装置 |
| US6778016B2 (en) * | 2002-11-04 | 2004-08-17 | Koninklijke Philips Eletronics N.V. | Simple self-biased cascode amplifier circuit |
-
1979
- 1979-11-05 JP JP14292879A patent/JPS6016126B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07140518A (ja) * | 1993-11-19 | 1995-06-02 | Rhythm Watch Co Ltd | アイリス絞り装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5666908A (en) | 1981-06-05 |
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