JPH0124972Y2 - - Google Patents
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- JPH0124972Y2 JPH0124972Y2 JP1981167235U JP16723581U JPH0124972Y2 JP H0124972 Y2 JPH0124972 Y2 JP H0124972Y2 JP 1981167235 U JP1981167235 U JP 1981167235U JP 16723581 U JP16723581 U JP 16723581U JP H0124972 Y2 JPH0124972 Y2 JP H0124972Y2
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- 230000003321 amplification Effects 0.000 claims description 12
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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Description
【考案の詳細な説明】
本考案は、低電圧で作動するSEPP（シングル
エンド・プツシユプル）増幅回路に関し、特に無
効電流が小さく、電力損失が少く、かつ安定に作
動するSEPP増幅回路を提供せんとするものであ
る。 従来、第１図に示す如き増幅回路が公知であ
る。この増幅回路は、入力端子１に印加された信
号を、前段差動増幅回路２で増幅するとともに、
その出力を駆動トランジスタ３でＡ級増幅した
後、第１及び第２出力トランジスタ４及び５を備
えるSEPP増幅回路６でＢ級プツシユプル増幅し
て、出力中点Ａに出力信号を得、該出力信号によ
つてスピーカ７を駆動して音響を発生するもので
ある。 この第１図に示す増幅回路は、低電圧において
電力損失が大であるという欠点を有する。すなわ
ち、電力損失が無い理想回路における理論出力
Pomは、 Pom＝Vcc2／8RL ……(1) 〔ただし、RLは負荷インピーダンス Vccは電源電圧〕 となるが、第１図の増幅回路においては、第１及
び第２出力トランジスタ４及び５のベース・エミ
ツタ間電圧降下（VBE）が存在する為に、その出
力Poが、 Po＝（Vcc−2VBE）2／8RL ……(2) となり、第(1)式と第(2)式とからVcc＝3V、VBE＝
0.7Vとすれば、理論出力Pomと実際出力Poとの
比は、 Po／Pom＝（Vcc−2VBE）2／Vcc2＝0.28……(3) となり、理論出力の28％の出力しか得られない。 また、第１図の増幅回路は、無効電流が非常に
大であるという欠点を有する。すなわち、第１及
び第２出力トランジスタ４及び５のコレクタ・エ
ミツタ間の飽和電圧（VCE（sat））を下げる為に
は、ベース電流を多く流してやらなければならな
いが、例えば第１及び第２出力トランジスタ４及
び５の電流増幅率を１０、最大コレクタ電流を
300mAとすれば、そのベース電流を30mAとしな
ければならず、抵抗８、ダイオード９及び１０か
ら成るアイドリング回路に、常時30mAのバイア
ス電流を流しておかなければならない。しかし
て、このバイアス電流は、無信号時にも流れるの
で、その場合無効電流と見做され、電池駆動の際
の電池の消耗が大となるという欠点を有する。 本考案は、上述の点に鑑み成されたもので、以
下実施例に基き図面を参照しながら説明する。第
２図は、本考案の一実施例を示すもので、１１は
同導電型の第１及び第２トランジスタ１２及び１
３から成る前段差動増幅回路、１４は前記第１ト
ランジスタ１２のコレクタに発生する出力信号の
うちの負の出力信号を増幅する第１駆動トランジ
スタ、１５は該第１駆動トランジスタ１４に応じ
て動作する第２駆動トランジスタ、３０はベース
及びコレクタが前記第１駆動トランジスタ１４の
ベースに、エミツタが前記第１駆動トランジスタ
１４のエミツタにそれぞれ接続されたダイオード
接続型のトランジスタ、１６は前記第１トランジ
スタ１２のコレクタに発生する出力信号のうちの
正の出力信号を増幅する第３駆動トランジスタ、
１７は前記第２駆動トランジスタ１５のコレクタ
電流を出力中点Ａに供給する為の第１電流ミラー
回路、１８は前記第３駆動トランジスタ１６のコ
レクタ電流に応じた出力電流を発生する第２電流
ミラー回路、１９は該第２電流ミラー回路１８の
出力電流に応じたコレクタ電流を、出力中点Ａか
ら引き出す為の第３電流ミラー回路、２０は負荷
となるスピーカ、２１は抵抗２２とトランジスタ
２３及び２４とから成るバイアス設定回路であ
る。しかして、前記第１電流ミラー回路１７は、
SEPP増幅回路の上側電流増幅段を構成してお
り、また前記第２及び第３電流ミラー回路１８及
び１９は、SEPP増幅回路の下側電流増幅段を構
成しており、第１及び第２駆動トランジスタ１４
及び１５と第１電流ミラー回路１７とにより定ま
る電流増幅率と、第３駆動トランジスタ１６と第
１及び第２電流ミラー回路１８及び１９とにより
定まる電流増幅率とは、互いに等しくなる様に設
定されている。尚、第１駆動トランジスタ１４、
バイアス設定回路２１のトランジスタ２３及びダ
イオード接続型のトランジスタ３０は、PNP型
のトランジスタによつて構成されており、第２駆
動トランジスタ１５、第３駆動トランジスタ１６
及びバイアス設定回路２１のトランジスタ２４
は、NPN型のトランジスタによつて構成されて
いる。 いま、入力端子２９に正の入力信号が印加され
たとすれば、第１トランジスタ１２のコレクタに
負の信号が生じ、第１及び第２駆動トランジスタ
１４及び１５が導通し、前記第２駆動トランジス
タ１５のコレクタに前記入力信号に応じた電流I1
が流れ、前記第１電流ミラー回路１７のトランジ
スタ１７ａのコレクタにも、前記第２駆動トラン
ジスタ１５のコレクタ電流と等しい電流I1が流れ
る。その時、第１電流ミラー回路１７の電流ミラ
ー比はｎに設定されているので、第１電流ミラー
回路１７のトランジスタ１７ｂのコレクタには前
記第２駆動トランジスタ１５のコレクタ電流のｎ
倍のコレクタ電流nI1が流れ、それがSEPP増幅回
路の出力電流として、出力中点Ａからスピーカ２
０に供給される。 一方、入力端子２９に負の入力信号が印加され
たとすれば、第１トランジスタ１２のコレクタに
正の信号が生じ、第３駆動トランジスタ１６が導
通し、前記第３駆動トランジスタ１６のコレクタ
に前記入力信号に応じた電流I2が流れ、第２電流
ミラー回路１８のトランジスタ１８ａのコレクタ
にも、前記第３駆動トランジスタ１６のコレクタ
電流と等しい電流I2が流れる。前記第２電流ミラ
ー回路１８のミラー比は、ｍに設定されているの
で、第２電流ミラー回路１８を構成するトランジ
スタ１８ｂのコレクタ電流は、mI2となり、第３
電流ミラー回路１９を構成するトランジスタ１９
ａのコレクタ電流もmI2となる。その時、第３電
流ミラー回路１９のミラー比は、ｌに設定されて
いるので、第３電流ミラー回路１９を構成するト
ランジスタ１９ｂのコレクタ電流は、lmI2とな
り、出力中点Ａから、入力信号に応じた電流lmI2
が引かれる。 従つて、nI1＝lmI2とすることにより、上側電
流増幅段と下側電流増幅段の増幅率が等しくな
り、出力中点Ａには、入力信号に応じた出力電流
が、プツシユ・プルの関係で印加され、スピーカ
２０から正常な音響が発生する。ダイオード接続
型のトランジスタ３０は、第１駆動トランジスタ
１４と電流ミラー関係に接続されている。その
為、入力端子２９に印加される正の入力信号に応
じてダイオード接続型のトランジスタ３０にコレ
クタ電流が流れると、同じ大きさの電流が第１駆
動トランジスタ１４のコレクタに流れ、それが第
２駆動トランジスタ１５のベースに流れる。ま
た、入力端子２９に印加される負の入力信号に応
じて、第３駆動トランジスタ１６にベース電流が
流れる。そして、前記ダイオード接続型のトラン
ジスタ３０を設けることにより、入力信号のレベ
ルに対する、第２及び第３駆動トランジスタ１５
及び１６の大きさを等しくすることが出来、２段
と１段という駆動段の段数の差を吸収することが
出来、駆動段の利得を等しく設定出来る。 しかして、第２図の回路においては、電力損失
が非常に少いという利点を有する。すなわち、第
１電流ミラー回路１７を構成するトランジスタ１
７ｂ及び第３電流ミラー回路１９を構成するトラ
ンジスタ１９ｂのコレクタ・エミツタ間飽和電圧
を、VCE（sat）とすれば、出力Poは Po＝（Vcc−2VCE（sat））2／8RL ……(4) となり、Vcc＝3V、VCE（sat）＝0.2Vとして第(1)
式との比を取れば、Po／Pom＝75.1％となり、
第１図の回路に比べ電力損失が少くなつているこ
とが明らかである。 また、第１電流ミラー回路１７を構成するトラ
ンジスタ１７ｂの電圧損失及び第３電流ミラー回
路１９を構成するトランジスタ１９ｂの電圧損失
は等しくVCE（sat）＝0.2Vと出来るので、電源電
圧が極度に低下しても、十分なる出力を発生する
ことが出来、低電源電圧の増幅器を提供出来ると
いう利点を有する。 更に、本考案においては、第１乃至第３駆動ト
ランジスタ１４乃至１６のバイアス設定の為に、
バイアス設定回路２１を設けている。前記バイア
ス設定回路２１は、第１駆動トランジスタ１４及
びダイオード接続型のトランジスタ３０に対応す
る第１バイアストランジスタ２３とと、第２及び
第３駆動トランジスタ１５及び１６に対応する第
２バイアストランジスタ２４とを備えており、前
記第１駆動トランジスタ１４のエミツタ電圧を
2VBRに固定する役割を果す。その為、第１及び
第３駆動トランジスタ１４及び１６とダイオード
接続型のトランジスタ３０のベースバイアス電圧
は、VBEとなり、正又は負の入力信号に応じて第
１又は第３駆動トランジスタ１４及び１６を直ち
に動作させることが出来、不感領域を生じない。
また、第１駆動トランジスタ１４のエミツタ電圧
は、前記第１及び第２バイアストランジスタ２３
及び２４によつて正確に規定され、温度変化等に
対して非常に安定な動作を行なわしめることが出
来る。また、第１駆動トランジスタ１４以降の電
流利得を大きく設定することにより、バイアス設
定の為の電流が非常に少くて済むという利点を有
する。 第３図は、本考案の別の実施例を示すもので、
第１電流ミラー回路１７の後段に、第４電流ミラ
ー回路２５を設けるとともに、コンデンサ２６、
及び抵抗２７から成るブートストラツプ回路２８
を設けた点を特徴とする。第２図においては、出
力中点Ａに接続される出力トランジスタとして、
上側がPNPトランジスタ、下側がNPNトランジ
スタで構成されているので、電流利得の低い
PNPトランジスタと、電流利得の高いNPNトラ
ンジスタとを同一のIC（集積回路）基板上に、同
特性で作成するに際し、IC製造上の困難が存在
する場合がある。その為、第３図においては
NPN型のトランジスタ２５ａ及び２５ｂから成
る第４電流ミラー回路２５を設け、上側電流増幅
段と下側電流増幅段との段数を略等しくし、利得
の等価を容易にしている。その場合、第４電流ミ
ラー回路２５のトランジスタ２５ｂの電圧降下を
考慮して、ブートストラツプ回路２８が設けられ
ており、第３図の如き回路構成とすることによ
り、第２図の回路と略同等の特性を有し、しかも
IC化が容易なプツシユプル増幅回路が提供出来
る。 以上述べた如く、特殊な位相反転部、特殊なプ
ツシユプル増幅部、及び特殊なバイアス部を備え
る本考案は、従来に無い新規なプツシユプル増幅
回路を提供出来るもので、多くの利点を有し、
IC化が容易な実用的なものである。
エンド・プツシユプル）増幅回路に関し、特に無
効電流が小さく、電力損失が少く、かつ安定に作
動するSEPP増幅回路を提供せんとするものであ
る。 従来、第１図に示す如き増幅回路が公知であ
る。この増幅回路は、入力端子１に印加された信
号を、前段差動増幅回路２で増幅するとともに、
その出力を駆動トランジスタ３でＡ級増幅した
後、第１及び第２出力トランジスタ４及び５を備
えるSEPP増幅回路６でＢ級プツシユプル増幅し
て、出力中点Ａに出力信号を得、該出力信号によ
つてスピーカ７を駆動して音響を発生するもので
ある。 この第１図に示す増幅回路は、低電圧において
電力損失が大であるという欠点を有する。すなわ
ち、電力損失が無い理想回路における理論出力
Pomは、 Pom＝Vcc2／8RL ……(1) 〔ただし、RLは負荷インピーダンス Vccは電源電圧〕 となるが、第１図の増幅回路においては、第１及
び第２出力トランジスタ４及び５のベース・エミ
ツタ間電圧降下（VBE）が存在する為に、その出
力Poが、 Po＝（Vcc−2VBE）2／8RL ……(2) となり、第(1)式と第(2)式とからVcc＝3V、VBE＝
0.7Vとすれば、理論出力Pomと実際出力Poとの
比は、 Po／Pom＝（Vcc−2VBE）2／Vcc2＝0.28……(3) となり、理論出力の28％の出力しか得られない。 また、第１図の増幅回路は、無効電流が非常に
大であるという欠点を有する。すなわち、第１及
び第２出力トランジスタ４及び５のコレクタ・エ
ミツタ間の飽和電圧（VCE（sat））を下げる為に
は、ベース電流を多く流してやらなければならな
いが、例えば第１及び第２出力トランジスタ４及
び５の電流増幅率を１０、最大コレクタ電流を
300mAとすれば、そのベース電流を30mAとしな
ければならず、抵抗８、ダイオード９及び１０か
ら成るアイドリング回路に、常時30mAのバイア
ス電流を流しておかなければならない。しかし
て、このバイアス電流は、無信号時にも流れるの
で、その場合無効電流と見做され、電池駆動の際
の電池の消耗が大となるという欠点を有する。 本考案は、上述の点に鑑み成されたもので、以
下実施例に基き図面を参照しながら説明する。第
２図は、本考案の一実施例を示すもので、１１は
同導電型の第１及び第２トランジスタ１２及び１
３から成る前段差動増幅回路、１４は前記第１ト
ランジスタ１２のコレクタに発生する出力信号の
うちの負の出力信号を増幅する第１駆動トランジ
スタ、１５は該第１駆動トランジスタ１４に応じ
て動作する第２駆動トランジスタ、３０はベース
及びコレクタが前記第１駆動トランジスタ１４の
ベースに、エミツタが前記第１駆動トランジスタ
１４のエミツタにそれぞれ接続されたダイオード
接続型のトランジスタ、１６は前記第１トランジ
スタ１２のコレクタに発生する出力信号のうちの
正の出力信号を増幅する第３駆動トランジスタ、
１７は前記第２駆動トランジスタ１５のコレクタ
電流を出力中点Ａに供給する為の第１電流ミラー
回路、１８は前記第３駆動トランジスタ１６のコ
レクタ電流に応じた出力電流を発生する第２電流
ミラー回路、１９は該第２電流ミラー回路１８の
出力電流に応じたコレクタ電流を、出力中点Ａか
ら引き出す為の第３電流ミラー回路、２０は負荷
となるスピーカ、２１は抵抗２２とトランジスタ
２３及び２４とから成るバイアス設定回路であ
る。しかして、前記第１電流ミラー回路１７は、
SEPP増幅回路の上側電流増幅段を構成してお
り、また前記第２及び第３電流ミラー回路１８及
び１９は、SEPP増幅回路の下側電流増幅段を構
成しており、第１及び第２駆動トランジスタ１４
及び１５と第１電流ミラー回路１７とにより定ま
る電流増幅率と、第３駆動トランジスタ１６と第
１及び第２電流ミラー回路１８及び１９とにより
定まる電流増幅率とは、互いに等しくなる様に設
定されている。尚、第１駆動トランジスタ１４、
バイアス設定回路２１のトランジスタ２３及びダ
イオード接続型のトランジスタ３０は、PNP型
のトランジスタによつて構成されており、第２駆
動トランジスタ１５、第３駆動トランジスタ１６
及びバイアス設定回路２１のトランジスタ２４
は、NPN型のトランジスタによつて構成されて
いる。 いま、入力端子２９に正の入力信号が印加され
たとすれば、第１トランジスタ１２のコレクタに
負の信号が生じ、第１及び第２駆動トランジスタ
１４及び１５が導通し、前記第２駆動トランジス
タ１５のコレクタに前記入力信号に応じた電流I1
が流れ、前記第１電流ミラー回路１７のトランジ
スタ１７ａのコレクタにも、前記第２駆動トラン
ジスタ１５のコレクタ電流と等しい電流I1が流れ
る。その時、第１電流ミラー回路１７の電流ミラ
ー比はｎに設定されているので、第１電流ミラー
回路１７のトランジスタ１７ｂのコレクタには前
記第２駆動トランジスタ１５のコレクタ電流のｎ
倍のコレクタ電流nI1が流れ、それがSEPP増幅回
路の出力電流として、出力中点Ａからスピーカ２
０に供給される。 一方、入力端子２９に負の入力信号が印加され
たとすれば、第１トランジスタ１２のコレクタに
正の信号が生じ、第３駆動トランジスタ１６が導
通し、前記第３駆動トランジスタ１６のコレクタ
に前記入力信号に応じた電流I2が流れ、第２電流
ミラー回路１８のトランジスタ１８ａのコレクタ
にも、前記第３駆動トランジスタ１６のコレクタ
電流と等しい電流I2が流れる。前記第２電流ミラ
ー回路１８のミラー比は、ｍに設定されているの
で、第２電流ミラー回路１８を構成するトランジ
スタ１８ｂのコレクタ電流は、mI2となり、第３
電流ミラー回路１９を構成するトランジスタ１９
ａのコレクタ電流もmI2となる。その時、第３電
流ミラー回路１９のミラー比は、ｌに設定されて
いるので、第３電流ミラー回路１９を構成するト
ランジスタ１９ｂのコレクタ電流は、lmI2とな
り、出力中点Ａから、入力信号に応じた電流lmI2
が引かれる。 従つて、nI1＝lmI2とすることにより、上側電
流増幅段と下側電流増幅段の増幅率が等しくな
り、出力中点Ａには、入力信号に応じた出力電流
が、プツシユ・プルの関係で印加され、スピーカ
２０から正常な音響が発生する。ダイオード接続
型のトランジスタ３０は、第１駆動トランジスタ
１４と電流ミラー関係に接続されている。その
為、入力端子２９に印加される正の入力信号に応
じてダイオード接続型のトランジスタ３０にコレ
クタ電流が流れると、同じ大きさの電流が第１駆
動トランジスタ１４のコレクタに流れ、それが第
２駆動トランジスタ１５のベースに流れる。ま
た、入力端子２９に印加される負の入力信号に応
じて、第３駆動トランジスタ１６にベース電流が
流れる。そして、前記ダイオード接続型のトラン
ジスタ３０を設けることにより、入力信号のレベ
ルに対する、第２及び第３駆動トランジスタ１５
及び１６の大きさを等しくすることが出来、２段
と１段という駆動段の段数の差を吸収することが
出来、駆動段の利得を等しく設定出来る。 しかして、第２図の回路においては、電力損失
が非常に少いという利点を有する。すなわち、第
１電流ミラー回路１７を構成するトランジスタ１
７ｂ及び第３電流ミラー回路１９を構成するトラ
ンジスタ１９ｂのコレクタ・エミツタ間飽和電圧
を、VCE（sat）とすれば、出力Poは Po＝（Vcc−2VCE（sat））2／8RL ……(4) となり、Vcc＝3V、VCE（sat）＝0.2Vとして第(1)
式との比を取れば、Po／Pom＝75.1％となり、
第１図の回路に比べ電力損失が少くなつているこ
とが明らかである。 また、第１電流ミラー回路１７を構成するトラ
ンジスタ１７ｂの電圧損失及び第３電流ミラー回
路１９を構成するトランジスタ１９ｂの電圧損失
は等しくVCE（sat）＝0.2Vと出来るので、電源電
圧が極度に低下しても、十分なる出力を発生する
ことが出来、低電源電圧の増幅器を提供出来ると
いう利点を有する。 更に、本考案においては、第１乃至第３駆動ト
ランジスタ１４乃至１６のバイアス設定の為に、
バイアス設定回路２１を設けている。前記バイア
ス設定回路２１は、第１駆動トランジスタ１４及
びダイオード接続型のトランジスタ３０に対応す
る第１バイアストランジスタ２３とと、第２及び
第３駆動トランジスタ１５及び１６に対応する第
２バイアストランジスタ２４とを備えており、前
記第１駆動トランジスタ１４のエミツタ電圧を
2VBRに固定する役割を果す。その為、第１及び
第３駆動トランジスタ１４及び１６とダイオード
接続型のトランジスタ３０のベースバイアス電圧
は、VBEとなり、正又は負の入力信号に応じて第
１又は第３駆動トランジスタ１４及び１６を直ち
に動作させることが出来、不感領域を生じない。
また、第１駆動トランジスタ１４のエミツタ電圧
は、前記第１及び第２バイアストランジスタ２３
及び２４によつて正確に規定され、温度変化等に
対して非常に安定な動作を行なわしめることが出
来る。また、第１駆動トランジスタ１４以降の電
流利得を大きく設定することにより、バイアス設
定の為の電流が非常に少くて済むという利点を有
する。 第３図は、本考案の別の実施例を示すもので、
第１電流ミラー回路１７の後段に、第４電流ミラ
ー回路２５を設けるとともに、コンデンサ２６、
及び抵抗２７から成るブートストラツプ回路２８
を設けた点を特徴とする。第２図においては、出
力中点Ａに接続される出力トランジスタとして、
上側がPNPトランジスタ、下側がNPNトランジ
スタで構成されているので、電流利得の低い
PNPトランジスタと、電流利得の高いNPNトラ
ンジスタとを同一のIC（集積回路）基板上に、同
特性で作成するに際し、IC製造上の困難が存在
する場合がある。その為、第３図においては
NPN型のトランジスタ２５ａ及び２５ｂから成
る第４電流ミラー回路２５を設け、上側電流増幅
段と下側電流増幅段との段数を略等しくし、利得
の等価を容易にしている。その場合、第４電流ミ
ラー回路２５のトランジスタ２５ｂの電圧降下を
考慮して、ブートストラツプ回路２８が設けられ
ており、第３図の如き回路構成とすることによ
り、第２図の回路と略同等の特性を有し、しかも
IC化が容易なプツシユプル増幅回路が提供出来
る。 以上述べた如く、特殊な位相反転部、特殊なプ
ツシユプル増幅部、及び特殊なバイアス部を備え
る本考案は、従来に無い新規なプツシユプル増幅
回路を提供出来るもので、多くの利点を有し、
IC化が容易な実用的なものである。
第１図は、従来のプツシユプル増幅回路を示す
回路図、第２図は本考案の一実施例を示す回路
図、及び第３図は本考案の別の実施例を示す回路
図である。 主な図番の説明、１１……差動増幅回路、１
４，１５，１６……駆動トランジスタ、１７，１
８，１９……電流ミラー回路、２１……バイアス
設定回路。
回路図、第２図は本考案の一実施例を示す回路
図、及び第３図は本考案の別の実施例を示す回路
図である。 主な図番の説明、１１……差動増幅回路、１
４，１５，１６……駆動トランジスタ、１７，１
８，１９……電流ミラー回路、２１……バイアス
設定回路。
Claims (1)
- 入力信号中の正及び負信号を独立に増幅する第
１及び第２駆動段と、該第１駆動段の出力信号を
増幅する電流ミラー回路のみで構成された上側電
流増幅段と、前記第２駆動段の出力信号を増幅す
る電流ミラー回路のみで構成された下側電流増幅
段と、前記第１及び第２駆動段のバイアス設定を
行なう為のバイアス段とから成り、前記第１駆動
段を、ベースに入力信号が印加されるダイオード
接続型のPNP型のトランジスタ、該トランジス
タに電流ミラー関係に接続されたPNP型の第１
駆動トランジスタ、及び該第１駆動トランジスタ
によつて駆動されエミツタがアースに接続される
NPN型の第２駆動トランジスタによつて構成し、
前記第２駆動段を、ベースに入力信号が印加され
エミツタがアースに接続されるNPN型の第３駆
動トランジスタによつて構成し、前記バイアス段
を、エミツタが前記第１駆動トランジスタのエミ
ツタと共通接続されるとともに抵抗を介して電源
に接続され、コレクタ及びベースが共通接続され
たPNP型の第１バイアストランジスタ、及びコ
レクタが前記第１駆動トランジスタのエミツタ
に、ベースが前記第１バイアストランジスタのコ
レクタに、エミツタがアースに接続された第２バ
イアストランジスタによつて構成し、前記上側及
び下側電流増幅段の出力信号をプツシユプル関係
で出力中点に印加する様にしたことを特徴とする
プツシユプル増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16723581U JPS5871218U (ja) | 1981-11-09 | 1981-11-09 | プツシユプル増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16723581U JPS5871218U (ja) | 1981-11-09 | 1981-11-09 | プツシユプル増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5871218U JPS5871218U (ja) | 1983-05-14 |
| JPH0124972Y2 true JPH0124972Y2 (ja) | 1989-07-27 |
Family
ID=29959338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16723581U Granted JPS5871218U (ja) | 1981-11-09 | 1981-11-09 | プツシユプル増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5871218U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2477572B (en) * | 2010-02-09 | 2012-01-04 | Toshiba Res Europ Ltd | High power wideband amplifier and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5433830A (en) * | 1977-08-23 | 1979-03-12 | Kurosaki Refractories Co | Plate for sliding nozzle |
-
1981
- 1981-11-09 JP JP16723581U patent/JPS5871218U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5433830A (en) * | 1977-08-23 | 1979-03-12 | Kurosaki Refractories Co | Plate for sliding nozzle |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5871218U (ja) | 1983-05-14 |
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