JPH0773170B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH0773170B2 JPH0773170B2 JP58130585A JP13058583A JPH0773170B2 JP H0773170 B2 JPH0773170 B2 JP H0773170B2 JP 58130585 A JP58130585 A JP 58130585A JP 13058583 A JP13058583 A JP 13058583A JP H0773170 B2 JPH0773170 B2 JP H0773170B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、OTL（アウトプツト・トランスフオーマ・レ
ス）構成の差動増幅回路に関し、特に低電圧電源で動作
可能な差動増幅回路に関する。
ス）構成の差動増幅回路に関し、特に低電圧電源で動作
可能な差動増幅回路に関する。
第１図は、従来より知られるOTL構成のＢ級差動増幅回
路を示している。この第１図において、たとえばNPNト
ランジスタ1A,1Bにより構成され、エミツタが共通接続
された差動増幅器１は、一方の入力端子２に入力信号が
加えられ、他方の入力端子側に帰還率βの負帰還回路３
が接続されている。また、定電流源４に接続されたダイ
オード結合のNPNトランジスタ５と、差動増幅器１の共
通接続されたエミツタに接続されたNPNトランジスタ６
とは、カレントミラー回路を構成している。このため、
トランジスタ６には、常に一定の電流が流れ、差動増幅
器１を構成するそれぞれのトランジスタ1A,1Bに流れる
コレクタ電流の和は常に一定となつている。また、差動
増幅器１の一方の出力端子にベースの接続されたPNPト
ランジスタ７のコレクタには、出力段NPNトランジスタ
８のベースおよび出力段PNPトランジスタ10のベースが
それぞれ接続されている。また、これらトランジスタ8,
10のエミツタが共通接続され、出力端子11に接続されて
いる。なお、エミツタの接地されたNPNトランジスタ９
のコレクタには、トランジスタ10のベースが接続されて
いる。
路を示している。この第１図において、たとえばNPNト
ランジスタ1A,1Bにより構成され、エミツタが共通接続
された差動増幅器１は、一方の入力端子２に入力信号が
加えられ、他方の入力端子側に帰還率βの負帰還回路３
が接続されている。また、定電流源４に接続されたダイ
オード結合のNPNトランジスタ５と、差動増幅器１の共
通接続されたエミツタに接続されたNPNトランジスタ６
とは、カレントミラー回路を構成している。このため、
トランジスタ６には、常に一定の電流が流れ、差動増幅
器１を構成するそれぞれのトランジスタ1A,1Bに流れる
コレクタ電流の和は常に一定となつている。また、差動
増幅器１の一方の出力端子にベースの接続されたPNPト
ランジスタ７のコレクタには、出力段NPNトランジスタ
８のベースおよび出力段PNPトランジスタ10のベースが
それぞれ接続されている。また、これらトランジスタ8,
10のエミツタが共通接続され、出力端子11に接続されて
いる。なお、エミツタの接地されたNPNトランジスタ９
のコレクタには、トランジスタ10のベースが接続されて
いる。
このように構成された上記差動増幅回路において、上記
入力端子２に加わる入力信号の信号電圧が増大すること
により、トランジスタ７のコレクタ電圧が増大し、NPN
トランジスタ８が能動状態となる。一方、入力信号電圧
が減少することにより、トランジスタ７のコレクタ電圧
が減少し、PNPトランジスタ10が能動状態となる。この
ようにして、差動増幅器１の入力端子２に入力される入
力信号が増幅され、出力段トランジスタ8,10の出力を出
力端子11より得るようになつている。
入力端子２に加わる入力信号の信号電圧が増大すること
により、トランジスタ７のコレクタ電圧が増大し、NPN
トランジスタ８が能動状態となる。一方、入力信号電圧
が減少することにより、トランジスタ７のコレクタ電圧
が減少し、PNPトランジスタ10が能動状態となる。この
ようにして、差動増幅器１の入力端子２に入力される入
力信号が増幅され、出力段トランジスタ8,10の出力を出
力端子11より得るようになつている。
ところで、上記差動増幅回路のダイナミツクレンジV
Rは、電源電圧をVCC、トランジスタ7,9のコレクタ・エ
ミツタ間飽和開始電圧をそれぞれVCE(SAT)7,
VCE(SAT)9、またトランジスタ8,10のベース・エミツタ
間電圧をVBE8,VBE10とすれば、 VR＝VCC−（VCE(SAT)7＋VBE8＋VBE10＋VCE(SAT)9） となる。ここで、コレクタ・エミツタ間飽和開始電圧V
CE(SAT)を0.3Vとし、ベース・エミツタ間電圧VBEを0.7V
とすると、 VR＝VCC−（0.3＋0.7＋0.7＋0.3） ＝VCC−２（Ｖ） となる。これから明らかなように、電源電圧VCCが2V以
上でないと、ダイナミツクレンジはゼロとなり、上記差
動増幅回路が動作しなくなる。
Rは、電源電圧をVCC、トランジスタ7,9のコレクタ・エ
ミツタ間飽和開始電圧をそれぞれVCE(SAT)7,
VCE(SAT)9、またトランジスタ8,10のベース・エミツタ
間電圧をVBE8,VBE10とすれば、 VR＝VCC−（VCE(SAT)7＋VBE8＋VBE10＋VCE(SAT)9） となる。ここで、コレクタ・エミツタ間飽和開始電圧V
CE(SAT)を0.3Vとし、ベース・エミツタ間電圧VBEを0.7V
とすると、 VR＝VCC−（0.3＋0.7＋0.7＋0.3） ＝VCC−２（Ｖ） となる。これから明らかなように、電源電圧VCCが2V以
上でないと、ダイナミツクレンジはゼロとなり、上記差
動増幅回路が動作しなくなる。
このように、従来の差動増幅回路では、たとえばマンガ
ン乾電池を１本用いて電源としたときのように電源電圧
が1.5Vと低い場合には動作しないため、そのような低電
圧電源用の用途の増幅器としては使用できないという欠
点があつた。
ン乾電池を１本用いて電源としたときのように電源電圧
が1.5Vと低い場合には動作しないため、そのような低電
圧電源用の用途の増幅器としては使用できないという欠
点があつた。
そこで、本発明はこのような実情に鑑み提案されたもの
であり、低電圧の電源電圧で動作し、同相信号除去比、
電源電圧除去比等に優れ、低消費電力設計の可能な差動
増幅回路を提供することを目的とする。
であり、低電圧の電源電圧で動作し、同相信号除去比、
電源電圧除去比等に優れ、低消費電力設計の可能な差動
増幅回路を提供することを目的とする。
本発明に差動増幅回路は、上述したような目的を達成す
るため、それぞれ差動入力端子および差動出力端子対を
有しNPNトランジスタにより構成された第１、第２の差
動増幅器と、これら第１、第２の差動増幅器のそれぞれ
の一方の入力端子に接続された第１の入力端子と、上記
第１、第２の差動増幅器のそれぞれの他方の入力端子に
接続された第２の入力端子と、上記第１の差動増幅器の
差動出力端子対に接続され、上記NPNトランジスタの他
方に流れる電流を一方に写影するPNPトランジスタによ
り構成された第１のカレントミラー回路と、上記第１の
差動増幅器の一方の差動出力端子からの出力電流を増幅
する１個のPNPトランジスタよりなる第１の電流増幅手
段と、上記第２の差動増幅器の差動出力端子対に接続さ
れ、上記NPNトランジスタの一方を流れる電流を他方に
写影するPNPトランジスタにより構成された第２のカレ
ントミラー回路と、上記第２の差動増幅器の他方の差動
出力からの出力電流を増幅する１個のPNPトランジスタ
よりなる第２の電流増幅手段と、上記第１、第２の電流
増幅手段のいずれか一方について出力電流を反転して取
り出すための第３のカレントミラー回路と、上記第１、
第２の電流増幅手段の他方と上記第３のカレントミラー
回路を電源と接地間に直列接続し、その中点からの出力
電流を取り出すための出力端子と、上記第２の入力端子
と上記出力端子間に接続された負帰還回路とを有してと
を有して構成したものである。
るため、それぞれ差動入力端子および差動出力端子対を
有しNPNトランジスタにより構成された第１、第２の差
動増幅器と、これら第１、第２の差動増幅器のそれぞれ
の一方の入力端子に接続された第１の入力端子と、上記
第１、第２の差動増幅器のそれぞれの他方の入力端子に
接続された第２の入力端子と、上記第１の差動増幅器の
差動出力端子対に接続され、上記NPNトランジスタの他
方に流れる電流を一方に写影するPNPトランジスタによ
り構成された第１のカレントミラー回路と、上記第１の
差動増幅器の一方の差動出力端子からの出力電流を増幅
する１個のPNPトランジスタよりなる第１の電流増幅手
段と、上記第２の差動増幅器の差動出力端子対に接続さ
れ、上記NPNトランジスタの一方を流れる電流を他方に
写影するPNPトランジスタにより構成された第２のカレ
ントミラー回路と、上記第２の差動増幅器の他方の差動
出力からの出力電流を増幅する１個のPNPトランジスタ
よりなる第２の電流増幅手段と、上記第１、第２の電流
増幅手段のいずれか一方について出力電流を反転して取
り出すための第３のカレントミラー回路と、上記第１、
第２の電流増幅手段の他方と上記第３のカレントミラー
回路を電源と接地間に直列接続し、その中点からの出力
電流を取り出すための出力端子と、上記第２の入力端子
と上記出力端子間に接続された負帰還回路とを有してと
を有して構成したものである。
以下、本発明の一実施例を図面に基づき説明する。
第２図は、本発明に係る差動増幅回路の回路図を示して
いる。この差動増幅回路は、OTL（アウトプツト・トラ
ンスフオーマ・レス）に構成され、たとえばＢ級動作の
プツシユプル回路となつている。この第２図において、
たとえばNPNトランジスタ20A,20Bのエミツタが共通接続
され第１の差動増幅器20を構成し、エミツタの共通接続
されたNPNトランジスタ21A,21Bにより第２の差動増幅器
21を構成している。また、それぞれ差動入力端子対を有
する上記第１、第２の差動増幅器20,21のそれぞれ一方
の入力端子が共通接続されて第１の入力端子22となつて
おり、それぞれ他方の入力端子が共通接続されて第２の
入力端子23となつている。この第２の入力端子23側に
は、帰還率βの負帰還回路33が接続されている。また、
上記第１、第２の差動増幅器20,21の共通接続されたエ
ミツタには、それぞれ定電流源24,25が接続され、これ
ら定電流源24,25の他端は接地されている。また、たと
えばPNPトランジスタ26Aおよびダイオード結合されたPN
Pトランジスタ26Bにより構成されたカレントミラー回路
26が、上記第１の差動増幅器20の差動出力端子対に接続
されている。この差動出力端子対の一方の出力端子であ
るトランジスタ20Aのコレクタには、第１の電流増幅手
段であるたとえばPNPトランジスタ27のベースが接続さ
れている。また、ダイオード結合されたたとえばPNPト
ランジスタ28AとPNPトランジスタ28Bとにより構成され
たカレントミラー回路28が、上記第２の差動増幅器21の
差動出力端子対に接続されている。この差動出力端子対
の他方の出力端子であるトランジスタ21Bのコレクタに
は、第２の電流増幅手段あるたとえばPNPトランジスタ2
9のベースが接続されている。また、第２の電流増幅手
段の出力端子であるトランジスタ29のコレクタには、ダ
イオード結合されたたとえばNPNトランジスタ30AとNPN
トランジスタ30Bとにより構成された第３のカレントミ
ラー回路30が接続されている。また、上記第１の電流増
幅手段の出力端子であるトランジスタ27のコレクタと、
上記第３のカレントミラー回路30の出力端子とが共通接
続され、差動増幅回路の出力端子31となつている。とこ
ろで、上記第１、第２のカレントミラー回路26,28およ
びトランジスタ27,29のエミツタには、電流VCCが接続さ
れている。また、第３のカレントミラー回路30の他端
は、接地されている。
いる。この差動増幅回路は、OTL（アウトプツト・トラ
ンスフオーマ・レス）に構成され、たとえばＢ級動作の
プツシユプル回路となつている。この第２図において、
たとえばNPNトランジスタ20A,20Bのエミツタが共通接続
され第１の差動増幅器20を構成し、エミツタの共通接続
されたNPNトランジスタ21A,21Bにより第２の差動増幅器
21を構成している。また、それぞれ差動入力端子対を有
する上記第１、第２の差動増幅器20,21のそれぞれ一方
の入力端子が共通接続されて第１の入力端子22となつて
おり、それぞれ他方の入力端子が共通接続されて第２の
入力端子23となつている。この第２の入力端子23側に
は、帰還率βの負帰還回路33が接続されている。また、
上記第１、第２の差動増幅器20,21の共通接続されたエ
ミツタには、それぞれ定電流源24,25が接続され、これ
ら定電流源24,25の他端は接地されている。また、たと
えばPNPトランジスタ26Aおよびダイオード結合されたPN
Pトランジスタ26Bにより構成されたカレントミラー回路
26が、上記第１の差動増幅器20の差動出力端子対に接続
されている。この差動出力端子対の一方の出力端子であ
るトランジスタ20Aのコレクタには、第１の電流増幅手
段であるたとえばPNPトランジスタ27のベースが接続さ
れている。また、ダイオード結合されたたとえばPNPト
ランジスタ28AとPNPトランジスタ28Bとにより構成され
たカレントミラー回路28が、上記第２の差動増幅器21の
差動出力端子対に接続されている。この差動出力端子対
の他方の出力端子であるトランジスタ21Bのコレクタに
は、第２の電流増幅手段あるたとえばPNPトランジスタ2
9のベースが接続されている。また、第２の電流増幅手
段の出力端子であるトランジスタ29のコレクタには、ダ
イオード結合されたたとえばNPNトランジスタ30AとNPN
トランジスタ30Bとにより構成された第３のカレントミ
ラー回路30が接続されている。また、上記第１の電流増
幅手段の出力端子であるトランジスタ27のコレクタと、
上記第３のカレントミラー回路30の出力端子とが共通接
続され、差動増幅回路の出力端子31となつている。とこ
ろで、上記第１、第２のカレントミラー回路26,28およ
びトランジスタ27,29のエミツタには、電流VCCが接続さ
れている。また、第３のカレントミラー回路30の他端
は、接地されている。
このように構成された上記差動増幅回路において、上記
定電流源24,25にそれぞれたとえば2I0の一定の電流が流
れ、第１の入力端子22に正の半波側のΔＶの信号電圧が
印加されたとする。ここで、上記第１の差動増幅器20を
構成し、入力端子22に接続されているトランジスタ20A
の相互コンダクタンスをgmとすれば、I0の一定電流が流
れていたトランジスタ20Aのコレクタ電流IC20Aは、ΔＩ
＝ΔＶ×gmだけ電流が増加するようになる。このため、
コレクタ電流IC20Aは、IC20A＝I0＋ΔＩとなる。一方、
同様にI0の一定電流が流れていたトランジスタ20Bのコ
レクタ電流IC20Bは、トランジスタ20Aのコレクタ電流I
C20Aとの和が常に2I0となつているため、ΔＩだけ電流
が減少し、IC20B＝I0−ΔＩとなる。このため、第１の
カレントミラー回路26を構成するダイオード結合のトラ
ンジスタ26BにもI0−ΔＩの電流が流れ、トランジスタ2
6Aのコレクタにも同様の電流I0−ΔＩが流れる。したが
つて、トランジスタ20Aのコレクタに接続されている第
１の電流増幅手段であるPNPトランジスタ27のベースに
は、ベース電流をIB27とすれば、 IB27＝IC20A−IC20B ＝I0＋ΔＩ−（I0−ΔＩ） ＝２ΔＩ となり、２ΔＩのベース電流IB27が流れるようになる。
よつて、トランジスタ27の出力電流IC27は、電流増幅率
をhFEとすれば、IC27＝２ΔＩ×hFEとなり、出力端子31
より２ΔＩ×hFEの出力が得られる。
定電流源24,25にそれぞれたとえば2I0の一定の電流が流
れ、第１の入力端子22に正の半波側のΔＶの信号電圧が
印加されたとする。ここで、上記第１の差動増幅器20を
構成し、入力端子22に接続されているトランジスタ20A
の相互コンダクタンスをgmとすれば、I0の一定電流が流
れていたトランジスタ20Aのコレクタ電流IC20Aは、ΔＩ
＝ΔＶ×gmだけ電流が増加するようになる。このため、
コレクタ電流IC20Aは、IC20A＝I0＋ΔＩとなる。一方、
同様にI0の一定電流が流れていたトランジスタ20Bのコ
レクタ電流IC20Bは、トランジスタ20Aのコレクタ電流I
C20Aとの和が常に2I0となつているため、ΔＩだけ電流
が減少し、IC20B＝I0−ΔＩとなる。このため、第１の
カレントミラー回路26を構成するダイオード結合のトラ
ンジスタ26BにもI0−ΔＩの電流が流れ、トランジスタ2
6Aのコレクタにも同様の電流I0−ΔＩが流れる。したが
つて、トランジスタ20Aのコレクタに接続されている第
１の電流増幅手段であるPNPトランジスタ27のベースに
は、ベース電流をIB27とすれば、 IB27＝IC20A−IC20B ＝I0＋ΔＩ−（I0−ΔＩ） ＝２ΔＩ となり、２ΔＩのベース電流IB27が流れるようになる。
よつて、トランジスタ27の出力電流IC27は、電流増幅率
をhFEとすれば、IC27＝２ΔＩ×hFEとなり、出力端子31
より２ΔＩ×hFEの出力が得られる。
一方、上記第２の差動増幅器21を構成し、入力端子22に
接続されているトランジスタ21Aにも、上記トランジス
タ20Aと同様に、コレクタ電流をIC21Aとすれば、IC21A
＝I0＋ΔＩのコレクタ電流IC21Aが流れる。また、トラ
ンジスタ21Aのコレクタ電流IC21Aとの和が常に2I0とな
つていることにより、トランジスタ21Bのコレクタに
は、コレクタ電流をIC21Bとすれば、IC21B＝I0−ΔＩの
コレクタ電流IC21Bが流れる。このため、第２のカレン
トミラー回路28を構成するダイオード結合のトランジス
タ28AにI0＋ΔＩの電流が流れることになり、トランジ
スタ28BのコレクタにもI0＋ΔＩの同様の電流が流れ
る。したがつて、第２の電流増幅手段であるPNPトラン
ジスタ29のベースに流れるベース電流IB29は、 IB29＝IC21B−IC21A ＝I0−ΔＩ−（I0＋ΔＩ） ＝−２ΔＩ となる。しかし、このベース電流IB29＝−２ΔＩは、PN
Pトランジスタ29のベース・エミツタ間の逆方向電流で
あるため、実際には流れず、トランジスタ28Bは飽和状
態となつている。よつて、トランジスタ29のコレクタ電
流IC29はIC29＝０となり、トランジスタ29はカツト・オ
フ状態となつている。
接続されているトランジスタ21Aにも、上記トランジス
タ20Aと同様に、コレクタ電流をIC21Aとすれば、IC21A
＝I0＋ΔＩのコレクタ電流IC21Aが流れる。また、トラ
ンジスタ21Aのコレクタ電流IC21Aとの和が常に2I0とな
つていることにより、トランジスタ21Bのコレクタに
は、コレクタ電流をIC21Bとすれば、IC21B＝I0−ΔＩの
コレクタ電流IC21Bが流れる。このため、第２のカレン
トミラー回路28を構成するダイオード結合のトランジス
タ28AにI0＋ΔＩの電流が流れることになり、トランジ
スタ28BのコレクタにもI0＋ΔＩの同様の電流が流れ
る。したがつて、第２の電流増幅手段であるPNPトラン
ジスタ29のベースに流れるベース電流IB29は、 IB29＝IC21B−IC21A ＝I0−ΔＩ−（I0＋ΔＩ） ＝−２ΔＩ となる。しかし、このベース電流IB29＝−２ΔＩは、PN
Pトランジスタ29のベース・エミツタ間の逆方向電流で
あるため、実際には流れず、トランジスタ28Bは飽和状
態となつている。よつて、トランジスタ29のコレクタ電
流IC29はIC29＝０となり、トランジスタ29はカツト・オ
フ状態となつている。
このように、入力端子22に入力される入力信号の正の半
波に対しては、トランジスタ27が能動状態となり、トラ
ンジスタ29がカツト・オフ状態となつている。
波に対しては、トランジスタ27が能動状態となり、トラ
ンジスタ29がカツト・オフ状態となつている。
一方、入力信号の負の半波に対しては、上述の説明と同
様の動作により、トランジスタ27がカツト・オフ状態と
なり、トランジスタ29が能動状態となつている。これに
より、トランジスタ29のコレクタに接続されたカレント
ミラー回路30を通して、負の半波に対する出力が出力端
子31より得られる。
様の動作により、トランジスタ27がカツト・オフ状態と
なり、トランジスタ29が能動状態となつている。これに
より、トランジスタ29のコレクタに接続されたカレント
ミラー回路30を通して、負の半波に対する出力が出力端
子31より得られる。
このように、上記差動増幅回路では、入力端子22に加え
られる入力信号の正の半波と負の半波とに分けて、電流
駆動させることにより回路を動作させるようにしてい
る。すなわち、第１、第２の差動増幅器20,21のそれぞ
れの差電流を第１、第２の電流増幅手段であるPNPトラ
ンジスタ27,29の能動状態とカツト・オフ状態を切り換
えるスイツチング電流としており、該差電流をこれらト
ランジスタ27,29により入力信号の半波毎にそれぞれ増
幅するようにしている。このため、回路の動作におい
て、たとえば入力信号の正の半波に対しては、能動状態
にあるPNPトランジスタ27のベース・エミツタ間電圧V
BE27とトランジスタ20Aのコレクタ・エミツタ間飽和開
始電圧VCE29(SAT)のみを考えればよい。したがつて、電
源電圧VCCが、VCC＞VBE27＋VCE20(SAT)となれば、上記
差動増幅回路は動作するようになる。一方、入力信号の
負の半波に対しては、能動状態にあるPNPトランジスタ2
9のベース・エミツタ間電圧VBE29とトランジスタ21Bの
コレクタ・エミツタ間飽和開始電圧VCE21(SAT)のみを考
えればよく、電源電圧VCCは、VCC＞VBE29＋VCE21(SAT)
であればよい。ここで、ベース・エミツタ間電圧VBEを
0.7Vとし、コレクタ・エミツタ間飽和開始電圧VCE(SAT)
を0.3Vとすれば、上記差動増幅回路の電源電圧VCCは1V
以上でよいことになる。
られる入力信号の正の半波と負の半波とに分けて、電流
駆動させることにより回路を動作させるようにしてい
る。すなわち、第１、第２の差動増幅器20,21のそれぞ
れの差電流を第１、第２の電流増幅手段であるPNPトラ
ンジスタ27,29の能動状態とカツト・オフ状態を切り換
えるスイツチング電流としており、該差電流をこれらト
ランジスタ27,29により入力信号の半波毎にそれぞれ増
幅するようにしている。このため、回路の動作におい
て、たとえば入力信号の正の半波に対しては、能動状態
にあるPNPトランジスタ27のベース・エミツタ間電圧V
BE27とトランジスタ20Aのコレクタ・エミツタ間飽和開
始電圧VCE29(SAT)のみを考えればよい。したがつて、電
源電圧VCCが、VCC＞VBE27＋VCE20(SAT)となれば、上記
差動増幅回路は動作するようになる。一方、入力信号の
負の半波に対しては、能動状態にあるPNPトランジスタ2
9のベース・エミツタ間電圧VBE29とトランジスタ21Bの
コレクタ・エミツタ間飽和開始電圧VCE21(SAT)のみを考
えればよく、電源電圧VCCは、VCC＞VBE29＋VCE21(SAT)
であればよい。ここで、ベース・エミツタ間電圧VBEを
0.7Vとし、コレクタ・エミツタ間飽和開始電圧VCE(SAT)
を0.3Vとすれば、上記差動増幅回路の電源電圧VCCは1V
以上でよいことになる。
また、第３図に示すように、上記差動増幅回路では、無
信号時に、第１のカレントミラー回路26のトランジスタ
26A,26Bに、ICのコレクタ電流が流れ、トランジスタ26
A,26Bのそれぞれのベース電流IBの和である2IBが、第１
の差動増幅器20のトランジスタ20Bのコレクタに向つて
流れている。このため、定電流源24に接続されているト
ランジスタ20Aのコレクタに向つて、トランジスタ27よ
り2IBのベース電流が流れ込むようになる。したがつ
て、トランジスタ27のコレクタには、2I0＝2IB×hFEの
アイドリング電流が無信号時に流れている。また、第４
図に示すように、トランジスタ29のコレクタには、上述
の説明と同様に、無信号時に2I0のアイドリング電流が
流れている。
信号時に、第１のカレントミラー回路26のトランジスタ
26A,26Bに、ICのコレクタ電流が流れ、トランジスタ26
A,26Bのそれぞれのベース電流IBの和である2IBが、第１
の差動増幅器20のトランジスタ20Bのコレクタに向つて
流れている。このため、定電流源24に接続されているト
ランジスタ20Aのコレクタに向つて、トランジスタ27よ
り2IBのベース電流が流れ込むようになる。したがつ
て、トランジスタ27のコレクタには、2I0＝2IB×hFEの
アイドリング電流が無信号時に流れている。また、第４
図に示すように、トランジスタ29のコレクタには、上述
の説明と同様に、無信号時に2I0のアイドリング電流が
流れている。
このように、上記差動増幅回路では、第１、第２の電流
増幅手段であるトランジスタ27,29にそれぞれに無信号
時電流が流れているため、クロスオーバ歪を防止できる
ようになつている。なお、上記無信号時電流は、入力信
号な加わり、トランジスタ27または29がカツト・オフさ
れることにより、流れなくなる。
増幅手段であるトランジスタ27,29にそれぞれに無信号
時電流が流れているため、クロスオーバ歪を防止できる
ようになつている。なお、上記無信号時電流は、入力信
号な加わり、トランジスタ27または29がカツト・オフさ
れることにより、流れなくなる。
以上の説明のように、上記差動増幅回路は、電流電圧が
約1Vの低電圧より動作可能となつている。また、クロス
オーバ歪がなく、差動増幅器20,21等によるプツシユプ
ル回路構成となつているため、同相信号除去比、電源電
圧除去比等に優れている。
約1Vの低電圧より動作可能となつている。また、クロス
オーバ歪がなく、差動増幅器20,21等によるプツシユプ
ル回路構成となつているため、同相信号除去比、電源電
圧除去比等に優れている。
第５図は、第２図に示す上記差動増幅回路の増幅率が電
流増幅手段であるトランジスタ27,29の電流増幅率hFEに
依存していたものを、このhFEに依存することなく電流
増幅率を一定に設定できる他の実施例を示している。こ
の第５図において、エミツタ接合面積比が１対ｎである
PNPトランジスタ35A,35Bにより構成されるカレントミラ
ー回路35と、エミツタ接合面積比がｌ対ｍであるPNPト
ランジスタ37A,37Bにより構成されるカレントミラー回
路37とは、第１の電流増幅手段に対応している。また、
エミツタ接合面積が１対１であるNPNトランジスタ36A,3
6Bで構成されるカレントミラー回路36は、たとえば第１
の電流増幅手段の出力電流を反転して取り出すための第
３のカレントミラー回路に対応している。また、エミツ
タ接合面積比が１対ｎであるPNPトランジスタ38A,38Bに
より構成されるカレントミラー回路38と、エミツタ接合
面積比がｌ対ｍであるNPNトランジスタ39A,39Bとは、第
２の電流増幅手段に対応している。
流増幅手段であるトランジスタ27,29の電流増幅率hFEに
依存していたものを、このhFEに依存することなく電流
増幅率を一定に設定できる他の実施例を示している。こ
の第５図において、エミツタ接合面積比が１対ｎである
PNPトランジスタ35A,35Bにより構成されるカレントミラ
ー回路35と、エミツタ接合面積比がｌ対ｍであるPNPト
ランジスタ37A,37Bにより構成されるカレントミラー回
路37とは、第１の電流増幅手段に対応している。また、
エミツタ接合面積が１対１であるNPNトランジスタ36A,3
6Bで構成されるカレントミラー回路36は、たとえば第１
の電流増幅手段の出力電流を反転して取り出すための第
３のカレントミラー回路に対応している。また、エミツ
タ接合面積比が１対ｎであるPNPトランジスタ38A,38Bに
より構成されるカレントミラー回路38と、エミツタ接合
面積比がｌ対ｍであるNPNトランジスタ39A,39Bとは、第
２の電流増幅手段に対応している。
このように構成された第５図の差動増幅回路では、入力
端子22に加えられる入力信号の正の半波に対して、カレ
ントミラー回路35からトランジスタ20Aのコレクタに向
つて流れる電流たとえば２ΔＩがｎ倍され、ｎ・２ΔＩ
の電流がカレントミラー回路36に送られる。カレントミ
ラー回路36で反転されたｎ・２ΔＩの電流は、カレント
ミラー回路37でm/l倍され、 の増幅された電流となつて出力端子31より出力として取
り出される。また、入力信号の負の半波に対しては、ト
ランジスタ21Bのコレクタに向つて流れる電流２ΔＩ
が、カレントミラー回路38でｎ倍され、ｎ・２ΔＩの電
流がカレントミラー回路39に送られる。このカレントミ
ラー回路39では、さらにm/l倍され、 の増幅された電流が出力端子31より出力として取り出さ
れる。このように、電流増幅率は となり、エミツタ接合面積比のみにより規定され、個々
のトランジスタの電流増幅率hFEにまつたく依存しなく
なり、エミツタ接合面積比を正確に設定することによ
り、精度よく、上記差動増幅回路の電流増幅率を決める
ことが可能となつている。
端子22に加えられる入力信号の正の半波に対して、カレ
ントミラー回路35からトランジスタ20Aのコレクタに向
つて流れる電流たとえば２ΔＩがｎ倍され、ｎ・２ΔＩ
の電流がカレントミラー回路36に送られる。カレントミ
ラー回路36で反転されたｎ・２ΔＩの電流は、カレント
ミラー回路37でm/l倍され、 の増幅された電流となつて出力端子31より出力として取
り出される。また、入力信号の負の半波に対しては、ト
ランジスタ21Bのコレクタに向つて流れる電流２ΔＩ
が、カレントミラー回路38でｎ倍され、ｎ・２ΔＩの電
流がカレントミラー回路39に送られる。このカレントミ
ラー回路39では、さらにm/l倍され、 の増幅された電流が出力端子31より出力として取り出さ
れる。このように、電流増幅率は となり、エミツタ接合面積比のみにより規定され、個々
のトランジスタの電流増幅率hFEにまつたく依存しなく
なり、エミツタ接合面積比を正確に設定することによ
り、精度よく、上記差動増幅回路の電流増幅率を決める
ことが可能となつている。
ところで、第５図に示す差動増幅器において、カレント
ミラー回路35のエミツタ接合面積比を１対１とし、カレ
ントミラー回路36のエミツタ接合面積比を1:nとしても
よい。これにより、カレントミラー回路35を第３のカレ
ントミラー回路に対応させ、このカレントミラー回路35
で電流反転したのち、第１の電流増幅手段に対応するカ
レントミラー回路36,37により、電流増幅してもよい。
また、第５図において、カレントミラー回路36および37
のそれぞれのエミツタ接合面積比をｌ対ｍおよび１対１
とし、第１の電流増幅手段に対応するカレントミラー回
路35,36により電流増幅したのち、第３のカレントミラ
ー回路に対応するカレントミラー回路37により電流反転
し出力として取り出すようにしてもよい。
ミラー回路35のエミツタ接合面積比を１対１とし、カレ
ントミラー回路36のエミツタ接合面積比を1:nとしても
よい。これにより、カレントミラー回路35を第３のカレ
ントミラー回路に対応させ、このカレントミラー回路35
で電流反転したのち、第１の電流増幅手段に対応するカ
レントミラー回路36,37により、電流増幅してもよい。
また、第５図において、カレントミラー回路36および37
のそれぞれのエミツタ接合面積比をｌ対ｍおよび１対１
とし、第１の電流増幅手段に対応するカレントミラー回
路35,36により電流増幅したのち、第３のカレントミラ
ー回路に対応するカレントミラー回路37により電流反転
し出力として取り出すようにしてもよい。
また、第６図はクロスオーバ歪を防止するために無信号
時に流すアイドリング電流すなわち無信号時電流を正確
に設定する差動増幅回路の他の実施例を示している。こ
の第６図において、第１、第２のカレントミラー回路2
6,28のダイオード結合されたトランジスタ26B,28Aのそ
れぞれのベースに抵抗42,43が挿入されている。また、
カレントミラー回路35,38のダイオード結合されたトラ
ンジスタ35A,38Aのコレクタには、それぞれ定電流源40,
41が接続され、定電流源40,41の他端は接地されてい
る。このように、第６図に示す差動増幅回路は、第５図
の差動増幅回路に、抵抗42,43および定電流源40,41が付
加されたものとなつている。上記カレントミラー回路2
6,27のそれぞれに挿入される上記抵抗42,43の値が最適
に設定されることにより、トランジスタ26A,26Bおよび
トランジスタ28A,28Bのベースバイアス電圧が変化し、
無信号時に、トランジスタ26A,26Bからトランジスタ20
A,20Bに流れるそれぞれの電流、またトランジスタ28A,2
8Bからトランジスタ21A,21Bに流れるそれぞれの電流を
等しくすることができる。このため、カレントミラー回
路35,38からトランジスタ20A,21Bのコレクタに向つて、
無信号時に電流が流れなくなつている。ところが、カレ
ントミラー回路35,38には、定電流源40,41がそれぞれ接
続されているため、これら定電流源40,41の電流値を最
適に設定することにより、差動増幅回路のアイドリング
電流を、変動の伴うカレントミラー回路26,28のベース
電流に依存することなく、最小値に決めることができ
る。このため、カレントミラー回路26,28のベース電流
の変動によつてアイドリング電流が無信号時に必要以上
多量に流れてしまうようなことはなくなり、定電流源4
0,41によりアイドリング電流を適正値に管理できる。こ
のようにアイドリング電流を適正値に管理することによ
つて、差動増幅器の消費電力を低くおさえることができ
る。
時に流すアイドリング電流すなわち無信号時電流を正確
に設定する差動増幅回路の他の実施例を示している。こ
の第６図において、第１、第２のカレントミラー回路2
6,28のダイオード結合されたトランジスタ26B,28Aのそ
れぞれのベースに抵抗42,43が挿入されている。また、
カレントミラー回路35,38のダイオード結合されたトラ
ンジスタ35A,38Aのコレクタには、それぞれ定電流源40,
41が接続され、定電流源40,41の他端は接地されてい
る。このように、第６図に示す差動増幅回路は、第５図
の差動増幅回路に、抵抗42,43および定電流源40,41が付
加されたものとなつている。上記カレントミラー回路2
6,27のそれぞれに挿入される上記抵抗42,43の値が最適
に設定されることにより、トランジスタ26A,26Bおよび
トランジスタ28A,28Bのベースバイアス電圧が変化し、
無信号時に、トランジスタ26A,26Bからトランジスタ20
A,20Bに流れるそれぞれの電流、またトランジスタ28A,2
8Bからトランジスタ21A,21Bに流れるそれぞれの電流を
等しくすることができる。このため、カレントミラー回
路35,38からトランジスタ20A,21Bのコレクタに向つて、
無信号時に電流が流れなくなつている。ところが、カレ
ントミラー回路35,38には、定電流源40,41がそれぞれ接
続されているため、これら定電流源40,41の電流値を最
適に設定することにより、差動増幅回路のアイドリング
電流を、変動の伴うカレントミラー回路26,28のベース
電流に依存することなく、最小値に決めることができ
る。このため、カレントミラー回路26,28のベース電流
の変動によつてアイドリング電流が無信号時に必要以上
多量に流れてしまうようなことはなくなり、定電流源4
0,41によりアイドリング電流を適正値に管理できる。こ
のようにアイドリング電流を適正値に管理することによ
つて、差動増幅器の消費電力を低くおさえることができ
る。
上述したように、本発明による差動増幅回路は、２個の
差動増幅器を用い、差動増幅器で得られた入力信号につ
いての差電流を、入力信号の正の半波と負の半波に分け
て電流増幅手段により増幅し出力として取り出してい
る。このため、この差動増幅回路の電源電圧VCCは、電
流増幅手段のベース・エミツタ間電圧VBEと電流増幅手
段に接続された差動増幅器の片方のトランジスタのコレ
クタ・エミツタ飽和開始電圧VCE(SAT)との和以上（VCC
＞VBE＋VCE(SAT)）であればよい。したがつて、VBEを0.
7V、VCE(SAT)を0.3Vとすれば、電流電圧VCCは1V以上で
よく、本発明の差動増幅回路は1V以上の低電圧より動作
可能となつている。また、差動増幅器構成であるため、
同相信号除去比、電源電圧除去比等に優れている。さら
に、電流駆動型の増幅回路となつているため、電流増幅
手段にカレントミラー回路を用いることにより、トラン
ジスタの電流増幅率hFEによらず、カレントミラー回路
のエミツタ接合面積比によつて、電流増幅率を精度よく
設定することが可能である。また、アイドリング電流を
最適に設定し、差動増幅回路の低消費電力設計が可能と
なつている。
差動増幅器を用い、差動増幅器で得られた入力信号につ
いての差電流を、入力信号の正の半波と負の半波に分け
て電流増幅手段により増幅し出力として取り出してい
る。このため、この差動増幅回路の電源電圧VCCは、電
流増幅手段のベース・エミツタ間電圧VBEと電流増幅手
段に接続された差動増幅器の片方のトランジスタのコレ
クタ・エミツタ飽和開始電圧VCE(SAT)との和以上（VCC
＞VBE＋VCE(SAT)）であればよい。したがつて、VBEを0.
7V、VCE(SAT)を0.3Vとすれば、電流電圧VCCは1V以上で
よく、本発明の差動増幅回路は1V以上の低電圧より動作
可能となつている。また、差動増幅器構成であるため、
同相信号除去比、電源電圧除去比等に優れている。さら
に、電流駆動型の増幅回路となつているため、電流増幅
手段にカレントミラー回路を用いることにより、トラン
ジスタの電流増幅率hFEによらず、カレントミラー回路
のエミツタ接合面積比によつて、電流増幅率を精度よく
設定することが可能である。また、アイドリング電流を
最適に設定し、差動増幅回路の低消費電力設計が可能と
なつている。
なお、上記差動増幅回路を構成する差動増幅器等にFET
を用いるようにしてもよい。
を用いるようにしてもよい。
以上の説明から明らかなように、本発明によれば、２つ
の差動増幅器のそれぞれの差動出力端子対にカレントミ
ラー回路を接続し、それぞれの差動入力端子対を共通接
続して入力端子とし、入力端子に入力される入力信号に
ついての差電流を、入力信号の正の半波と負の半波に分
けて２つの電流増幅手段でそれぞれ増幅し出力として取
り出している。このように構成された本発明による差動
増幅回路では、電源電圧が1V以上という低電圧より動作
するとともに、差動増幅器構成となつているため同相信
号除去比、電源電圧除去比等に優れ、さらに低消費電力
設計が可能となつている。また、入力信号を増幅するた
めの２つの差動増幅器を、PNPトランジスタと比べて高
速で動作するNPNトランジスタにより構成しているた
め、出力信号の立ち上がり及び立ち下がりの動作を共に
高速化できるとともに、立ち上がりと立ち下がりの遅延
時間をほぼ同じにできる。
の差動増幅器のそれぞれの差動出力端子対にカレントミ
ラー回路を接続し、それぞれの差動入力端子対を共通接
続して入力端子とし、入力端子に入力される入力信号に
ついての差電流を、入力信号の正の半波と負の半波に分
けて２つの電流増幅手段でそれぞれ増幅し出力として取
り出している。このように構成された本発明による差動
増幅回路では、電源電圧が1V以上という低電圧より動作
するとともに、差動増幅器構成となつているため同相信
号除去比、電源電圧除去比等に優れ、さらに低消費電力
設計が可能となつている。また、入力信号を増幅するた
めの２つの差動増幅器を、PNPトランジスタと比べて高
速で動作するNPNトランジスタにより構成しているた
め、出力信号の立ち上がり及び立ち下がりの動作を共に
高速化できるとともに、立ち上がりと立ち下がりの遅延
時間をほぼ同じにできる。
第１図は従来の差動増幅回路の回路図、第２図は本発明
に係る差動増幅回路の回路図、第３図および第４図は本
発明の上記差動増幅回路のアイドリング電流を説明する
回路図、第５図および第６図は本発明の他の実施例を示
す差動増幅回路の回路図である。 20,21……差動増幅器 22,23……入力端子 24,25……定電流源 26,28,30……カレントミラー回路 27,29……PNPトランジスタ 31……出力端子 35,36,37,38,39……カレントミラー回路 40,41……定電流源 42,43……抵抗
に係る差動増幅回路の回路図、第３図および第４図は本
発明の上記差動増幅回路のアイドリング電流を説明する
回路図、第５図および第６図は本発明の他の実施例を示
す差動増幅回路の回路図である。 20,21……差動増幅器 22,23……入力端子 24,25……定電流源 26,28,30……カレントミラー回路 27,29……PNPトランジスタ 31……出力端子 35,36,37,38,39……カレントミラー回路 40,41……定電流源 42,43……抵抗
Claims (1)
- 【請求項１】それぞれ差動入力端子および差動出力端子
対を有しNPNトランジスタにより構成された第１、第２
の差動増幅器と、 これら第１、第２の差動増幅器のそれぞれの一方の入力
端子に接続された第１の入力端子と、 上記第１、第２の差動増幅器のそれぞれの他方の入力端
子に接続された第２の入力端子と、 上記第１の差動増幅器の差動出力端子対に接続され、上
記NPNトランジスタの他方に流れる電流を一方に写影す
るPNPトランジスタにより構成された第１のカレントミ
ラー回路と、 上記第１の差動増幅器の一方の差動出力端子からの出力
電流を増幅する１個のPNPトランジスタよりなる第１の
電流増幅手段と、 上記第２の差動増幅器の差動出力端子対に接続され、上
記NPNトランジスタの一方を流れる電流を他方に写影す
るPNPトランジスタにより構成された第２のカレントミ
ラー回路と、 上記第２の差動増幅器の他方の差動出力からの出力電流
を増幅する１個のPNPトランジスタよりなる第２の電流
増幅手段と、 上記第１、第２の電流増幅手段のいずれか一方について
出力電流を反転して取り出すための第３のカレントミラ
ー回路と、 上記第１、第２の電流増幅手段の他方と上記第３のカレ
ントミラー回路を電源と接地間に直列接続し、その中点
からの出力電流を取り出すための出力端子と、 上記第２の入力端子と上記出力端子間に接続された負帰
還回路と を有して成ることを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130585A JPH0773170B2 (ja) | 1983-07-18 | 1983-07-18 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130585A JPH0773170B2 (ja) | 1983-07-18 | 1983-07-18 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6021609A JPS6021609A (ja) | 1985-02-04 |
| JPH0773170B2 true JPH0773170B2 (ja) | 1995-08-02 |
Family
ID=15037724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130585A Expired - Lifetime JPH0773170B2 (ja) | 1983-07-18 | 1983-07-18 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773170B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8502380A (nl) * | 1985-08-30 | 1987-03-16 | Philips Nv | Versterkerschakeling. |
| JPH0824250B2 (ja) * | 1985-12-18 | 1996-03-06 | 松下電器産業株式会社 | 演算増幅器 |
| JPH0834423B2 (ja) * | 1987-08-14 | 1996-03-29 | 日本電気株式会社 | 電流切替形制御回路 |
| JP4564285B2 (ja) * | 2003-06-20 | 2010-10-20 | 株式会社東芝 | 半導体集積回路 |
| JP4920219B2 (ja) * | 2005-08-30 | 2012-04-18 | 株式会社東芝 | 演算増幅器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5514817U (ja) * | 1978-07-12 | 1980-01-30 | ||
| JPS56111515U (ja) * | 1980-01-28 | 1981-08-28 |
-
1983
- 1983-07-18 JP JP58130585A patent/JPH0773170B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6021609A (ja) | 1985-02-04 |
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