JPS6315766B2 - - Google Patents
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- JPS6315766B2 JPS6315766B2 JP57154300A JP15430082A JPS6315766B2 JP S6315766 B2 JPS6315766 B2 JP S6315766B2 JP 57154300 A JP57154300 A JP 57154300A JP 15430082 A JP15430082 A JP 15430082A JP S6315766 B2 JPS6315766 B2 JP S6315766B2
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- JP
- Japan
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- transistor
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- output
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- 230000003321 amplification Effects 0.000 claims description 38
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 38
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 230000007423 decrease Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3066—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the collectors of complementary power transistors being connected to the output
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45346—Indexing scheme relating to differential amplifiers the AAC comprising one or more FETs with multiple drains
Description
【発明の詳細な説明】
発明の技術分野
本発明は、トランジスタを用いて構成され、比
較的低い電源電圧で動作するようになされた演算
増幅回路に関する。
較的低い電源電圧で動作するようになされた演算
増幅回路に関する。
背景技術とその問題点
多様な用途が考えられる、バイポーラ・トラン
ジスタが用いられて構成された演算増幅回路が、
集積回路の著しい発展のもとに種々提案されてい
る。斯かる集積回路化された演算増幅回路は、通
常、差動入力段部、バイアス回路部、出力段部等
に区分し得る構成とされるが、従来知られている
ものは、全体の構成が極めて複雑で、集積回路素
子とされた場合のチツプ寸法が大となり、さら
に、高い電源電圧を必要とするものが多い。ま
た、電圧の有効利用がはかれるような構成とする
ことにより、比較的低い電源電圧のもとに於いて
動作するようにされたものもないわけではない
が、それらも、全体の構成が一段と複雑化したも
のとなる、出力信号に歪を生ずる、高周波特性が
良好でない等々の問題を伴つており、各種の電子
機器の設計者等にとつて満足できるものとはなつ
ていない。
ジスタが用いられて構成された演算増幅回路が、
集積回路の著しい発展のもとに種々提案されてい
る。斯かる集積回路化された演算増幅回路は、通
常、差動入力段部、バイアス回路部、出力段部等
に区分し得る構成とされるが、従来知られている
ものは、全体の構成が極めて複雑で、集積回路素
子とされた場合のチツプ寸法が大となり、さら
に、高い電源電圧を必要とするものが多い。ま
た、電圧の有効利用がはかれるような構成とする
ことにより、比較的低い電源電圧のもとに於いて
動作するようにされたものもないわけではない
が、それらも、全体の構成が一段と複雑化したも
のとなる、出力信号に歪を生ずる、高周波特性が
良好でない等々の問題を伴つており、各種の電子
機器の設計者等にとつて満足できるものとはなつ
ていない。
発明の目的
斯かる点に鑑み本発明は、全体の構成が複雑に
されることなく、比較的低い電源電圧で動作する
ようにされ、しかも、高いスルーレートが得られ
る等優れた特性を呈するようにされて、極めて使
い易いものとされた、新規な構成を有する演算増
幅回路を提供することを目的とする。
されることなく、比較的低い電源電圧で動作する
ようにされ、しかも、高いスルーレートが得られ
る等優れた特性を呈するようにされて、極めて使
い易いものとされた、新規な構成を有する演算増
幅回路を提供することを目的とする。
発明の概要
本発明に係る演算増幅回路は、差動形信号入力
部を備えるとともにカレント・ミラー回路が接続
された出力部を備えて電圧出力信号を生ずる入力
段部と、この電圧出力信号に対する第１の電圧−
電流変換部と第１の出力素子とを備え、この電圧
出力信号に対して逆相の変化をする第１の出力電
流を生ずる第１の電流増幅形増幅系と上述の電圧
出力信号に対する第２の電圧−電流変換部と第２
の出力素子とを備え、上述の電圧出力信号と同相
の変化をする第２の出力電流を生ずる第２の電流
増幅形増幅系とが設けられて、これら第１及び第
２の出力素子の出力端が共通接続されて共通接続
点が設けられ、この共通接続点から上述の第１の
出力電流と第２の出力電流との差の電流出力が導
出されるようになされた出力段部とを有して構成
される。このような入力段部と出力段部との組合
せによる構成により、簡単な構成で優れた性能を
得ることができる。
部を備えるとともにカレント・ミラー回路が接続
された出力部を備えて電圧出力信号を生ずる入力
段部と、この電圧出力信号に対する第１の電圧−
電流変換部と第１の出力素子とを備え、この電圧
出力信号に対して逆相の変化をする第１の出力電
流を生ずる第１の電流増幅形増幅系と上述の電圧
出力信号に対する第２の電圧−電流変換部と第２
の出力素子とを備え、上述の電圧出力信号と同相
の変化をする第２の出力電流を生ずる第２の電流
増幅形増幅系とが設けられて、これら第１及び第
２の出力素子の出力端が共通接続されて共通接続
点が設けられ、この共通接続点から上述の第１の
出力電流と第２の出力電流との差の電流出力が導
出されるようになされた出力段部とを有して構成
される。このような入力段部と出力段部との組合
せによる構成により、簡単な構成で優れた性能を
得ることができる。
実施例
以下、図を参照して本発明の実施例について述
べる。
べる。
図は本発明に係る演算増幅回路の一例を示す。
入力端子１及び２は、差動入力信号が供給される
対をなす端子であり、NPNトランジスタ３及び
４、及び、差動増幅器を構成するPNPマルチコ
レクタ・トランジスタ５及び６は差動形信号入力
部を形成している。トランジスタ５及び６の夫々
のエミツタと電源＋Ｂとの間には電流源７が配さ
れており、また、トランジスタ５及び６の夫々の
第３のコレクタ５C3及び６C3が共通接続され、
その共通接続点と接地部との間には、ベースとコ
レクタとが結合されてダイオード接続された
NPNトランジスタ８が配されている。従つて、
トランジスタ８には、電流源７の電流値に応じて
定まる電流が流れる。そして、このトランジスタ
８とでカレント・ミラー回路を形成するNPNト
ランジスタ９及び１０が配され、それらの夫々の
コレクタが、トランジスタ３及び４のエミツタに
夫々接続されている。これらトランジスタ９及び
１０にはトランジスタ８を流れる電流に対応した
電流が流れることになり、これらの電流はトラン
ジスタ３及び４を通じて流れ、結局、トランジス
タ３及び４には、電流源７の電流値により定めら
れるアイドリング電流が流されるのである。この
場合、トランジスタ３及び４はNPN形で比較的
大なるhFE（電流増幅率）を有するものとされ、そ
れらのベースからエミツタへ流し込まれる入力バ
イアス電流は極めて小なるものとされている。
入力端子１及び２は、差動入力信号が供給される
対をなす端子であり、NPNトランジスタ３及び
４、及び、差動増幅器を構成するPNPマルチコ
レクタ・トランジスタ５及び６は差動形信号入力
部を形成している。トランジスタ５及び６の夫々
のエミツタと電源＋Ｂとの間には電流源７が配さ
れており、また、トランジスタ５及び６の夫々の
第３のコレクタ５C3及び６C3が共通接続され、
その共通接続点と接地部との間には、ベースとコ
レクタとが結合されてダイオード接続された
NPNトランジスタ８が配されている。従つて、
トランジスタ８には、電流源７の電流値に応じて
定まる電流が流れる。そして、このトランジスタ
８とでカレント・ミラー回路を形成するNPNト
ランジスタ９及び１０が配され、それらの夫々の
コレクタが、トランジスタ３及び４のエミツタに
夫々接続されている。これらトランジスタ９及び
１０にはトランジスタ８を流れる電流に対応した
電流が流れることになり、これらの電流はトラン
ジスタ３及び４を通じて流れ、結局、トランジス
タ３及び４には、電流源７の電流値により定めら
れるアイドリング電流が流されるのである。この
場合、トランジスタ３及び４はNPN形で比較的
大なるhFE（電流増幅率）を有するものとされ、そ
れらのベースからエミツタへ流し込まれる入力バ
イアス電流は極めて小なるものとされている。
また、トランジスタ５及び６の夫々の第１のコ
レクタ５C1及び６C1が共通接続され、その共通
接続点と接地部との間に、ベースとコレクタが結
合されてダイオード接続されたNPNトランジス
タ１１が接続され、このトランジスタ１１とでカ
レント・ミラー回路を形成するNPNトランジス
タ１２のコレクタが、トランジスタ６の第２のコ
レクタ６C2に接続されて、このトランジスタ６
の第２のコレクタ６C2から出力が導出される。
斯かるもとで、トランジスタ５及び６の夫々の第
１のコレクタ５C1及び６C1が共通接続されてい
ることにより、カレント・ミラー回路を形成する
トランジスタ１１のコレクタ電流が、入力端子１
及び２に供給された差動入力信号に対応する逆相
信号電流成分が打ち消されたものとされ、その結
果、高周波数特性の改善がはかられる。さらに、
トランジスタ５の第２のコレクタ５C2には、ダ
イオード１３が接続されて、トランジスタ６の第
２のコレクタ６C2との電位バランスがとられて
おり、同相信号除去比の改善がはかられている。
レクタ５C1及び６C1が共通接続され、その共通
接続点と接地部との間に、ベースとコレクタが結
合されてダイオード接続されたNPNトランジス
タ１１が接続され、このトランジスタ１１とでカ
レント・ミラー回路を形成するNPNトランジス
タ１２のコレクタが、トランジスタ６の第２のコ
レクタ６C2に接続されて、このトランジスタ６
の第２のコレクタ６C2から出力が導出される。
斯かるもとで、トランジスタ５及び６の夫々の第
１のコレクタ５C1及び６C1が共通接続されてい
ることにより、カレント・ミラー回路を形成する
トランジスタ１１のコレクタ電流が、入力端子１
及び２に供給された差動入力信号に対応する逆相
信号電流成分が打ち消されたものとされ、その結
果、高周波数特性の改善がはかられる。さらに、
トランジスタ５の第２のコレクタ５C2には、ダ
イオード１３が接続されて、トランジスタ６の第
２のコレクタ６C2との電位バランスがとられて
おり、同相信号除去比の改善がはかられている。
このようにして差動形信号入力部とカレント・
ミラー回路が接続された出力部を備えた入力段部
が形成されているのであり、入力端子１及び２か
らの差動入力信号がトランジスタ３及び４に供給
され、この差動入力信号にもとずく信号がトラン
ジスタ３及び４の夫々のエミツタからトランジス
タ５及び６の夫々のベースに供給される。ここ
で、この差動形信号入力部で処理され得る差動入
力信号の振幅は、電源＋Ｂの電圧をＶとしトラン
ジスタのベース・エミツタ間電圧（ベース・エミ
ツタ間に於けるPN接合順方向電圧）をVBEとす
ると、ＶからVBEまでの間となり、電圧利用率に
優れたものとなつている。そして、トランジスタ
５及び６で構成される差動増幅器で増幅された電
圧出力が、カレント・ミラー回路を構成するトラ
ンジスタ１２のコレクタが接続されたトランジス
タ６の第２のコレクタ６C2から導出される。こ
の場合、トランジスタ５及び６の第３のコレクタ
５C3及び６C3が共通接続されてダイオード接続
されたトランジスタ１１に接続され、電流源７の
電流値に応じて定まるアイドリング電流が流され
ること、また、このトランジスタ１１とトランジ
スタ１２とで構成されるカレント・ミラー回路の
存在により、トランジスタ５及び６で構成される
差動増幅器の、直流動作点の安定化や広帯域化及
び利得の増大がはかられている。さらに、トラン
ジスタ５及び６がマルチコレクタ・トランジスタ
とされていて、伝達コンダクタンスの減少がはか
られ、高いスルーレートが得られている。
ミラー回路が接続された出力部を備えた入力段部
が形成されているのであり、入力端子１及び２か
らの差動入力信号がトランジスタ３及び４に供給
され、この差動入力信号にもとずく信号がトラン
ジスタ３及び４の夫々のエミツタからトランジス
タ５及び６の夫々のベースに供給される。ここ
で、この差動形信号入力部で処理され得る差動入
力信号の振幅は、電源＋Ｂの電圧をＶとしトラン
ジスタのベース・エミツタ間電圧（ベース・エミ
ツタ間に於けるPN接合順方向電圧）をVBEとす
ると、ＶからVBEまでの間となり、電圧利用率に
優れたものとなつている。そして、トランジスタ
５及び６で構成される差動増幅器で増幅された電
圧出力が、カレント・ミラー回路を構成するトラ
ンジスタ１２のコレクタが接続されたトランジス
タ６の第２のコレクタ６C2から導出される。こ
の場合、トランジスタ５及び６の第３のコレクタ
５C3及び６C3が共通接続されてダイオード接続
されたトランジスタ１１に接続され、電流源７の
電流値に応じて定まるアイドリング電流が流され
ること、また、このトランジスタ１１とトランジ
スタ１２とで構成されるカレント・ミラー回路の
存在により、トランジスタ５及び６で構成される
差動増幅器の、直流動作点の安定化や広帯域化及
び利得の増大がはかられている。さらに、トラン
ジスタ５及び６がマルチコレクタ・トランジスタ
とされていて、伝達コンダクタンスの減少がはか
られ、高いスルーレートが得られている。
入力段部１４の出力部を形成するトランジスタ
６の第２のコレクタ６C2から導出される電圧出
力は、出力段部１５のNPNトランジスタ１６の
ベースに供給される。出力段部１５はこのトラン
ジスタ１６、トランジスタ１６のエミツタと接地
部間に挿入された抵抗１７及びこのトランジスタ
１６のエミツタに接続された第１の電流増幅形増
幅系１８と第２の電流増幅形増幅系１９を含んで
構成される。なお、トランジスタ１６のベースと
接地部との間に接続されたツエナー・ダイオード
２０は、出力段部に対しての過大入力に対する保
護ダイオードである。
６の第２のコレクタ６C2から導出される電圧出
力は、出力段部１５のNPNトランジスタ１６の
ベースに供給される。出力段部１５はこのトラン
ジスタ１６、トランジスタ１６のエミツタと接地
部間に挿入された抵抗１７及びこのトランジスタ
１６のエミツタに接続された第１の電流増幅形増
幅系１８と第２の電流増幅形増幅系１９を含んで
構成される。なお、トランジスタ１６のベースと
接地部との間に接続されたツエナー・ダイオード
２０は、出力段部に対しての過大入力に対する保
護ダイオードである。
第１の電流増幅形増幅系１８には、トランジス
タ１６のエミツタに得られる電圧に対しての、電
圧−電流変換部を形成するPNPトランジスタ２
１及びNPNトランジスタ２２が設けられる。ト
ランジスタ２２のコレクタと電源＋Ｂとの間には
定電流源２３が配され、さらに、トランジスタ２
２のコレクタは、ベース・エミツタ間にダイオー
ド２４が挿入されたNPNトランジスタ２５のベ
ースに接続される。これにより、トランジスタ２
２を流れる電流が減少するときトランジスタ２５
を流れる電流が増大し、トランジスタ２２を流れ
る電流が増大するときトランジスタ２５を流れる
電流が減少する。即ち、トランジスタ２２を流れ
る電流に対して逆相の変化をする電流がトランジ
スタ２５を流れるのである。トランジスタ２５の
コレクタには、その第１のコレクタ２６C1とベ
ースとが結合され、また、その第２のコレクタ２
６C2がトランジスタ２１のエミツタ及びトラン
ジスタ２２のベースに接続された、PNPマルチ
コレクタ・トランジスタ２６の第１のコレクタ２
６C1が接続される。そして、トランジスタ２６
のエミツタは抵抗２７を介して電源＋Ｂに接続さ
れ、ベースには出力トランジスタであるPNPト
ランジスタ２８のベースに接続されていて、この
トランジスタ２６とトランジスタ２８はカレン
ト・ミラー回路を形成する関係にある。ここで、
トランジスタ２５を流れる電流はトランジスタ２
６の第１のコレクタ２６C1を通じて流れること
になり、従つてトランジスタ２５を流れる電流の
増・減に応じてトランジスタ２６の第１のコレク
タ２６C1を流れる電流が増・減し、これに伴つ
て、抵抗２７の値に依存する利得で、例えば、ｎ
倍に増幅されるトランジスタ２８を流れる出力電
流が増・減することになる。また、このとき、ト
ランジスタ２６の第１のコレクタ２６C1を流れ
る電流の増・減に伴つて、第２のコレクタ２６
C2から流出する電流も増・減する。以上のよう
にして、第１の電流増幅形増幅系１８が構成され
ている。
タ１６のエミツタに得られる電圧に対しての、電
圧−電流変換部を形成するPNPトランジスタ２
１及びNPNトランジスタ２２が設けられる。ト
ランジスタ２２のコレクタと電源＋Ｂとの間には
定電流源２３が配され、さらに、トランジスタ２
２のコレクタは、ベース・エミツタ間にダイオー
ド２４が挿入されたNPNトランジスタ２５のベ
ースに接続される。これにより、トランジスタ２
２を流れる電流が減少するときトランジスタ２５
を流れる電流が増大し、トランジスタ２２を流れ
る電流が増大するときトランジスタ２５を流れる
電流が減少する。即ち、トランジスタ２２を流れ
る電流に対して逆相の変化をする電流がトランジ
スタ２５を流れるのである。トランジスタ２５の
コレクタには、その第１のコレクタ２６C1とベ
ースとが結合され、また、その第２のコレクタ２
６C2がトランジスタ２１のエミツタ及びトラン
ジスタ２２のベースに接続された、PNPマルチ
コレクタ・トランジスタ２６の第１のコレクタ２
６C1が接続される。そして、トランジスタ２６
のエミツタは抵抗２７を介して電源＋Ｂに接続さ
れ、ベースには出力トランジスタであるPNPト
ランジスタ２８のベースに接続されていて、この
トランジスタ２６とトランジスタ２８はカレン
ト・ミラー回路を形成する関係にある。ここで、
トランジスタ２５を流れる電流はトランジスタ２
６の第１のコレクタ２６C1を通じて流れること
になり、従つてトランジスタ２５を流れる電流の
増・減に応じてトランジスタ２６の第１のコレク
タ２６C1を流れる電流が増・減し、これに伴つ
て、抵抗２７の値に依存する利得で、例えば、ｎ
倍に増幅されるトランジスタ２８を流れる出力電
流が増・減することになる。また、このとき、ト
ランジスタ２６の第１のコレクタ２６C1を流れ
る電流の増・減に伴つて、第２のコレクタ２６
C2から流出する電流も増・減する。以上のよう
にして、第１の電流増幅形増幅系１８が構成され
ている。
一方、第２の電流増幅形増幅系１９に於いて
は、トランジスタ１６のエミツタに得られる電圧
に対しての、電圧−電流変換部がPNPトランジ
スタ２９と出力トランジスタであるNPNトラン
ジスタ３０との組、PNPトランジスタ２９と
NPNトランジスタ３１との組で形成される。ト
ランジスタ３１のコレクタには、その第１のコレ
クタ３２C1とベースとが結合され、また、その
第２のコレクタ３２C2がトランジスタ２９のコ
レクタ及びトランジスタ３０及び３１のベースに
接続された、PNPマルチコレクタ・トランジス
タ３２の第１のコレクタ３２C1が接続される。
そして、トランジスタ３２の第１のコレクタ３２
C1と接地部との間には定電流源３３が接続され、
また、トランジスタ３２のエミツタは電源＋Ｂに
接続される。ここで、トランジスタ３１を流れる
電流の増・減に応じて、トランジスタ３２の第１
のコレクタ３２C1を流れる、定電流源３３によ
る電流に重畳される電流が増・減し、これに伴つ
て、トランジスタ３２の第２のコレクタ３２C2
から流出する電流が増・減する。このようにし
て、第２の電流増幅形増幅系１９が構成されてい
る。
は、トランジスタ１６のエミツタに得られる電圧
に対しての、電圧−電流変換部がPNPトランジ
スタ２９と出力トランジスタであるNPNトラン
ジスタ３０との組、PNPトランジスタ２９と
NPNトランジスタ３１との組で形成される。ト
ランジスタ３１のコレクタには、その第１のコレ
クタ３２C1とベースとが結合され、また、その
第２のコレクタ３２C2がトランジスタ２９のコ
レクタ及びトランジスタ３０及び３１のベースに
接続された、PNPマルチコレクタ・トランジス
タ３２の第１のコレクタ３２C1が接続される。
そして、トランジスタ３２の第１のコレクタ３２
C1と接地部との間には定電流源３３が接続され、
また、トランジスタ３２のエミツタは電源＋Ｂに
接続される。ここで、トランジスタ３１を流れる
電流の増・減に応じて、トランジスタ３２の第１
のコレクタ３２C1を流れる、定電流源３３によ
る電流に重畳される電流が増・減し、これに伴つ
て、トランジスタ３２の第２のコレクタ３２C2
から流出する電流が増・減する。このようにし
て、第２の電流増幅形増幅系１９が構成されてい
る。
上述の如くに構成される第１及び第２の電流増
幅形増幅系１８及び１９は、夫々、前述の入力段
部１４からの電圧出力にもとずき、この電圧出力
と逆相の変化をする第１の増幅出力電流及び同相
の変化をする第２の増幅出力電流を生ずる。そし
て、第１の電流増幅形増幅系１８の出力トランジ
スタであるトランジスタ２８のコレクタと第２の
電流増幅形増幅系１９の出力トランジスタである
トランジスタ３０のコレクタとが互いに接続され
て、その共通接続点から出力端子３４が導出さ
れ、上述の第１の増幅出力電流と第２の増幅出力
電流との差の電流出力が導出される。
幅形増幅系１８及び１９は、夫々、前述の入力段
部１４からの電圧出力にもとずき、この電圧出力
と逆相の変化をする第１の増幅出力電流及び同相
の変化をする第２の増幅出力電流を生ずる。そし
て、第１の電流増幅形増幅系１８の出力トランジ
スタであるトランジスタ２８のコレクタと第２の
電流増幅形増幅系１９の出力トランジスタである
トランジスタ３０のコレクタとが互いに接続され
て、その共通接続点から出力端子３４が導出さ
れ、上述の第１の増幅出力電流と第２の増幅出力
電流との差の電流出力が導出される。
次に、斯かる出力段部１５の動作について述べ
る。入力段部１４の出力部からの電圧出力がトラ
ンジスタ１６のベースに供給されると、トランジ
スタ１６のエミツタには、この電圧出力と同相の
電圧が得られ、これがトランジスタ２１及び２９
のベースに供給される。これにより、トランジス
タ２１及び２２はトランジスタ２１のベースに印
加される電圧についての電圧−電流変換を行い、
トランジスタ２２には、所定の変換利得をもつて
得られる、トランジスタ２１のベースに印加され
る電圧に対して同相、従つて、入力段部１４から
の電圧出力と同相の変化をする電流が流れる。そ
して、トランジスタ２５には、トランジスタ２２
を流れる電流と逆相、従つて、入力段部１４から
の電圧出力に対して逆相の変化をする電流が、所
定の利得で増幅された電流として流れる。このト
ランジスタ２５を流れる電流はトランジスタ２６
の第１のコレクタ２６C1を通じて流れ、これに
より、トランジスタ２８には、トランジスタ２５
を流れる電流と同相の変化をし、トランジスタ２
５を流れる電流のｎ倍に増幅された出力電流が流
れる。また、このとき、トランジスタ２６の第２
のコレクタ２６C2から流出する電流も、トラン
ジスタ２５を流れる電流と同相の変化をする電流
となり、これが、トランジスタ２１及び２２にト
ランジスタ２２を流れる電流に対して逆相の変化
をする電流として供給されて、トランジスタ２２
に対する負帰還がかけられており、トランジスタ
２１及び２２による電圧−電流変換部及びトラン
ジスタ２５の動作の安定化がはかられている。
る。入力段部１４の出力部からの電圧出力がトラ
ンジスタ１６のベースに供給されると、トランジ
スタ１６のエミツタには、この電圧出力と同相の
電圧が得られ、これがトランジスタ２１及び２９
のベースに供給される。これにより、トランジス
タ２１及び２２はトランジスタ２１のベースに印
加される電圧についての電圧−電流変換を行い、
トランジスタ２２には、所定の変換利得をもつて
得られる、トランジスタ２１のベースに印加され
る電圧に対して同相、従つて、入力段部１４から
の電圧出力と同相の変化をする電流が流れる。そ
して、トランジスタ２５には、トランジスタ２２
を流れる電流と逆相、従つて、入力段部１４から
の電圧出力に対して逆相の変化をする電流が、所
定の利得で増幅された電流として流れる。このト
ランジスタ２５を流れる電流はトランジスタ２６
の第１のコレクタ２６C1を通じて流れ、これに
より、トランジスタ２８には、トランジスタ２５
を流れる電流と同相の変化をし、トランジスタ２
５を流れる電流のｎ倍に増幅された出力電流が流
れる。また、このとき、トランジスタ２６の第２
のコレクタ２６C2から流出する電流も、トラン
ジスタ２５を流れる電流と同相の変化をする電流
となり、これが、トランジスタ２１及び２２にト
ランジスタ２２を流れる電流に対して逆相の変化
をする電流として供給されて、トランジスタ２２
に対する負帰還がかけられており、トランジスタ
２１及び２２による電圧−電流変換部及びトラン
ジスタ２５の動作の安定化がはかられている。
このようにして、第１の電流増幅形増幅系１８
により、その出力トランジスタであるトランジス
タ２８に、上述の入力段部１４からの電圧出力に
対して逆相の変化をする第１の増幅出力電流が得
られるのである。
により、その出力トランジスタであるトランジス
タ２８に、上述の入力段部１４からの電圧出力に
対して逆相の変化をする第１の増幅出力電流が得
られるのである。
一方、このとき、トランジスタ２９及び３０の
組、及び、トランジスタ２９及び３１の組もトラ
ンジスタ２９のベースに印加される電圧について
の電圧−電流変換を行い、トランジスタ３０及び
３１には、トランジスタ２９のベースに印加され
る電圧に対して同相、従つて、入力段部１４から
の電圧出力と同相の電流が流れる。このとき、ト
ランジスタ３２の第２のコレクタ３２C2から流
出する電流も、トランジスタ３１を流れる電流と
同相の変化をするものとなり、これがトランジス
タ２９のコレクタ及びトランジスタ３０及び３１
のベースに供給されて正帰還がかけられており、
トランジスタ２９及び３０で形成される電圧−電
流変換部の変換利得が効果的に増大されて、トラ
ンジスタ３０を流れる電流は効率よく増幅された
ものとなる。
組、及び、トランジスタ２９及び３１の組もトラ
ンジスタ２９のベースに印加される電圧について
の電圧−電流変換を行い、トランジスタ３０及び
３１には、トランジスタ２９のベースに印加され
る電圧に対して同相、従つて、入力段部１４から
の電圧出力と同相の電流が流れる。このとき、ト
ランジスタ３２の第２のコレクタ３２C2から流
出する電流も、トランジスタ３１を流れる電流と
同相の変化をするものとなり、これがトランジス
タ２９のコレクタ及びトランジスタ３０及び３１
のベースに供給されて正帰還がかけられており、
トランジスタ２９及び３０で形成される電圧−電
流変換部の変換利得が効果的に増大されて、トラ
ンジスタ３０を流れる電流は効率よく増幅された
ものとなる。
このようにして、第２の電流増幅形増幅系１９
により、その出力トランジスタであるトランジス
タ３０に、上述の入力段部１４からの電圧出力と
同相の変化をする第２の増幅出力電流が得られる
のである。
により、その出力トランジスタであるトランジス
タ３０に、上述の入力段部１４からの電圧出力と
同相の変化をする第２の増幅出力電流が得られる
のである。
そして、トランジスタ２８を流れる入力段部１
４からの電圧出力に対して逆相の変化をする第１
の増幅出力電流とトランジスタ３０を流れる入力
段部１４からの電圧出力と同相の変化をする第２
の増幅出力電流との差の電流出力が、出力端子３
４から導出され、この出力端子３４に接続される
負荷に供給される。この電流出力は、第１の増幅
出力電流の振幅変化と第２の増幅出力電流の振幅
変化の和の振幅変化を有する、大振幅電流とな
る。
４からの電圧出力に対して逆相の変化をする第１
の増幅出力電流とトランジスタ３０を流れる入力
段部１４からの電圧出力と同相の変化をする第２
の増幅出力電流との差の電流出力が、出力端子３
４から導出され、この出力端子３４に接続される
負荷に供給される。この電流出力は、第１の増幅
出力電流の振幅変化と第２の増幅出力電流の振幅
変化の和の振幅変化を有する、大振幅電流とな
る。
上述の如くにして、入力段部１４の入力端子１
及び２に供給される差動入力信号にもとずく、極
めて効率よく増幅された電流出力が、出力段部１
５の出力端子３４から得られるのである。
及び２に供給される差動入力信号にもとずく、極
めて効率よく増幅された電流出力が、出力段部１
５の出力端子３４から得られるのである。
発明の効果
以上の説明から明らかな如く、本発明によれ
ば、電圧利用率に優れ、比較的低い電源電圧のも
とに於いても充分な振幅を有する電圧出力が得ら
れる入力段部と、入力段部の電圧出力にもとずく
電流出力が極めて効率的な電流増幅により得られ
る出力段部との組合せによる、比較的低い電源電
圧により、極めて良好な増幅動作を行うことがで
きる演算増幅回路を実現することができる。ま
た、本発明に係る演算増幅回路は、全体の構成が
簡単で、集積回路化した場合の集積回路素子寸法
が小となり、安価に得ることができるものとな
る。さらに、本発明によれば、その入力段部に於
ける差動形信号入力部に工夫が施された、低減さ
れたバイアス電流のもとに、高いスルーレートと
優れた同相信号除去比をもつて、広帯域にわたる
増幅を行うことができる演算増幅回路を実現する
ことができる。
ば、電圧利用率に優れ、比較的低い電源電圧のも
とに於いても充分な振幅を有する電圧出力が得ら
れる入力段部と、入力段部の電圧出力にもとずく
電流出力が極めて効率的な電流増幅により得られ
る出力段部との組合せによる、比較的低い電源電
圧により、極めて良好な増幅動作を行うことがで
きる演算増幅回路を実現することができる。ま
た、本発明に係る演算増幅回路は、全体の構成が
簡単で、集積回路化した場合の集積回路素子寸法
が小となり、安価に得ることができるものとな
る。さらに、本発明によれば、その入力段部に於
ける差動形信号入力部に工夫が施された、低減さ
れたバイアス電流のもとに、高いスルーレートと
優れた同相信号除去比をもつて、広帯域にわたる
増幅を行うことができる演算増幅回路を実現する
ことができる。
図は本発明に係る演算増幅回路の一例を示す接
続図である。 図中、１及び２は入力端子、３，４，５及び６
は差動形信号入力部を形成するトランジスタ、１
４は入力段部、１５は出力段部、１８は第１の電
流増幅形増幅系、１９は第２の電流増幅形増幅
系、２８及び３０は夫々第１及び第２の出力トラ
ンジスタとなるトランジスタ、３４は出力端子で
ある。
続図である。 図中、１及び２は入力端子、３，４，５及び６
は差動形信号入力部を形成するトランジスタ、１
４は入力段部、１５は出力段部、１８は第１の電
流増幅形増幅系、１９は第２の電流増幅形増幅
系、２８及び３０は夫々第１及び第２の出力トラ
ンジスタとなるトランジスタ、３４は出力端子で
ある。
Claims (1)
- 【特許請求の範囲】 １ 差動形信号入力部を備えるとともにカレン
ト・ミラー回路が接続された出力部を備えて電圧
出力信号を生ずる入力段部と、該入力段部の出力
端側に接続された出力段部とを備えて成り、 上記入力段部の差動形信号入力部が、差動入力
信号を夫々受けるベースを有した第１の導電形の
第１及び第２のトランジスタと、夫々が少なくと
も第１及び第２のコレクタ、ベース及びエミツタ
を有した第２の導電形の第３及び第４のトランジ
スタとを備え、上記第３及び第４のトランジスタ
の各々の第１のコレクタが相互接続され、上記第
３のトランジスタの第２のコレクタがダイオード
を介して電源の一端に接続され、上記第３及び第
４のトランジスタの各々のベースが上記第１及び
第２のトランジスタの各々のエミツタに夫々接続
され、さらに、上記第３及び第４のトランジスタ
の各々エミツタが共通の電流源を介して上記電源
の他端に接続されて構成され、 さらに、上記入力段部の出力部が、少なくと
も、上記第３及び第４のトランジスタの夫々の第
１のコレクタに接続されたコレクタ、該コレクタ
に接続されたベース及び上記電源の一端に接続さ
れたエミツタを有した第１の導電形の第５のトラ
ンジスタと、上記第４のトランジスタの第２のコ
レクタに接続されたコレクタ、上記第５のトラン
ジスタのベースに接続されたベース及び上記電源
の一端に接続されたエミツタを有した第１の導電
形の第６のトランジスタとを備えて構成されたこ
とを特徴とする演算増幅回路。 ２ 上記第３及び第４のトランジスタの夫々が第
３のコレクタを有し、該第３のコレクタが、相互
接続されたコレクタとベース及び上記電源の一端
に接続されたエミツタを有した第１の導電形の第
７のトランジスタのコレクタに接続され、上記第
７のトランジスタのベースがともに第１の導電形
の第８及び第９のトランジスタの夫々のベースに
接続され、上記第８及び第９のトランジスタの
各々のエミツタが上記電源の一端に接続されると
ともに各々のコレクタが上記第１及び第２のトラ
ンジスタの各々のエミツタに夫々接続されたこと
を特徴とする特許請求の範囲第１項記載の演算増
幅回路。 ３ 上記出力段部が、上記電圧出力信号を第１の
対応電流に変換する第１の電圧−電流変換部と該
第１の電圧−電流変換部に接続された第１の出力
部とを備え、上記電圧出力信号に対して逆相の変
化をする第１の出力電流を生じる第１の電流増幅
形増幅系と、上記電圧出力信号を第２の対応電流
に変換する第２の電圧−電流変換部と該第２の電
圧−電流変換部に接続された第２の出力部とを備
え、上記電圧出力信号と同相の変化をする第２の
出力電流を生じる第２の電流増幅形増幅系とを含
んで構成され、上記第１及び第２の出力部の夫々
の出力端が共通接続されて共通接続点が設けら
れ、該共通接続点から上記第１の出力電流と第２
の出力電流との差の電流出力が導出されるものと
なされたことを特徴とする特許請求の範囲第１項
または第２項記載の演算増幅回路。 ４ 上記第１の出力部が、上記電源の他端に接続
されたエミツタ、上記共通接続点に接続されたコ
レクタ及びベースを有した第10のトランジスタを
含んで構成され、上記第１の電圧−電流変換部
が、上記入力段部における入力部の出力端側に接
続されたベース及びエミツタを有した第11のトラ
ンジスタと、該第11のトランジスタのエミツタに
接続されたベース及びコレクタを有した第12のト
ランジスタと、該第12のトランジスタのコレクタ
に接続されるとともに上記電源の他端に定電流源
を介して接続されたベース及びコレクタを有した
第13のトランジスタと、上記電源の他端に接続さ
れたエミツタ、上記第13のトランジスタのコレク
タに接続された第１のコレクタ、第12のトランジ
スタのベースに負帰還路を形成すべく接続された
第２のコレクタ、及び、上記第１の出力部を構成
する第10のトランジスタのベースに接続されたベ
ースを有したマルチコレクタ・トランジスタを含
んで構成され、上記第２の出力部が、上記電源の
一端に接続されたエミツタ、上記共通接続点に接
続されたコレクタ及びベースを有した第14のトラ
ンジスタを含んで構成され、さらに、上記第２の
電圧−電流変換部が、上記入力段部における入力
部の出力端側に接続されたベース及びエミツタを
有した第15のトランジスタと、該第15のトランジ
スタのエミツタと上記第２の出力部を構成する第
14のトランジスタのベースとに接続されたベース
及びコレクタを有した第16のトランジスタと、上
記電源の他端に接続されたエミツタ、上記第16の
トランジスタのコレクタに接続されたベース、該
ベースに接続された第１のコレクタ、及び、上記
第16のトランジスタのベースに正帰還路を形成す
べく接続された第２のコレクタを有したマルチコ
レクタ・トランジスタを含んで構成されたものと
なされることを特徴とする特許請求の範囲第３項
記載の演算増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57154300A JPS5943612A (ja) | 1982-09-04 | 1982-09-04 | 演算増幅回路 |
| US06/529,075 US4524330A (en) | 1982-09-04 | 1983-09-01 | Bipolar circuit for amplifying differential signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57154300A JPS5943612A (ja) | 1982-09-04 | 1982-09-04 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5943612A JPS5943612A (ja) | 1984-03-10 |
| JPS6315766B2 true JPS6315766B2 (ja) | 1988-04-06 |
Family
ID=15581113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57154300A Granted JPS5943612A (ja) | 1982-09-04 | 1982-09-04 | 演算増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4524330A (ja) |
| JP (1) | JPS5943612A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0326749U (ja) * | 1989-07-21 | 1991-03-19 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1218855B (it) * | 1984-12-28 | 1990-04-24 | Ates Componenti Elettron | Stadio amplificatore di segnali, integrato monoliticamente, ad alta dinamica di uscita |
| US5140280A (en) * | 1991-08-30 | 1992-08-18 | Motorola, Inc. | Rail-to-rail output stage of an operational amplifier |
| US5532627A (en) * | 1995-04-14 | 1996-07-02 | Delco Electronics Corporation | Stackable voltage comparator circuit for a multiple voltage window detector |
| RU2729172C1 (ru) * | 2019-10-15 | 2020-08-04 | Евгений Александрович Букварев | Усилитель напряжения с повышенной линейностью |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3979689A (en) * | 1975-01-29 | 1976-09-07 | Rca Corporation | Differential amplifier circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3538449A (en) * | 1968-11-22 | 1970-11-03 | Motorola Inc | Lateral pnp-npn composite monolithic differential amplifier |
| US3801923A (en) * | 1972-07-11 | 1974-04-02 | Motorola Inc | Transconductance reduction using multiple collector pnp transistors in an operational amplifier |
| US4147944A (en) * | 1977-10-25 | 1979-04-03 | National Semiconductor Corporation | Comparator with signal related adaptive bias |
| US4228404A (en) * | 1979-02-05 | 1980-10-14 | National Semiconductor Corporation | Low voltage compound inverter buffer circuit |
-
1982
- 1982-09-04 JP JP57154300A patent/JPS5943612A/ja active Granted
-
1983
- 1983-09-01 US US06/529,075 patent/US4524330A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3979689A (en) * | 1975-01-29 | 1976-09-07 | Rca Corporation | Differential amplifier circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0326749U (ja) * | 1989-07-21 | 1991-03-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4524330A (en) | 1985-06-18 |
| JPS5943612A (ja) | 1984-03-10 |
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