JP3507530B2

JP3507530B2 - 対数変換回路

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Publication number: JP3507530B2
Application number: JP22996093A
Authority: JP
Inventors: 隆上野; 幹雄小山; 洋谷本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-09-16
Filing date: 1993-09-16
Publication date: 2004-03-15
Anticipated expiration: 2019-03-15
Also published as: JPH0785199A; KR0167597B1; US5525924A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、対数変換回路に関す
る。

【０００２】

【従来の技術】一般に、対数変換回路はバイポーラトラ
ンジスタのベース・エミッタ間電圧とコレクタ電流との
関係、またはダイオードの順方向電圧と電流との関係が
対数関係にあることを利用して、入力信号を対数変換す
るものである。また、対数変換回路はその出力側に逆対
数変換回路を組み合わせることにより、ゲインセル回路
と呼ばれる可変利得回路にしばしば用いられる。

【０００３】図１０に、従来のゲインセル回路の構成を
示す。このゲインセル回路は特開昭６１−２２４７１５
号に記載されたもので、アクティブフィルタ回路の構成
要素として用いられているものである。入力段の対数変
換回路はトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４とディジ
ェネレーション抵抗ＲＥ１，ＲＥ２および電流源Ｉ１に
より構成され、また出力段の逆対数変換回路はトランジ
スタＱ５，Ｑ６と電流源Ｉ２，Ｉ３，Ｉ４により構成さ
れている。対数変換回路において、トランジスタＱ１，
Ｑ２のベース間に印加された入力信号Ｖｉｎ（Ｖｉｎ⁺
−Ｖｉｎ^- ）はＱ１，Ｑ２により電圧−電流変換され
る。これらトランジスタＱ１，Ｑ２のエミッタ電流は、
抵抗ＲＥ１，ＲＥ２をそれぞれ介してトランジスタＱ
３，Ｑ４のコレクタに流れ込む。

【０００４】ここで、ダイオード接続されたトランジス
タＱ３，Ｑ４のコレクタ電流Ｉｃとベース・エミッタ間
電圧Ｖbeとの間にはＶbe＝α・ｌｎ（Ｉｃ）なる関係が
あるため、トランジスタＱ３，Ｑ４からはＱ３，Ｑ４の
コレクタ電流がＱ３，Ｑ４のベース・エミッタ間電圧に
対数変換された電圧が出力される。この出力電圧を出力
段の逆対数変換回路のトランジスタＱ５，Ｑ６のベース
で受けることにより、トランジスタＱ５，Ｑ６のコレク
タに入力段の対数変換回路の入力信号Ｖｉｎが線形変換
された信号が出力される。

【０００５】図１０における入力段の対数変換回路の等
価回路を図１１に示す。図１０に示した回路は対数変換
回路が差動動作をするため、図１１では半回路形式で等
価回路を表している。ここで、ディジェネレーション抵
抗ＲＥ１，ＲＥ２の抵抗値をｒｅ、電流源Ｉ１の電流を
ｉ(mA)とすると、最大入力電圧範囲、すなわち入力信号
Ｖｉｎの最大振幅範囲Ｖｉｎp-p は、次式で表される。

【０００６】Ｖｉｎp-p ＝１００・ｒｅ（ｉ(mA)／２６）（ｍＶ）（１）式（１）より、対数変換回路を入力信号Ｖｉｎの広い電
圧振幅範囲にわたって動作させ、ゲインセル回路の線形
動作範囲を広くするためには、電流ｉを大きくするか、
またはｒｅを大きくとる必要がある。しかし、ｉを大き
くすることは無信号時の消費電力が増加するため、好ま
しくない。一方、ｒｅを大きくすると抵抗ＲＥ１，ＲＥ
２での電圧降下が増えるため、それだけ電源電圧を大き
くとらなければならない。

【０００７】また、図１０における対数変換回路ではト
ランジスタＱ１（Ｑ２），Ｑ３（Ｑ４）および抵抗ＲＥ
１（ＲＥ２）が電源Ｖｃｃと接地端ＧＮＤの間に直列に
接続されている。従って、電源電圧としてはトランジス
タＱ１（Ｑ２），Ｑ３（Ｑ４）のベース・エミッタ間電
圧と、トランジスタＱ１（Ｑ２），Ｑ３（Ｑ４）の直流
バイアス電流による抵抗ＲＥ１（ＲＥ２）での電圧降下
との和以上の電圧が必要であるため、抵抗ＲＥ１，ＲＥ
２での電圧降下が上述のように大きいことも考慮する
と、低電圧動作に適さない。言い換えれば、トランジス
タを動作させるのに必要な電圧によって、対数変換可能
な入力信号の電圧振幅範囲が制限されてしまうため、例
えば移動通信機器のような電源電圧が低い電子機器で
は、入力信号の電圧振幅範囲を十分広くとることができ
ない。

【０００８】

【発明が解決しようとする課題】上述したように従来の
対数変換回路においては、電源電圧としては二つのトラ
ンジスタのベース・エミッタ間電圧とトランジスタの直
流バイアス電流によるディジェネレーション抵抗の電圧
降下との和以上の電圧が必要であるため、低電圧動作に
適さず、従って電源電圧が低い場合は入力信号の広い電
圧振幅範囲にわたって対数変換動作を行うことができな
いという問題があった。本発明は、従来の対数変換回路
に比較してより低い電源電圧で入力信号の広い電圧振幅
範囲にわたって動作する対数変換回路を提供することを
目的とする。

【０００９】

【課題を解決するための手段】上記の課題を解決するた
め、本発明に係る対数変換回路においては、入力信号が
印加される第１および第２の入力端子に直接または間接
的に第１および第２の抵抗の各々の一端がそれぞれ接続
される。第１の抵抗の他端と第２の抵抗の他端との間
に、それぞれ少なくとも一つの第１および第２のＰＮ接
合素子が互いに逆極性に直列に接続される。第１のＰＮ
接合素子と第２のＰＮ接合素子との接続点と第１の電源
端との間には、バイアス回路が接続される。第１の抵抗
の両端および第２の抵抗の両端と第１および第２の電源
端との間に、該第１および第２の抵抗の両端の電位を規
定するための第１および第２の電流源手段がそれぞれ接
続される。そして第１および第２のＰＮ接合素子に生じ
た電圧が第１および第２の出力端子に出力信号として取
り出される。

【００１０】本発明の一つの態様による対数変換回路に
おいては、入力信号が印加される第１および第２の入力
端子に第１および第２のエミッタフォロワの各々のベー
スがそれぞれ接続され、これら第１および第２のエミッ
タフォロワのエミッタに第１および第２の抵抗の各々の
一端がそれぞれ接続される。

【００１１】本発明の他の態様による対数変換回路にお
いては、第１および第２の抵抗の他端に、エミッタ結合
トランジスタ対の各々のベースがそれぞれ接続される。
このエミッタ結合トランジスタ対の各々のエミッタは共
通に接続され、その共通エミッタ端子は電流源に接続さ
れる。また、エミッタ結合トランジスタ対の二つのトラ
ンジスタのうち、ベースが第１の抵抗の他端に接続され
た一方のトランジスタのコレクタは第２のエミッタフォ
ロワのエミッタに接続され、ベースが第２の抵抗の他端
に接続された他方のトランジスタのコレクタは第１のエ
ミッタフォロワのエミッタに接続される。すなわち、第
１および第２のエミッタフォロワのエミッタとエミッタ
結合トランジスタ対のコレクタとは、両者を接続する線
がクロスする形で接続される。

【００１２】

【作用】第１および第２の入力端子間に印加された入力
信号は、直接または第１および第２のエミッタフォロワ
を介して第１および第２の抵抗に印加され、これら第１
および第２の抵抗によって電圧−電流変換された後、第
１および第２のＰＮ接合素子により対数変換される。こ
れにより、第１および第２の出力端子間から入力信号を
対数変換した出力信号が取り出される。

【００１３】ここで、第１の電源端と第２の電源端の間
には、ＰＮ接合素子のためのバイアス回路での電圧降下
と、第１の抵抗または第２の抵抗での電圧降下、および
第１の電流源手段または第２の電流源手段での電圧降下
が直列に入るため、電源電圧すなわち第１の電源端と第
２の電源端間の電圧差としては、これら３つの電圧降下
の和以上の電圧が必要である。

【００１４】本発明においては、第１および第２の電流
源手段を備えることで、第１および第２の抵抗に直流電
流、つまり入力信号に依存しない電流をあまり流さない
ようにして、これら第１および第２の抵抗での電圧降下
を低い値に規定することにより、必要な電源電圧は小さ
くなる。すなわち、対数変換回路を従来の回路より低電
圧動作させることが可能となり、また電源電圧が同じで
あれば従来の回路に比較して入力信号のより広い電圧振
幅範囲にわたって対数変換動作を行うことができる。

【００１５】さらに、第１および第２のエミッタフォロ
ワのエミッタとクロスするようにベースが接続されたエ
ミッタ結合トランジスタ対を付加すると、エミッタフォ
ロワのトランジスタのベース・エミッタ間電圧やＰＮ接
合素子の順方向電圧の電流依存性を打ち消すことで、第
１および第２の抵抗においてより正確な電圧−電流変換
が行われ、結果的に対数変換精度が向上する。

【００１６】

【実施例】以下、本発明の実施例について、図面を参照
して説明する。図１に、本発明による対数変換回路の基
本構成を示す。第１および第２の入力端子１，２に、例
えばエミッタフォロワからなるバッファ３，４をそれぞ
れ介して第１および第２の抵抗５，６の各々の一端が接
続されている。これらの抵抗５，６はディジェネレーシ
ョン抵抗として用いられる。抵抗５の他端と抵抗６の他
端との間には、第１および第２のＰＮ接合素子７，８が
互いに逆極性に直列に接続される。すなわち、図１
（ａ）の例ではＰＮ接合素子７，８はいずれもカソード
側が抵抗５，６の各々の他端に接続され、アノード側が
互いに接続される。図１（ｂ）の例では、逆にＰＮ接合
素子７，８はいずれもアノード側が抵抗５，６の各々の
他端に接続され、カソード側が互いに接続される。

【００１７】ＰＮ接合素子７，８は、図の例ではそれぞ
れ複数個のダイオードを直列に接続しているが、各々１
個のダイオードであってもよい。また、ＰＮ接合素子
７，８としてはコレクタとベースが接続された、いわゆ
るダイオード接続されたトランジスタを用いてもよい。

【００１８】ＰＮ接合素子７，８の接続点と第１の電源
端である電源Ｖｃｃとの間には、これらのＰＮ接合素子
７，８に順方向バイアスを与えるためのバイアス回路９
が接続される。このバイアス回路９としては、電流源ま
たは電圧源を用いることができる。

【００１９】抵抗５の両端には電流源１０，１１の各一
端と電流源１２，１３の各一端がそれぞれ接続され、抵
抗６の両端にも同様に、電流源１４，１５の各一端と電
流源１６，１７の各一端がそれぞれ接続される。電流源
１０，１２，１４，１６の各他端は電源Ｖｃｃに接続さ
れ、電流源１１，１３，１５，１７の各他端は第２の電
源端である接地端ＧＮＤに接続されている。これらの電
流源１０〜１７は、抵抗５，６の電圧降下すなわち両端
の電位を規定するために用いられる。なお、電流源１１
は必ずしも必要なものではなく、後述するように線形化
回路を付加した場合に必要となるものである。

【００２０】ＰＮ接合素子７，８の抵抗５，６の他端と
の接続点には出力端子１８，１９がそれぞれ接続され、
これらの出力端子１８，１９間から、入力端子１，２間
に印加された入力信号を対数変換した出力信号が取り出
される。なお、ＰＮ接合素子７，８が複数個のダイオー
ド（またはダイオード接続されたトランジスタ）を直列
接続して構成される場合、それらのダイオードの途中の
ノードを出力端子１８，１９に接続してもよい。

【００２１】次に、図１（ａ）の対数変換回路の動作を
説明する。入力端子１，２にそれぞれＶｉｎ⁺ ，Ｖｉｎ
^- なる入力信号が印加されると、これらがバッファ３，
４をそれぞれ介して抵抗５，６の一端に印加されること
によって、抵抗５，６にはＶｉｎ⁺ ，Ｖｉｎ^- に比例す
る電流が流れる。すなわち、抵抗５，６によって入力信
号が電圧−電流変換される。抵抗５，６の両端には電流
源１０〜１３および電流源１４〜１７がそれぞれ接続さ
れているため、ＰＮ接合素子７，８には抵抗５，６を流
れる電流の変化分が流れる。ＰＮ接合素子７，８の電圧
−電流特性は対数特性であるため、出力端子１８，１９
にはＰＮ接合素子７，８に流れる電流が対数変換された
電圧が発生する。すなわち、出力端子１８，１９間から
入力信号（Ｖｉｎ⁺ −Ｖｉｎ^- ）が対数変換された出力
信号が取り出される。

【００２２】この場合、電流源１０〜１７の電流を適当
に選ぶことで、抵抗５，６の電圧降下の直流分は比較的
低い一定値に規定されるので、入力信号Ｖｉｎの電圧振
幅範囲が同じであれば、電源Ｖｃｃの必要な電圧は低く
なる。また、電源Ｖｃｃの電圧が同じであれば、抵抗
５，６の電圧降下が低くなった分だけ入力信号Ｖｉｎの
電圧振幅範囲を大きくすることができる。

【００２３】また、この対数変換回路を後述するように
逆対数変換回路と組み合わせてゲインセルを構成する場
合、ＰＮ接合素子７，８としてそれぞれ複数のダイオー
ドを直列接続することで、出力信号に含まれる雑音レベ
ルを抑えることもできる。すなわち、ＰＮ接合素子７，
８において入力信号を対数変換（圧縮）する際、ＰＮ接
合素子７，８自身から発生する雑音成分が信号成分にそ
のまま重畳される。この対数圧縮された信号を逆対数変
換（伸長）する際、信号成分に重畳された雑音成分が一
諸に伸長されるため、結果的に出力信号のＳ／Ｎを悪く
してしまう。これに対し、ＰＮ接合素子７，８を複数の
ダイオードを直列接続して構成すると、対数変換におけ
る圧縮比が小さくなり、それだけ逆対数変換における伸
長比も小さくて済むため、雑音レベルが低減される。従
って、Ｓ／Ｎの良好な出力信号が得られる。

【００２４】図１（ｂ）は、ＰＮ接合素子７，８を図１
（ａ）とは逆極性にして直列接続した場合であり、基本
動作はＰＮ接合素子７，８に流れる電流の方向が図１
（ａ）の場合と逆になる以外は変わらないので、詳しい
動作説明は省略する。

【００２５】次に、本発明のより具体的な実施例につい
て説明する。図２は、図１（ａ）の基本構成に基づく対
数変換回路を用いて構成した第１の実施例に係るゲイン
セル回路の実施例を示す図であり、図１と対応する部分
には同一符号を付している。このゲインセル回路は、入
力段に設けられた本発明による対数変換回路２０と、出
力段に設けられた逆対数変換回路３０からなり、全体と
して線形な特性を有する可変利得回路である。

【００２６】対数変換回路２０において、トランジスタ
２１，２２は図１のバッファ３，４に相当するエミッタ
フォロワを構成しており、各々のコレクタは第１の電源
端である正の電源Ｖｃｃに接続され、各々のエミッタは
電流源１１，１５をそれぞれ介して第２の電源端である
接地端ＧＮＤに接続されている。なお、エミッタフォロ
ワに代えて演算増幅器を用いることも可能である。

【００２７】トランジスタ２１，２２のエミッタには第
１および第２の抵抗５，６の各々の一端が接続され、抵
抗５の他端と抵抗６の他端との間には、図１（ａ）と同
様にＰＮ接合素子７，８が互いに逆極性に直列に接続さ
れる。ＰＮ接合素子７，８の接続点と第１の電源端であ
る電源Ｖｃｃとの間には、図１のバイアス回路９に相当
する電流源２５が接続される。なお、電流源２５に代え
て電圧源２６を用いることも可能である。

【００２８】抵抗５，６の各々の他端には、さらにレベ
ルシフト回路２３，２４をそれぞれ介して電流源１２，
１６が接続され、レベルシフト回路２３，２４と電流源
１２，１６との接続点が対数変換回路２０の出力端子１
８，１９にそれぞれ接続される。

【００２９】対数変換回路２０の出力端子１８，１９に
は、逆対数変換回路３０の入力端子であるトランジスタ
３１，３２の各々のベースがそれぞれ接続される。トラ
ンジスタ３１，３２のエミッタは互いに結合され、共通
の電流源３３を介して接地端ＧＮＤに接続されており、
また各々のコレクタは負荷である電流源３４，３５をそ
れぞれ介して電源Ｖｃｃに接続される。そして、トラン
ジスタ３１，３２のコレクタ間から、ゲインセル回路の
出力信号Ｖｏｕｔが取り出される。

【００３０】このゲインセル回路の動作を説明すると、
入力端子１，２に印加された入力信号Ｖｉｎ（Ｖｉｎ⁺
−Ｖｉｎ^- ）は、まず対数変換回路１０で対数変換され
る。すなわち、入力端子１，２にそれぞれ印加された入
力信号Ｖｉｎ⁺ ，Ｖｉｎ^- はトランジスタ２１，２２お
よび抵抗５，６により電圧−電流変換される。この場
合、トランジスタ２１，２２のエミッタ電流はＶｉｎ
⁺ ，Ｖｉｎ^- に応じて変化し、これらの電流の変化分が
抵抗５，６をそれぞれ介して電流源１３，１７へ流れ込
む。ここで、ＰＮ接合素子７には電流源１２（レベルシ
フト回路２３）を流れる電流から、抵抗５を流れる電流
と電流源１３を流れる電流を差し引いた電流Ｉｄ１が流
れ、またＰＮ接合素子８には電流源１６（レベルシフト
回路２４）を流れる電流から、抵抗６を流れる電流と電
流源１７を流れる電流を差し引いた電流Ｉｄ２が流れる
ため、ＰＮ接合素子７，８のカソード側には次式（２）
（３）に示すように対数特性に応じた順方向電圧Ｖｄ
１，Ｖｄ２がそれぞれ発生する。

【００３１】Ｖｄ１＝α・ｅｘｐ（Ｉｄ１／Ｉｓ）（２）Ｖｄ２＝α・ｅｘｐ（Ｉｄ２／Ｉｓ）（３） α ：定数Ｉｓ：飽和電流こうしてＰＮ接合素子７，８の電流−電圧特性により対
数変換されたカソード側の電位は、レベルシフト回路２
３，２４をそれぞれ介して逆対数変換回路３０のトラン
ジスタ３１，３２のベースに印加される。レベルシフト
回路２３，２４は、対数変換回路２０の入力端子１，２
の直流電位に対して出力端子１８，１９に接続されるト
ランジスタ３１，３２のベースの直流電位を合わせる目
的で設けられている。トランジスタ３１，３２のコレク
タには、入力信号Ｖｉｎが線形変換された信号Ｖｏｕｔ
が出力される。

【００３２】ここで、逆対数変換回路３０におけるトラ
ンジスタ３１，３２のエミッタに共通に接続された電流
源３３の電流値を変化させることにより、ゲインセル回
路全体の利得、すなわちトランスコンダクタンスＧｍを
変化させることができる。このトランスコンダクタンス
Ｇｍは、電流源２５の電流をＩｑ、電流値３３の電流を
Ｉｘ、抵抗５，６の抵抗値をｒｅとすると、次式（４）
となる。Ｇｍ＝Ｉｘ／（ｒｅ・Ｉｑ）（４）このゲインセル回路における最大入力電圧範囲、すなわ
ち入力信号Ｖｉｎの最大電圧振幅範囲Ｖｉｎp-p は、図
６に示した従来の回路と同様に求められ、Ｖｉｎp-p ＝１００・ｒｅ（Ｉｏ(mA)／２６）（ｍＶ）（５）で表される。ここで、Ｉｏは電流源１１，１５の電流値
を表す。

【００３３】式（５）の中のＩｏは式（４）に含まれて
いないため、トランスコンダクタンスＧｍを設定する
際、最大入力電圧範囲Ｖｉｎp-p を考慮する必要はない
ので、Ｉｏは抵抗５，６に直流電流がほとんど流れない
ように設定することが可能である。従って、抵抗５，６
での電圧降下は主に入力信号Ｖｉｎに依存する成分のみ
となるから、ほぼ電源Ｖｃｃから接地端ＧＮＤまでの範
囲で有効に利用することができる。すなわち、入力信号
Ｖｉｎを電源電圧付近から零電位付近まで振らせること
ができる。

【００３４】図３に、第２の実施例に係る対数変換回路
を示す。この実施例の対数変換回路２０′は、図２にお
ける電流源１２，１６とレベルシフト回路２３，２４を
省略し、ＰＮ接合素子７，８の両端から直接出力端子１
８，１９に対数変換出力を取り出すようにしたものであ
る。この実施例においても、第１の実施例と基本的に同
様の効果が得られる。

【００３５】図４に、第３の実施例に係る対数変換回路
を示す。この実施例の対数変換回路４０は、図１（ｂ）
の基本構成に基づくものであり、ＰＮ接合素子７，８を
図２とは逆極性に接続し、これに伴い電流源２５のＰＮ
接合素子７，８と反対側の一端を接地端ＧＮＤに接続し
ている。また、電流源１２とレベルシフト回路２３の位
置関係、および電流源１６とレベルシフト回路２４の位
置関係も図２とは入れ替えている。この実施例において
も、電流源２５を電圧源２６に置き換えることができ
る。

【００３６】図５に、第４の実施例に係る対数変換回路
を示す。この実施例の対数変換回路５０は、図２の対数
変換回路２０に線形化回路を付加して線形動作範囲を拡
大した例である。すなわち、本実施例においてはエミッ
タ結合トランジスタ対５１，５２、電流源５３，５４，
５５が追加されている。トランジスタ５１，５２の各々
のベースは抵抗５，６の他端に接続され、トランジスタ
５１のコレクタはトランジスタ２２のエミッタに接続さ
れると共に、コレクタ負荷である電流源５４を介して電
源Ｖｃｃに接続され、トランジスタ５２のコレクタはト
ランジスタ２１のエミッタに接続されると共に、コレク
タ負荷である電流源５５を介して電源Ｖｃｃに接続され
る。また、トランジスタ５１，５２の共通エミッタ端子
は、電流源５３を介して接地端ＧＮＤに接続される。

【００３７】本実施例によれば、次のようにして線形動
作範囲が拡大される。ＰＮ接合素子７，８の順方向電圧
（ＰＮ接合素子がトランジスタの場合は、ベース・エミ
ッタ間電圧）Ｖｄ１，Ｖｄ２は、ここに流れる順方向電
流の大きさに依存し、トランジスタ２１，２２のベース
・エミッタ間電圧Ｖｂｅ１，Ｖｂｅ２も、コレクタ電流
の大きさに依存する。このため入力端子１，２に印加さ
れる入力信号Ｖｉｎの電圧に応じてトランジスタ２１，
２２のコレクタ電流が変化すると、それに伴いＶｄ１，
Ｖｄ２やＶｂｅ１，Ｖｂｅ２が変動することになるの
で、抵抗５，６における電圧−電流変換誤差が生じる。

【００３８】これに対し、本実施例ではトランジスタＱ
５，Ｑ６を用いてＱ１，Ｑ２のコレクタ電流を調整して
Ｖｂｅを操作することにより、Ｑ１，Ｑ２のＶｂｅや直
列接続されたダイオードのＶｄの電流に依存する成分を
打ち消す。こうすることによって、正確な電圧−電流変
換を行うことができる。

【００３９】図６を参照して、図５の動作をさらに詳し
く説明する。図６は、図５の対数変換回路５０の半回路
における各部の電圧、電流の関係を示している。なお、
図５における電流源１２およびレベルシフト回路２３は
省略している。また、図６には以下に説明する各動作ス
テップの番号を付している。

【００４０】(1) まず入力信号Ｖｉｎの電圧が増加し
て、トランジスタ２１のコレクタ電流がΔＩだけ増加し
たとする（Ｉ＋ΔＩ）。 (2) (1) によりトランジスタ２１のベース・エミッタ間
電圧がΔＶｂｅだけ増加する。

【００４１】(3) これに伴い、トランジスタ２１のエミ
ッタ電位はΔＶｂｅだけ理想動作の場合より下降する。 (4) ここで、トランジスタ５１，５２のｇｍがトランジ
スタ２１，２２のそれの２倍となるように電流源５３〜
５５の電流値を設定することにより、トランジスタ５２
のコレクタ電流が２（Ｉ＋ΔＩ）となるようにする。

【００４２】(5) トランジスタ２１のコレクタ電流の増
加分ΔＩは、トランジスタ５２のコレクタへ流れ込む。 (6) トランジスタ５２のコレクタ電流２（Ｉ＋ΔＩ）と
トランジスタ２１のコレクタ電流Ｉ＋ΔＩとの差分ΔＩ
は、抵抗５に流れる。

【００４３】(7) 抵抗５を流れる電流ΔＩはＰＮ接合素
子７を流れるので、ＰＮ接合素子７の順方向電圧はΔＶ
ｄだけ上昇する（Ｖｄ＋ΔＶｄ）。 (8) (7) により、トランジスタ５１のベース電位も理想
動作時に比べΔＶｄだけ下降する。一方、トランジスタ
５１とは差動的に動作するトランジスタ５２のベース電
位は逆にΔＶｄだけ上昇する。

【００４４】ここで、トランジスタ５１，５２には、
(5) 〜(8) の動作によりＰＮ接合素子７，８のカソード
側電位の変化を検出して正帰還をかけるループが働く。 (9) ΔＶｂｅ＝ΔＶｄであれば、抵抗５の両端の電位は
同じ方向にΔｂｅだけシフトするため、抵抗５にΔＶｂ
ｅによる電圧降下は生じない。すなわち、入力信号Ｖｉ
ｎの電圧変化に対する抵抗５の電圧降下の線形性が向上
する。これは抵抗６においても同様である。

【００４５】対数変換回路の動作領域の線形性は、抵抗
５，６で発生する電圧降下の線形性に依存するため、上
述の構成により線形性の改善が達成されることになる。
図１３は、図２の対数変換回路２０とこれに線形化回路
を付加した図５の対数変換回路５０の入力信号電圧−出
力電流変換特性、すなわち入力信号電圧とトランスコン
ダクタンスの関係を表す伝達特性図であり、１００が対
数変換回路２０の特性、１０１が対数変換回路５０の特
性である。但し、これらいずれの場合も端子１８，１９
に逆対数変換回路３０を接続し、トランジスタ３１，３
２のコレクタ間から出力信号を取り出した場合について
示している。（５）式で求められる入力信号電圧範囲
は、±０．５Ｖである。これに対し、線形化を施した場
合の特性１０１は±０．５Ｖを境として、この入力信号
電圧範囲内でほとんど平坦であることが分かる。

【００４６】図７に、第５の実施例に係る対数変換回路
を示す。この実施例の対数変換回路６０は、図４の対数
変換回路４０にエミッタ結合トランジスタ対５１，５２
および電流源５３，５４，５５からなる線形化回路を付
加して線形動作範囲を拡大した例である。動作原理は図
５の対数変換回路と同様であるため、詳細な説明は省略
する。

【００４７】図８に、第６の実施例に係るゲインセル回
路を示す。この実施例における対数変換回路７０は、Ｐ
Ｎ接合素子７，８がそれぞれ複数個（ｎ）の素子（ダイ
オードまたはダイオード接続されたトランジスタ）を直
列接続した場合の線形性を改善したものであり、トラン
ジスタ２１，２２のエミッタ側にｎ−１個のＰＮ接合素
子７１，７２をそれぞれ挿入し、線形性改善のためのト
ランジスタ５１，５２のエミッタ側にもｎ−１個のＰＮ
接合素子７３，７４をそれぞれ挿入している。さらに、
逆対数変換回路８０のトランジスタ３１，３２のエミッ
タ側にもｎ−１個のＰＮ接合素子８１，８２をそれぞれ
挿入している。

【００４８】ここで、ｎ個のＰＮ接合素子７，８での対
数変換がｎ乗特性を有するために、ＰＮ接合素子８１，
８２はｎ乗根変換を行ってゲインセル回路を線形化する
目的で設けられている。また、ＰＮ接合素子７１〜７４
は抵抗５，６のそれぞれの両端の直流レベルを合わせる
ために設けられている。

【００４９】図９に、第７の実施例に係る対数変換回路
を示す。この実施例の対数変換回路９０は、第１〜第６
の実施例におけるｎｐｎトランジスタ２１，２２をｐｎ
ｐトランジスタ９１，９２に置き換えたものであり、こ
れに伴いトランジスタ９１，９２とそのエミッタに接続
される電流源１１，１５との位置関係が入れ替わってい
る。基本的な動作はこれまでの実施例と同様であるた
め、説明は省略する。また、破線で示すようにレベルシ
フト回路２３，２４を挿入してもよいし、前述したよう
な線形化回路を組み合わせることも可能であることはい
うまでもない。

【００５０】図１０に、上述した各実施例で用いられる
レベルシフト回路の具体例を示す。（ａ）は直流電圧
源、（ｂ１）はダイオード、（ｂ２）は直列接続された
複数のダイオード、（ｃ）はダイオード接続したトラン
ジスタである。図１０（ｂ１）（ｂ２）の例の場合、出
力取り出し側は抵抗または電流源を介して電源Ｖｃｃま
たは接地端ＧＮＤに接続される。

【００５１】

【発明の効果】本発明によれば、入力電圧動作範囲を低
下させることなく、低い電源電圧から動作する大振幅を
扱える対数変換回路を提供することができる。また、入
力のエミッタフォロワのコレクタ電流や対数変換用ＰＮ
接合素子の電流を調整する線形化回路を付加すること
で、線形動作範囲を拡大した対数変換回路を構成するこ
とが可能である。

【図面の簡単な説明】

【図１】本発明に係る対数変換回路の基本構成図

【図２】本発明の第１の実施例に係るゲインセル回路の
構成図

【図３】本発明の第２の実施例に係る対数変換回路の構
成図

【図４】本発明の第３の実施例に係る対数変換回路の構
成図

【図５】本発明の第４の実施例に係る対数変換回路の構
成図

【図６】同実施例の動作を説明するための図

【図７】本発明の第５の実施例に係る対数変換回路の構
成図

【図８】本発明の第６の実施例に係るゲインセル回路の
構成図

【図９】本発明の第７の実施例に係る対数変換回路の構
成図

【図１０】レベルシフト回路の具体例を示す図

【図１１】従来技術によるゲインセル回路の構成図

【図１２】図１１の動作原理を説明するための等価回路
図

【図１３】対数変換回路に線形化回路を付加した場合と
付加しない場合の伝達特性を比較して示す図

【符号の説明】

１，２…第１および第２の入力端子５，６…第１および第２の抵抗７，８…第１および第２のＰＮ接合素子９…バイアス回路１０〜１７…電流源１８，１９…第１および第２の出力端子２０，２０′，４０，５０，６０，７０，９０…対数変
換回路３０，８０…逆対数変換回路５１，５２…エミッタ結合トランジスタ対１００…図２の対数変換回路の電圧−電流変換特性図１０１…図５の対数変換回路の電圧−電流変換特性図

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平５−197820（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06G 7/24 H03G 3/30

Claims

(57)【特許請求の範囲】

【請求項１】入力信号が印加される第１および第２の入
力端子と、前記第１および第２の入力端子に直接または間接的に各
々の一端がそれぞれ接続された第１および第２の抵抗
と、前記第１の抵抗の他端と前記第２の抵抗の他端との間に
互いに逆極性に直列に接続されたそれぞれ少なくとも一
つの第１および第２のＰＮ接合素子と、前記第１のＰＮ接合素子と前記第２のＰＮ接合素子との
接続点と第１の電源端との間に接続されたバイアス回路
と、前記第１の抵抗の両端および前記第２の抵抗の両端と第
１および第２の電源端との間に接続され、該第１および
第２の抵抗の両端の電位を規定するための第１および第
２の電流源手段と、前記第１および第２のＰＮ接合素子に生じた電圧を出力
信号として取り出すための第１および第２の出力端子と
を備えたことを特徴とする対数変換回路。
【請求項２】入力信号が印加される第１および第２の入
力端子と、前記第１および第２の入力端子に各々のベースがそれぞ
れ接続された第１および第２のエミッタフォロワと、前記第１および第２のエミッタフォロワのエミッタに各
々の一端がそれぞれ接続された第１および第２の抵抗
と、前記第１の抵抗の他端と前記第２の抵抗の他端との間に
互いに逆極性に直列に接続されたそれぞれ少なくとも一
つの第１および第２のＰＮ接合素子と、前記第１のＰＮ接合素子と前記第２のＰＮ接合素子との
接続点と第１の電源端との間に接続されたバイアス回路
と、前記第１の抵抗の両端および前記第２の抵抗の両端と第
１および第２の電源端との間にそれぞれ接続され、該第
１および第２の抵抗の両端の電位を規定するための第１
および第２の電流源手段と、前記第１および第２のＰＮ接合素子に生じた電圧を出力
信号として取り出すための第１および第２の出力端子
と、前記第１および第２の抵抗の各々の他端に各々のベース
がそれぞれ接続され、各々のエミッタが共通に接続さ
れ、各々のコレクタが前記第２のエミッタフォロワのエ
ミッタおよび前記第１のエミッタフォロワのエミッタに
それぞれ接続されたエミッタ結合トランジスタ対と、前記エミッタ結合トランジスタ対の共通エミッタ端子に
接続された電流源とを備えたことを特徴とする対数変換
回路。