KR0167597B1 - 대수 변환 회로 - Google Patents

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KR0167597B1
KR0167597B1 KR1019940023532A KR19940023532A KR0167597B1 KR 0167597 B1 KR0167597 B1 KR 0167597B1 KR 1019940023532 A KR1019940023532 A KR 1019940023532A KR 19940023532 A KR19940023532 A KR 19940023532A KR 0167597 B1 KR0167597 B1 KR 0167597B1
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다카시 우에노
미키오 고야마
히로시 다니모토
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사또오 후미오
가부시기가이샤 도시바
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G7/00—Volume compression or expansion in amplifiers
    • H03G7/06—Volume compression or expansion in amplifiers having semiconductor devices
    • H03G7/08—Volume compression or expansion in amplifiers having semiconductor devices incorporating negative feedback

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  • Tone Control, Compression And Expansion, Limiting Amplitude (AREA)

Abstract

본 발명의 대수 변환 회로는 전압 신호가 입력되는 제1 및 제2입력 단자와, 상기 제1 및 제2입력 단자에 각각의 일단이 접속되는 제1 및 제2저항과, 상기 제1저항의 타단과 상기 제2저항의 타단 사이에 서로 역극성으로 직렬 접속되는 제1 및 제2PN 접합 소자부와, 상기 제1 및 제2PN 접합 소자부간의 접속점과 제1전원 단자 사이에 접속된 바이어스 회로와, 상기 제1저항의 양단의 전위를 규정하기 위해 제1저항의 일단과 제1 및 제2전원 단자 사이에 접속된 제1전류원 수단과, 제1저항의 타단과 제1 및 제2전원 단자 사이에 접속된 제2전류원 수단으로 이루어진 제1 및 제2전류원 수단과, 상기 제2저항의 양단의 전위를 규정하기 위해 제2저항의 일단과 제1 및 제2전원 단자 사이에 접속된 제3전류원 수단과, 제2저항의 타단과 제1 및 제2전원 단자 사이에 접속된 제4전류원 수단으로 이루어진 제3 및 제4전류원 수단과, 상기 제1 및 제2PN 접합 소자부에서 발생되는 전압 신호를 출력시키는 제1 및 제2출력 단자를 구비하고 있다.

Description

대수 변환 회로
제1도는 종래의 게인 셀 회로(가변 이득 회로)를 나타내는 회로도.
제2도는 제1도에 도시한 회로의 동작 원리를 설명하기 위한 등가 회로도.
제3도는 본 발명에 따른 게인 셀 회로를 나타내는 기본 회로도.
제4도는 본 발명에 따른 대수 변환 회로를 나타내는 기본 회로도.
제5도는 제1도에 도시한 게인 셀 회로(가변 이득 회로)의 동작 원리를 나타내는 회로도.
제6도는 본 발명의 대수 변환 회로의 원리를 나타내는 회로도.
제7도는 본 발명의 제1실시예에 의한 대수 변환 회로를 나타내는 회로도.
제8도는 본 발명의 제2실시예에 의한 대수 변환 회로를 나타내는 회로도.
제9도는 본 발명의 제3실시예에 의한 대수 변환 회로를 나타내는 회로도.
제10도는 본 발명의 제1실시예에 따른 게인 셀 회로를 나타내는 회로도.
제11도는 본 발명의 제4실시예에 따른 대수 변환 회로를 나타내는 회로도.
제12도는 본 발명의 제5실시예에 따른 대수 변환 회로를 나타내는 회로도.
제13도는 제12도에 도시한 회로의 원리를 설명하기 위한 회로도.
제14도는 대수 변환 회로에 선형화 회로를 부가했을 경우와 부가하지 않은 경우에 전달 특성을 비교해서 나타낸 특성도.
제15도는 본 발명의 제6실시예에 따른 대수 변환 회로를 나타내는 회로도.
제16도는 본 발명의 제7실시예에 따른 대수 변환 회로를 나타내는 회로도.
제17도는 본 발명의 제8실시예에 따른 대수 변환 회로를 나타내는 회로도.
제18a도 내지 제18d도는 레벨 시프트 회로의 예를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1, 2, 101, 102 : 제1 및 제2의 입력 단자 5, 6 : 제1 및 제2의 저항
7, 8, 107 : 제1 및 제2의 PN 접합 소자 9 : 바이어스 회로
10~17 : 전류원
18, 19, 110, 111 : 제1 및 제2의 출력 단자
20, 20', 40, 50, 60, 70, 90, 100 : 대수 변환 회로
30, 80, 200 : 역 대수 변환 회로
51, 52 : 에미터 결합 트랜지스터쌍
본 발명은 낮은 전원 전압으로 구동되는 전자 기기, 예컨대 이동 통신 기기에 사용되는 대수 변환 회로에 관한 것이다.
일반적으로 대수 변환 회로는 바이폴라 트랜지스터의 베이스ㆍ에미터간 전압과 콜렉터 전류와의 관계 또는 다이오드의 순방향 전압과 전류와의 관계가 대수 관계에 있는 것을 이용하여 입력 신호를 대수 변환하는 것이다. 또한 대수 변환 회로는 그 출력측에 역 대수 변환 회로를 조합함으로써 게인 셀 회로라고 불리우는 가변 이득 회로에 때때로 사용된다.
제1도는 종래의 대수 변환 회로를 사용하는 종래의 게인 셀 회로의 구성을 나타낸다. 이 게인 셀 회로는 특개소 61-224715호에 기재된 것으로서 액티브 필터 회로의 구성 요소로서 사용되고 있는 것이다. 입력단의 대수 변환 회로는 트랜지스터(Q1, Q2, Q3, Q4)와, 디제너레이션 저항(degeneration resistor) (RE1, RE2) 및 전류원(I1)으로 구성되며, 또 출력단의 역 대수 변환 회로는 트랜지스터(Q5, Q6)와, 전류원(I2, I3, I4)으로 구성되어 있다. 대수 변환 회로에 있어서, 트랜지스터(Q1, Q2)의 베이스간에 인가되는 입력 신호 Vin(Vin+, -Vin-)는 Q1, Q2에 의해 전압-전류 변환된다. 이들 트랜지스터(Q1, Q2)의 에미터 전류는 저항(RE1, RE2)을 통해 트랜지스터(Q3, Q4)의 콜렉터에 각각 제공된다.
여기서, 다이오드 접속된 트랜지스터(Q3, Q4)의 콜렉터 전류(Ic)와 베이스 에미터간 전압(Vbe)과의 사이에는 Vbe = αㆍ1n(Ic)라는 관계가 있기 때문에 트랜지스터(Q3, Q4)로 부터는 Q3, Q4의 콜렉터 전류가 Q3, Q4의 베이스ㆍ에미터간 전압으로 대수 변환된 전압이 출력된다. 이 출력 전압은 게인 셀 회로의 출력단의 역 대수 변환 회로의 트랜지스터(Q5, Q6)의 베이스에서 수신함으로써, 트랜지스터(Q5, Q6)의 콜렉터에 입력단의 대수 변환 회로의 입력 신호(Vin)가 선형 변환된 신호가 출력된다.
제2도는 제1도에 도시한 입력단의 대수 변환 회로의 등가 회로를 도시한다. 제1도에 도시한 대수 변환 회로가 차동 동작을 하기 때문에 제2도에 도시한 등가 회로는 반회로 형식으로 나타내고 있다. 여기서 디제너레이션 저항(RE1, RE2)의 저항치를 re, 전류원(I1)의 전류를 i(mA)로 하면, 최대 입력 전압 범위, 즉 입력 신호 Vin의 최대 진폭 범위 Vin p-p는 다음 식으로 표시된다.
식 (1)에서 게인 셀 회로의 선형 동작 범위를 넓게 하기 위해서는 전류 i를 크게 하거나 또는 저항 re를 크게 취할 필요가 있다. 그러나 전류 i를 크게 하는 것은 무신호시의 소비 전력이 증가하기 때문에 바람직하지 못하다. 한편, 저항 re를 크게 하면, 저항(RE1, RE2)에서의 전압 강하가 증가하기 때문에 그만큼 전원 전압을 크게 취하지 않으면 안된다.
제1도에 도시한 대수 변환 회로에 있어서, 트랜지스터(Q1(Q2), Q3(Q4)) 및 저항(RE1(RE2))은 전원 Vcc와 접지단 GND의 사이에 직렬 접속되어 있다. 따라서 전원 전압으로서는 트랜지스터(Q1(Q2), Q3(Q4))의 베이스ㆍ에미터간 전압과, 트랜지스터(Q1(Q2), Q3(Q4))의 직류 바이어스 전류에 의한 저항(RE1(RE2))에서의 전압 강하와의 합 이상의 전압이 필요하기 때문에 저항 (RE1, RE2)에서의 전압 강하가 상술한 바와 같이 큰 것도 고려하면 저전압 동작에 적합하지 않다. 바꾸어 말하면 트랜지스터를 동작시키는데 필요한 전압에 의해 대수 변환 가능한 입력 신호의 전압 진폭 범위가 제한되어 버리기 때문에 예를 들어 이동 통신 기기와 같은 전원 전압이 낮은 전자기기에서는 입력 신호의 전압 진폭 범위를 충분히 넓게 취할 수 없다.
상술한 바와 같이 종래의 대수 변환 회로에 있어서는 전원 전압으로서는 2개의 트랜지스터의 베이스ㆍ에미터간 전압과 트랜지스터의 직류 바이어스 전류에 의한 디제너레이션 저항의 전압 강하와의 합 이상의 전압이 필요하기 때문에 저전압 동작에 적합하지 않으며, 따라서 전원 전압이 낮을 경우는 입력 신호가 넓은 전압 진폭 범위에 걸쳐서 대수 변환 동작을 할 수 없다고 하는 문제가 있었다.
본 발명은 종래의 대수 변환 회로와 비교하여 더욱 낮은 전원 전압으로 입력 신호의 넓은 전압 진폭 범위에 걸쳐서 동작하는 대수 변환 회로를 제공하는 것을 목적으로 한다.
본 발명의 목적은 전압 신호가 입력되는 제1 및 제2입력 단자와; 상기 제1 및 제2입력 단자에 입력되는 전압 신호를 전류 신호로 변환하는 제1 및 제2전압/전류 변환 수단과; 상기 제1 및 제2전압/전류 변환 수단으로부터 얻어지는 전류 신호의 차가 흐를 수 있도록 상기 제1 및 제2전압/전류 변환 수단 사이에 접속되고, 서로 역극성으로 직렬 접속된 제1 및 제2PN 접합 소자를 포함하는 대수 소자부와; 상기 대수 소자부의 양단부에서 발생되는 전압 신호를 출력시키는 제1 및 제2출력 단자를 구비한 대수 변환 회로에 의해 달성될 수 있다.
상기 대수 변환 회로에 있어서, 제1 및 제2전압/전류 변환 수단으로부터 얻어지는 전류 신호의 차는 대수 소자부(log element section)를 통해 흐른다. 전류 신호의 차에 대응하는 전압은 제1 및 제2출력 단자를 통해 얻어진다.
본 발명의 목적은 전압 신호가 입력되는 제1 및 제2입력 단자와; 상기 제1 및 제2입력 단자에 각각의 일단이 접속된 제1 및 제2저항과; 상기 제1저항의 타단과 상기 제2저항의 타단 사이에 서로 역극성으로 직렬 접속된 제1 및 제2PN 접합 소자부와; 제1 및 제2PN 접합 소자부간의 접속점과 제1전원 단자 사이에 접속된 바이어스 회로와; 제1저항의 양단의 전위를 규정하기 위해, 제1저항의 일단과 제1 및 제2전원 단자 사이에 접속되는 제1전류원 수단과, 제1저항의 타단과 제1 및 제2전원 단자 사이에 접속되는 제2전류원 수단으로 이루어진 제1 및 제2전류원 수단과; 제2저항의 양단의 전위를 규정하기 위해, 제2저항의 일단과 제1 및 제2전원 단자 사이에 접속되는 제3전류원 수단과, 제2저항의 타단과 제1 및 제2전원 단자 사이에 접속되는 제4전류원 수단으로 이루어진 제3 및 제4전류원 수단과; 상기 제1 및 제2PN 접합 소자부에서 발생되는 전압 신호를 출력시키는 제1 및 제2출력 단자를 구비한 대수 변환 회로에 의해서도 또한 달성될 수 있다.
또한, 본 발명의 목적은 전압 신호가 입력되는 제1 및 제2입력 단자와; 상기 제1 및 제2입력 단자에 각각의 베이스가 접속된 제1 및 제2에미터 폴로워와; 상기 제1 및 제2에미터 폴로워의 에미터에 각각의 일단이 접속된 제1 및 제2저항과; 상기 제1저항의 타단과 상기 제2저항의 타단 사이에 서로 역극성으로 직렬 접속된 제1 및 제2PN 접합 소자부와; 제1 및 제2PN 접합 소자부 간의 접속점과 제1전원 단자 사이에 접속된 바이어스 회로와; 제1저항의 양단의 전위를 규정하기 위해, 제1저항의 일단과 제1 및 제2전원 단자 사이에 접속되는 제1전류원 수단과, 제1저항의 타단과 제1 및 제2전원 단자 사이에 접속되는 제2전류원 수단으로 이루어진 제1 및 제2전류원 수단과; 제2저항의 양단의 전위를 규정하기 위해, 제2저항의 일단과 제1 및 제2전원 단자 사이에 접속되는 제3전류원 수단과, 제2저항의 타단과 제1 및 제2전원 단자 사이에 접속되는 제4전류원 수단으로 이루어진 제3 및 제4전류원 수단과; 상기 제1 및 제2PN 접합 소자부에서 발생되는 전압 신호를 출력시키는 제1 및 제2출력 단자와; 상기 제1 및 제2저항의 각각의 타단에 각각의 베이스가 접속되고, 공통 에미터 단자를 형성하기 위해 각각의 에미터가 접속되며, 각각의 콜렉터가 상기 제2에미터 폴로워의 에미터와 상기 제1에미터 폴로워의 에미터에 각각 접속된 에미터 결합 트랜지스터 쌍과; 상기 에미터 결합 트랜지스터 쌍의 공통 에미터 단자에 접속된 전류원을 구비한 대수 변환 회로에 의해 달성될 수 있다.
상기 대수 변환 회로는 다음과 같이 동작한다. 제1 및 제2의 입력 단자간에 인가된 입력 신호는 직접 또는 제1 및 제2의 에미터 폴로워를 통해 제1 및 제2의 저항에 인가된다. 입력된 신호들은 제1 및 제2의 저항에 의해 전압-전류 변환된 다음, 제1 및 제2의 PN 접합 소자에 의해 대수 변환된다. 그 결과, 입력 신호를 대수 변환함으로써 얻어지는 출력 신호는 제1 및 제2출력 단자를 통해 출력된다.
대수 변환 회로에 있어서, PN 접합 소자를 위한 바이어스 회로에서의 전압 강하와, 제1의 저항 또는 제2의 저항에서의 전압 강하 및 제1의 전류원 수단 또는 제2의 전류원 수단으로의 전압 강하가 제1 및 제2전류원 단자 사이에 직렬로 들어 가기 때문에, 제1의 전원단과 제2의 전원단간의 전압차는 이들 3개의 전압 강하의 합 이상의 전압이 필요하다.
본 발명에 따르면 제1 및 제2의 전류원 수단은 제1 및 제2의 저항을 통해 직류 전류, 즉 입력 신호에 의존하지 않는 전류를 적게 흐르도록 동작한다. 이들 제1 및 제2의 저항에서의 전압 강하를 낮은 값으로 규정함으로써 필요한 전원 전압은 작아진다. 즉, 대수 변환 회로는 종래의 회로보다 저전압으로 동작시킬 수 있게 되고, 또 전원 전압이 같으면 종래의 회로와 비교하여 입력 신호의 더욱 넓은 전압 진폭 범위에 걸쳐서 대수 변환 동작을 할 수 있다.
또한 제1 및 제2의 에미터 폴로워의 에미터와 교차하도록 베이스가 접속된 에미터 결합 트랜지스터쌍을 부가하면, 에미터 폴로워의 트랜지스터의 베이스ㆍ에미터간 전압이나 PN 접합 소자의 순방향 전압의 전류 의존성은 제거될 수 있다. 제1 및 제2의 저항은 보다 정확한 전압-전류 변환이 행해지고, 결과적으로 대수 변환 정밀도가 향상된다.
본 발명의 추가의 목적 및 장점은 후술하겠지만, 본 발명의 실시예를 통하여 명확히 이해할 수 있을 것이다. 또한 본 발명의 목적 및 장점은 첨부한 특허 청구의 범위에 기재한 수단 및 그들의 조합에 의해 실현되고 달성될 수 있다.
이하, 본 발명의 실시예에 대해 도면에 의거하여 설명한다. 제3도에서는 본 발명에 의한 실시예의 대수 변환 회로의 기본 회로도를 나타낸다. 제3도에 도시한 바와 같이, 대수 변환 회로(100)는 제1 및 제2입력 단자 (101, 102)와, 제1 및 제2버퍼(103, 104)와, 제1 및 제2디제너레이션 저항(105, 106)과, PN 접합 소자(107)와, 후 처리기(108)와, 바이어스 제어기(109) 및 제1과 제2출력 단자(110, 111)를 구비한다.
상기 회로에서, 전압 신호는 제1 및 제2입력 단자(101, 102)에 입력된다. 제1 및 제2버퍼(103, 104)는 제1 및 제2입력 단자(101, 102)에 입력되는 전압 신호의 임피던스를 변환시킨다.
제1 및 제2디제너레이션 저항(105, 106)은 제1 및 제2버퍼(103, 104)로부터 출력되는 전압 신호를 전류 신호로 변환시킨다. 제1 및 제2디제너레이션 저항(105, 106)은 PN 접합 소자(107)에 접속되어서, 저항(105, 106)으로부터 출력되는 전류 신호의 차가 PN 접합 소자를 통하여 흐르게 된다.
PN 접합 소자(107)는 서로 역극성으로 직렬 접속된 제1 및 제2PN 접합 소자(107A, 107B)를 포함한다. 제1 및 제2디제너레이션 저항(105, 106)으로부터 출력되는 전류 신호의 차는 PN 접합 소자(107)로 흐른다. 각각의 제1 및 제2PN 접합 소자(107A, 107B)는 다이오드 소자이거나 혹은, 다이오드 또는 복수개의 다이오드, 또는 트랜지스터 또는 복수개의 트랜지스터로 구성된 다이오드 접속된 트랜지스터를 사용할 수도 있다.
후처리기(108)는 PN 접합 소자(107)로부터의 출력을 후처리한다. 즉, 후처리기(108)는 선형화 회로 및/또는 레벨 시프트 회로이다. 선형화 회로는 PN 접합 소자(107)로부터의 출력의 선형 동작 범위(출력 전압)를 확장한다. 레벨 시프트 회로는 제1 및 제2입력 단자(101, 102)에 입력되는 전압 신호의 직류 전위에 대응하여 제1 및 제2출력 단자(110, 111)를 통하여 출력되는 전압 신호의 직류 전위를 이동시킨다. 통상적으로 레벨 시프트 회로는 제1 및 제2출력 단자(110, 111)를 통하여 출력되는 전압 신호의 직류 전위가 제1 및 제2입력 단자(101, 102)에 입력되는 전압 신호의 전류 전위와 일치하도록 동작한다.
바이어스 제어기(109)는 적어도 제1 및 제2디제너레이션 저항(105, 106)과, PN 접합 소자(107)를 포함하는 회로에 필요한 전류 및/또는 전압 바이어스를 인가한다. PN 접합 소자(107)의 양단자에서 발생되는 전압 신호는 제1 및 제2출력 단자(110, 111)를 통하여 출력된다.
또한 제4도에 도시한 바와 같이, 게인 셀 회로(가변 이득 회로)(300)는 상술한 대수 변환 회로(100)와, 그 대수 변환 회로(100)의 대수 출력(제1 및 제2출력 단자를 통하여 출력되는 전압 신호)을 역대수 변환시키는 역대수 변환 회로(200)로 구성된다. 게인 셀 회로(가변 이득 회로)(300)는 통신 기기, TV 또는 VCR과 같은 전자 기기에 사용하는 액티브 필터로서 사용된다. 본 발명의 대수 변환 회로(100)를 갖는 게인 셀 회로(가변 이득 회로)(300)는 낮은 전원 전압으로도 동작될 수 있기 때문에 휴대폰과 같은 이동 통신 기기의 액티브 필터에 응용 가능하다.
본 발명의 원리는 종래 기술과 비교하여 제5도 및 제6도를 참조하여 기재할 것이다.
제5도에 도시한 종래의 대수 변환 회로는 전원 Vcc와 접지 사이에 접속된 제1 및 제2직렬 회로를 구비한다. 제1직렬 회로는 에미터 폴로워(Q11), 디제너레이션 저항(RE11) 및 PN 접합 소자(Q13)를 포함한다. 제2직렬 회로는 에미터 폴로워(Q12), 디제너레이션 저항(RE12) 및 PN 접합 소자(Q14)를 포함한다. 전류원(CS1)은 제1 및 제2직렬 회로와 접지 사이에 삽입되어 있다.
이 종래 회로에 있어서, 대수 출력은 제1 및 제2직렬 회로에 제공되는 출력단자 Vout으로부터 얻게 된다. 즉, 제5도에 도시한 종래의 대수 변환 회로는 제1 및 제2직렬 회로의 디제너레이션 저항(RE11, RE12)을 통해 흐르는 전류값에 대응하는 전압값을 대수 변환함으로써 얻어지는 전압값을 대수 출력으로서 출력한다. 종래의 대수 변환 회로에 있어서, 제1 및 제2직렬 회로의 전압 강하는 VCB+ VBE+ REㆍIP+ VBE+ VCE이다. 대수 변환 회로를 정상적으로 동작시키는데 필요한 최소 입력 전압 Vmin은 다음과 같이 나타낸다.
반대로 제6도에 도시한 본 발명의 대수 변환 회로에 있어서, 입력 신호를 수신하는 에미터 폴로워(Q21,Q22)는 전원 Vcc와 전원(CS3, CS6)을 통한 접지 사이에 각각 접속된다. 역극성으로 직렬 접속된 제1 및 제2PN 접합 소자 (Q23, Q24)는 전원 Vcc와 접지 사이에 접속된다. 전류원(CS2)은 전원과 제1 및 제2PN 접합 소자(Q23, Q24) 사이에 삽입된다. 전류원(CS4, CS5)은 제1 및 제2PN 접합 소자(Q23, Q24)와 접지 사이에 각각 삽입된다. 에미터 폴로워(Q21, Q22)는 디제너레이션 저항(RE21, RE22)을 통해 제1 및 제2PN 접합 소자(Q23, Q24)에 각각 접속된다. 이러한 구조를 갖는 에미터 폴로워(Q21, Q22)로부터의 출력은 디제너레이션 저항(RE21, RE22)에 의하여 전류 신호로 변환된다. 따라서, 디제너레이션 저항(RE21, RE22)을 통해 흐르는 전류 신호의 차에 대응하는 전압 신호는 제1 및 제2PN 접합 소자(Q23, Q24)에 접속되는 제1 및 제2출력 단자 Vout를 통해 출력된다.
본 발명의 회로에 있어서, 대수 출력은 제1 및 제2PN 접합 소자 (Q23, Q24)에 접속된 출력 단자 Vout를 통해 얻어진다. 즉, 제6도에 도시한 대수 변환 회로는 디제너레이션 저항(RE21, RE22)을 통해 흐르는 전류 신호의 차에 대응하는 전압 값을 대수 변환함으로써 얻어지는 전압 값을 대수 변환 출력으로서 출력한다. 본 발명의 회로에 있어서, 제1 또는 제2입력 단자와 제1 또는 제2출력 단자를 결합하는 회로의 전압 강하는 VCB+ VBE+ REㆍIP+ VBE+ VCE이다. 제6도에 도시한 대수 변환 회로를 정상적으로 동작시키는데 필요한 최소 입력 전압 Vmin은 VBE+ VCE이다.
상술한 바와 같이, 정상 동작을 위해 필요한 최소 입력 전압 Vmin은 종래 회로의 전압과 비교하여 감소될 수 있다. 따라서, 본 발명의 대수 변환 회로를 갖는 게인 셀 회로(가변 이득 회로)는 낮은 전원 전압으로도 동작될 수 있기 때문에 휴대폰과 같은 이동 통신 기기에 사용하는 액티브 필터에 적용 가능하다.
본 발명의 대수 변환 회로 및 게인 셀 회로(가변 이득 회로)의 바람직한 실시예는 제7도 내지 제18도를 참조하여 상세히 개시할 것이다.
제7도 및 제8도는 본 발명의 대수 변환 회로의 제1 및 제2실시예를 각각 나타내는 회로도이다. 본 실시예에서 제1 및 제2의 입력 단자(1, 2)는 에미터 폴로워로 이루어진 버퍼(3, 4)를 통해 제1 및 제2의 저항 (5, 6)의 일단에 각각 접속된다. 이들 저항(5, 6)은 디제너레이션 저항으로서 사용된다. 저항(5)의 타단과 저항(6)의 타단과의 사이에는 제1 및 제2의 PN 접합 소자(7, 8)가 서로 역극성으로 직렬 접속된다. 즉, 제7도의 실시예에서는 PN 접합 소자(7, 8)의 캐소드측이 저항(5, 6)의 각각의 타단에 접속되고, 애노드측이 서로 접속된다. 제8도의 실시예에서는 반대로 PN 접합 소자(7, 8)의 애노드측이 각 저항(5, 6)의 타단에 접속되고, 캐소드측은 서로 접속된다.
PN 접합 소자(7, 8)는 제7도 및 제8도의 실시예에서는 각각 복수개의 다이오드를 직렬로 접속하고 있지만, 각각은 1개의 다이오드로 대체될 수 있다. 또 각 PN 접합 소자(7, 8)로서는 콜렉터와 베이스가 접속된 이른바 다이오드 접속된 트랜지스터를 사용해도 된다.
PN 접합 소자(7, 8)의 접속점과 제1의 전원단인 전원 Vcc와의 사이에는 이들 PN 접합 소자(7, 8)에 순방향 바이어스를 인가하기 위한 바이어스 회로(9)가 접속된다. 이 바이어스 회로(9)로서는 전류원 또는 전압원을 사용할 수 있다.
저항(5)의 일단은 전류원(10, 11)의 일단에 접속되고, 저항(5)의 타단은 전류원(12, 13)의 일단에 접속된다. 마찬가지로 저항(6)의 일단은 마찬가지로 전류원(14, 15)의 일단에 접속되고, 이 저항의 타단은 전류원(16, 17)의 일단에 접속된다. 전류원(10, 12, 14, 16)의 타단은 전원 Vcc에 접속되고, 전류원(11, 13, 15, 17)의 각 타단은 제2의 전원단인 접지단 GND에 접속된다. 이들 전류원(10~17)은 저항(5, 6)의 전압 강하, 즉 저항 양단의 전위를 결정하기 위해 사용된다. 그리고, 전류원(11)은 반드시 필요한 것은 아니며, 후술하는 바와 같이 선형화 회로를 부가한 경우 필요해지는 것이다.
출력 단자(18)는 PN 접합 소자(7)와 저항(5)의 타단 사이의 노드에 접속되고, 출력 단자(19)는 PN 접합 소자(8)와 저항(6)의 타단 사이의 노드에 접속된다. 입력 단자(1, 2)에 인가되는 입력 신호를 대수 변환함으로써 얻어지는 출력 신호는 출력 단자(18, 19)를 통해 출력된다. 그리고 각 PN 접합 소자(7, 8)가 복수개의 다이오드(또는 다이오드 접속된 트랜지스터)를 직렬 접속하여 구성될 경우, 그 다이오드들 간의 노드를 출력 단자(18, 19)에 접속해도 된다.
다음으로 제7도의 대수 변환 회로의 동작을 설명한다. 입력 단자(1, 2)에 각각 Vin+, Vin-라는 입력 신호가 인가되면 이들 버퍼(3, 4)를 통해 저항(5, 6)의 일단에 인가된다. 결과적으로 Vin+, Vin-에 비례하는 전류가 저항(5, 6)을 통해 흐른다. 즉, 입력 신호는 저항(5, 6)에 의해 전압~전류 변환된다. 저항(5, 6)의 양단에는 전류원(10~13) 및 전류원(14~17)이 각각 접속되어 있기 때문에 PN 접합 소자(7, 8)에는 저항(5, 6)을 통해 흐르는 전류의 차가 흐른다. PN 접합 소자(7, 8)의 전압-전류 특성은 대수 특성이기 때문에 출력 단자(18, 19)에는 PN 접합 소자(7, 8)에 흐르는 전류를 대수 변환시켜 획득된 전압이 발생한다. 즉 입력 신호(Vin+, -Vin-)를 대수 변환시켜 획득된 출력 신호는 출력 단자(18, 19)를 통해 출력된다.
이 경우, 전류원(10~17)의 전류를 적당히 선정하는 것으로 저항(5, 6)의 DC 전압 강하는 비교적 낮은 일정치로 규정되므로, 입력 신호 Vin의 전압 진폭 범위가 같으면 전원 Vcc의 필요한 전압은 낮아진다. 또 전원 Vcc의 전압이 같으면 저항(5, 6)의 전압 강하가 낮아진 것만큼 입력 신호 Vin의 전압 진폭 범위를 크게 할 수 있다.
또, 이 대수 변환 회로를 후술하는 것처럼 역 대수 변환 회로와 조합하여 게인 셀 회로를 구성할 경우, PN 접합 소자(7, 8)로서 각각 복수의 다이오드를 직렬 접속하는 것으로 출력 신호에 포함되는 잡음 레벨을 억제할 수도 있다. 즉, PN 접합 소자(7, 8)에 있어서 입력 신호를 대수 변환(압축)할 때 PN 접합 소자(7, 8) 자신에서 발생하는 잡음 성분이 신호 성분에 그대로 중첩된다. 이 대수 압축된 신호를 역 대수 변환(신장)할 때, 신호 성분에 중첩된 잡음 성분이 함께 신장되기 때문에 결과적으로 출력 신호의 S/N 비율을 저하시킨다. 이것에 대해 PN 접합 소자(7, 8)를 복수의 다이오드를 직렬 접속해서 구성하면, 대수 변환에 있어서의 압축비가 작아져서 그만큼 역 대수 변환에 있어서의 신장비도 작아도 되기 때문에 잡음 레벨이 저감된다. 따라서 S/N 비율의 양호한 출력 신호가 얻어진다.
제8도는 PN 접합 소자(7, 8)를 제7도와는 역극성으로 하여 직렬 접속했을 경우이며, 기본 동작은 PN 접합 소자(7, 8)에 흐르는 전류의 방향이 제7도의 경우와 역으로 되는 것 이외에는 변화하지 않으므로 상세한 동작 설명은 생략한다.
다음에 본 발명의 더욱 구체적인 실시예에 대해 설명한다.
제9도는 본 발명의 제3실시예에 따른 대수 변환 회로를 나타낸다. 제10도는 제7도에 도시한 기본 회로에 기초한 대수 변환을 사용하는 본 발명의 제1실시예에 따른 게인 셀 회로를 나타낸다. 제3실시예의 대수 변환 회로(20)에 있어서, 전류원(12, 16) 및 레벨 시프트 회로(23, 24)는 제10도의 회로에서 생략되었다. 따라서, 대수 변환 출력은 PN 접합 소자(7, 8)의 일단으로부터 출력 단자(18, 19)로 직접 출력된다. 제10도에 도시한 대수 변환 회로(20')는 레벨 시프트 회로(23, 24)의 존재만으로도 제9도에 도시한 대수 변환 회로(20)와는 상이하다. 따라서 제10도에 도시한 대수 변환 회로(20')의 설명만 이하에 기술하고, 대수 변환 회로(20)의 설명은 생략한다. 레벨 시프트 회로(23, 24)는 출력 단자(18, 19)에 접속되는 트랜지스터(31, 32)의 베이스의 직류 전위가 대수 변환 회로(20')의 입력 단자(1, 2)의 직류 전위와 일치시키기 위해 제공된다.
제10도에서, 제7도에 도시한 것과 대응하는 구성 요소에는 제7도에 사용하는 동일한 참조 부호로 나타낸다. 제10도는 입력단에 설치된 본 발명에 의한 대수 변환 회로(20')와, 출력단에 설치된 역 대수 변환 회로(30)를 포함하는 게인 셀 회로를 도시하고 있다. 이 게인 셀 회로는 전체로서 선형의 특성을 갖는다. 제10도에 도시된 대수 변환 회로(20')에 있어서, 트랜지스터(21, 22)는 제7도의 버퍼(3, 4)에 해당하는 에미터 폴로워를 구성하고 있고, 각각의 콜렉터는 제1의 전원단인 플러스의 전원 Vcc에 접속되고, 각각의 에미터는 전류원(11, 15)을 각각 통해 제2의 전원단인 접지단 GND에 접속된다. 그리고 에미터 폴로워 대신 연산 증폭기를 사용할 수도 있다.
트랜지스터(21, 22)의 에미터에는 제1 및 제2의 저항(5, 6)의 각각의 일단이 접속되고, 저항(5)의 타단과 저항(6)의 타단과의 사이에는 PN 접합 소자(7, 8)가 서로 역극성으로 직렬로 접속된다. PN 접합 소자(7, 8)의 접속점과 제1의 전원단인 전원 Vcc와의 사이에는 제7도의 바이어스 회로(9)에 해당하는 전류원(25)이 접속된다. 그리고 전류원(25) 대신 전압원(26)을 사용할 수도 있다.
저항(5, 6)의 각각의 타단에는 또한 레벨 시프트 회로(23, 24)를 각각 통해서 전류원(12, 16)이 접속되고, 레벨 시프트 회로(23, 24)와 전류원(12, 16)과의 접속점이 대수 변환 회로(20')의 출력 단자(18, 19)에 각각 접속된다.
대수 변환 회로(20')의 출력 단자(18, 19)에는 역 대수 변환 회로(30)의 입력 단자인 트랜지스터(31, 32)의 각 베이스가 각각 접속된다. 트랜지스터 (31, 32)의 에미터는 서로 결합되고, 공통의 전류원(33)을 통해 접지단 GND에 접속되어 있고, 또 각각의 콜렉터는 부하인 전류원(34, 35)을 통해서 각각 전원 Vcc에 접속된다. 그리고 트랜지스터(31, 32)의 콜렉터간에서 게인 셀 회로의 출력 신호 Vout 가 출력된다.
이 게인 셀 회로의 동작을 설명하면, 입력 단자(1, 2)에 인가된 입력 신호 Vin(Vin+, -Vin-)는 먼저 대수 변환 회로(20')에서 대수 변환된다. 즉, 입력 단자(1, 2)에 각각 인가된 입력 신호 Vin+, Vin-는 트랜지스터(21, 22)의 저항(5, 6)에 의해 전압-전류 변환된다. 이 경우, 트랜지스터(21, 22)의 에미터 전류는 Vin+, Vin-에 따라 변화하고, 이들의 전류의 변화분이 저항(5, 6)을 각각 통해서 전류원(13, 17)에 흘러 들어간다. 여기서 PN 접합 소자(7)에는 전류원(12)(레벨 시프트 회로(23))을 흐르는 전류에서 저항(5)을 흐르는 전류와 전류원(13)을 흐르는 전류를 뺀 전류(Id1)가 흐르며, 또 PN 접합 소자(8)에는 전류원(16)(레벨 시프트 회로(24))을 흐르는 전류에서, 저항(6)을 흐르는 전류와 전류원(17)을 흐르는 전류를 뺀 전류(Id2)가 흐르기 때문에, PN 접합 소자(7, 8)의 캐소드측에는 대수 특성에 따른 순방향 전압(Vd1, Vd2)이 각각 발생한다.
이렇게 해서 PN 접합 소자(7, 8)의 전류-전압 특성에 의해 대수 변환된 캐소드측의 전위는 레벨 시프트 회로(23, 24)를 각각 통해 역 대수 변환 회로(30)의 트랜지스터(31, 32)의 베이스에 인가된다. 레벨 시프트 회로(23, 24)는 대수 변환 회로(20')의 입력 단자(1, 2)의 직류 전위에 대해 출력 단자(18, 19)에 접속되는 트랜지스터(31, 32)의 베이스의 직류 전위를 맞추는 목적으로 설치되어 있다. 트랜지스터(31, 32)의 콜렉터에는 입력 신호 Vin이 선형 변환된 출력 신호 Vout가 출력된다.
여기서 역 대수 변환 회로(30)에 있어서의 트랜지스터(31, 32)의 에미터에 공통으로 접속된 전류원(33)의 전류치를 변화시킴으로써 게인 셀 회로 전체의 이득, 즉 트랜스 콘덕턴스 Gm을 변화시킬 수 있다. 이 트랜스 콘덕턴스 Gm은 전류원(25)의 전류를 Iq, 전류원(33)의 전류를 Ix, 저항(5, 6)의 저항치를 re로 하면 다음 식(4)로 된다.
이 게인 셀 회로에 있어서의 최대 입력 전압 범위, 즉 입력 신호 Vin의 최대 전압 진폭 범위 Vinp-p는 다음식과 같이 제1도에 도시한 종래의 회로와 같이 나타낸다.
여기서 Io는 전류원(11, 15)의 전류치를 표시한다.
식 (5)중의 Io는 식(4)에 포함되어 있지 않기 때문에 트랜스 콘덕턴스 Gm를 설정할 때, 최대 입력 전압 범위 Vin p-p를 고려할 필요는 없으므로, 전류원(11, 15)의 전류치 Io는 저항(5, 6)에 직류 전류가 거의 흐르지 않게 설정할 수 있다. 따라서, 저항(5, 6)에서의 전압 강하는 주로 입력 신호 Vin에 의존하는 성분만으로 되므로, 대략 전원 Vcc에서 접지단 GND까지의 범위에서 게인 셀 회로를 정상적으로 동작시키기 위해 이용할 수 있다.
제11도는 본 발명의 제4실시예에 따른 대수 변환 회로를 나타낸다. 이 실시예의 대수 변환 회로(40)는 제8도의 기본 구성에 의거한 것이며, PN 접합 소자(7, 8)를 제10도와는 역극성으로 접속하고, 이것에 수반하여 전류원(25)의 PN 접합 소자(7, 8)와 반대측의 일단을 접지단 GND에 접속하고 있다. 또 전류원(12)과 레벨 시프트 회로(23)의 위치 관계 및 전류원(16)과 레벨 시프트 회로(24)의 위치 관계도 제10도와는 바뀌고 있다. 이 실시예에 있어서도 전류원(25)을 전압원(26)으로 치환할 수 있다.
제12도는 본 발명의 제5실시예에 의한 대수 변환 회로를 도시한다. 이 실시예의 대수 변환 회로(50)는 제10도의 대수 변환 회로(20)에 선형화 회로를 부가하여 선형 동작 범위를 확대한 예이다. 즉, 본 실시예에 있어서는 에미터 결합 트랜지스터쌍(51, 52)과 전류원(53, 54, 55)이 추가되어 있다. 트랜지스터 (51, 52)의 각각의 베이스는 저항(5, 6)의 타단에 접속되고, 트랜지스터(51)의 콜렉터는 트랜지스터(22)의 에미터에 접속되는 동시에 콜렉터 부하인 전류원(54)을 통해 전원 Vcc에 접속되고, 트랜지스터(52)의 콜렉터는 트랜지스터 (21)의 에미터에 접속되는 동시에 콜렉터 부하인 전류원(55)을 통해 전원 Vcc에 접속된다. 또 트랜지스터(51,52)의 공통 에미터 단자는 전류원(53)을 통해 접지단 GND에 접속된다.
본 실시예에 의하면 다음과 같이 해서 선형 동작 범위가 확대된다.
PN 접합 소자(7, 8)의 순방향 전압(PN 접합 소자가 트랜지스터일 경우는 베이스 에미터간 전압)(Vd1, Vd2)은 이곳에 흐르는 순방향 전류의 크기에 의존하고, 트랜지스터(21, 22)의 베이스 에미터간 전압(Vbe1, Vbe2)도 콜렉터 전류의 크기에 의존한다. 이 때문에 입력 단자(1, 2)에 인가되는 입력 신호 Vin(Vin+, -Vin-)의 전압에 따라 트랜지스터(21, 22)의 콜렉터 전류가 변화하면, 그것에 수반해서 Vd1, Vd2나 Vbe1, Vbe2가 변경되게 되므로, 저항(5, 6)에 있어서의 전압-전류 변환 오차가 생긴다.
그러나, 본 실시예에 있어서, 트랜지스터(51, 52)의 콜렉터 전류가 Vbe1 및 Vbe2를 제어하기 위해 트랜지스터(21, 22)를 조정함으로써, 트랜지스터(51, 52)의 Vbe1 및 Vbe2와 직렬 접속된 PN 접합 소자(7, 8)의 Vd1 및 Vd2의 전류에 의존하는 성분은 상쇄된다. 따라서, 정확한 전압-전류 변환은 실행될 수 있다.
제12도에 도시한 회로의 동작은 제13도를 참조하여 더욱 상세히 설명한다. 제13도는 제12도의 대수 변환 회로(50)의 반회로에 있어서의 각 부의 전압, 전류의 관계를 나타내고 있다. 또한 제13도에는 제12도에 있어서의 전류원(12) 및 레벨 시프트 회로(23)는 생략하고 있다. 또, 제13도에는 다음에 설명하는 각 동작 스텝의 번호를 붙이고 있다.
(1) 먼저 입력 신호 Vin의 전압이 증가하여 트랜지스터(21)의 콜렉터 전류가 △I 만큼 증가했다고 하자(I+△I).
(2) (1)에 의해 트랜지스터(21)의 베이스 에미터간 전압이 △Vbe만큼 증가한다.
(3) 이것에 수반하여 트랜지스터(21)의 에미터 전위는 △Vbe만큼 이상 동작의 경우에서 하강한다.
(4) 여기서 트랜지스터(51, 52)의 트랜스 콘덕턴스 Gm이 트랜지스터(21, 22)의 그것의 2 배로 되도록 전류원(53~55)의 전류치를 설정함으로써 트랜지스터(52)의 콜렉터 전류가 2(Io+△I)로 설정된다.
(5) 트랜지스터(21)의 콜렉터 전류의 증가분 △I은 트랜지스터(52)의 콜렉터에 흘러들어간다.
(6) 트랜지스터(52)의 콜렉터 전류 2(Io+△I)와 트랜지스터(21)의 콜렉터 전류 I+△I와의 차분 △I는 저항(5)에 흐른다.
(7) 저항(5)을 흐르는 전류 △I는 PN 접합 소자(7)를 흐르므로, PN 접합 소자(7)의 순방향 전압은 △Vd만큼 상승한다(Vd+△Vd).
(8) (7)에 의해 트랜지스터(51)의 베이스 전위도 이상 동작시에 비해 △Vd만큼 하강한다. 한편, 트랜지스터(51)와는 차동적으로 동작하는 트랜지스터(52)의 베이스 전위는 반대로 △Vd만큼 상승한다.
여기서, 트랜지스터(51,52)에는 (5)~(8)의 동작에 의해 PN 접합 소자(7, 8)의 캐소드측 전위의 변화를 검출하여 정귀환을 거는 루프가 작용한다.
(9) △Vbe = △Vd 이면 저항(5)의 양단의 전위는 같은 방향으로 △Vbe만큼 시프트하기 때문에 저항(5)에 △Vbe에 의한 전압 강하는 생기지 않는다. 즉, 입력 신호 Vin의 전압 변화에 대한 저항(5)의 전압 강하의 선형성이 향상한다. 이것은 저항(6)에 있어서도 마찬가지이다.
대수 변환 회로의 동작 영역의 선형성은 저항(5, 6)에서 발생하는 전압 강하의 선형성에 의존하므로, 상술한 구성에 의해 선형성의 개선이 달성되게 된다.
제14도는 제10도의 대수 변환 회로(20')와 이것에 선형화 회로를 부가한 제12도의 대수 변환 회로(50)의 입력 신호 전압 - 출력 전류 변환 특성, 즉 입력 신호 전압과 트랜스 콘덕턴스의 관계를 나타내는 전달 특성도이며, 100이 대수 변환 회로(20)의 특성, 101이 대수 변환 회로(50)의 특성이다. 단, 이들 어느 경우도 단자(18, 19)에 역 대수 변환 회로(30)를 접속하고, 트랜지스터 (31, 32)의 콜렉터간에서 출력 신호를 출력시킬 경우에 대해 나타내고 있다. (5)식에서 구해지는 입력 신호 전압 범위는 ±0.5V이다. 이것에 대해 선형화를 실시했을 경우의 특성(101)은 ±0.5V를 경계로 하여 이 입력 신호 전압 범위내에서 거의 평탄한 것을 알 수 있다.
제15도는 본 발명의 제6실시예에 따른 대수 변환 회로를 나타낸다. 이 실시예의 대수 변환 회로(60)는 제11도의 대수 변환 회로(40)에 에미터 결합 트랜지스터쌍(51, 52) 및 전류원(53, 54, 54)으로 이루어진 선형화 회로를 부가하여 선형 동작 범위를 확대한 예이다. 동작 원리는 제11도의 대수 변환 회로와 같으므로 상세한 설명은 생략한다.
제16도는 본 발명의 제7실시예에 의한 게인 셀 회로를 나타낸다. 이 실시예에 있어서의 대수 변환 회로(70)는 PN 접합 소자(7,8)가 각각 복수개(n)의 소자(다이오드 또는 다이오드 접속된 트랜지스터)를 직렬 접속했을 경우의 선형성을 개선한 것이며, 트랜지스터(21, 22)의 에미터측에 n-1개의 PN 접합 소자(71, 72)를 각각 삽입하고, 선형성 개선을 위해 트랜지스터(51, 52)의 에미터측에도 n-1개의 PN 접합 소자(73, 74)를 각각 삽입하고 있다. 또한 역 대수 변환 회로(80)의 트랜지스터(31, 32)의 에미터측에도 n-1개의 PN 접합 소자(81, 82)를 각각 삽입하고 있다. 여기서, n개의 PN 접합 소자(7, 8)에서의 대수 변환이 n승 특성을 갖기 위해, PN 접합 소자(81, 82)는 n승근 변환을 하여 게인 셀 회로를 선형화할 목적으로 설치되어 있다. 또 PN 접합 소자(71~74)는 저항(5, 6)의 각각의 양단의 직류 레벨을 맞추기 위해 설치되어 있다.
제17도는 본 발명의 제8실시예에 의한 대수 변환 회로를 나타낸다. 이 실시예의 대수 변환 회로(90)는 제1 ~ 제7의 실시예에 있어서의 npn 트랜지스터(21, 22)를 pnp 트랜지스터(91, 92)로 치환한 것이며, 이것에 수반하여 트랜지스터 (91, 92)와 그 에미터에 접속되는 전류원(11, 15)과의 위치 관계가 바뀌어 있다. 이 실시예의 대수 변환 회로의 기본적인 동작은 지금까지의 실시예, 즉 제1 내지 제6실시예와 같으므로 그 설명은 생략한다. 또 파선으로 나타낸 바와 같이 레벨 시프트 회로(23, 24)를 삽입해도 되고, 상술한 바와 같은 선형화 회로를 조합할 수도 있음은 물론이다.
제18a도 내지 제18d도는 상술한 각 실시예에서 사용되는 레벨 시프트 회로의 구체예를 나타낸다. 제18a도는 다이오드 접속된 트랜지스터, 제18b도는 직렬 접속된 복수의 다이오드, 제18c도는 다이오드, 제18d도는 직류 전압원을 각각 나타낸다. 제18b도 및 제18c도에 도시된 각각의 회로에서 출력측은 저항 또는 전류원을 통해 전원 Vcc 또는 접지단 GND에 접속된다.
상술한 바와 같이 본 발명에 의하면 입력 전압 동작 범위를 저하시키는 일없이, 대진폭내에서 낮은 전원 전압으로 동작하는 대수 변환 회로를 제공할 수 있다.
또 입력의 에미터 폴로워의 콜렉터 전류나 대수 변환용 PN 접합 소자의 전류를 조정하는 선형화 회로를 부가하는 것으로 선형 동작 범위를 확대한 대수 변환 회로를 구성할 수 있다.
본 발명에 따른 추가의 장점 및 변경은 당업자라면 명확히 이해할 수 있을 것이다. 따라서 본 발명은 본 명세서에 개시된 장치로 한정하는 것이 아니며, 첨부한 특허 청구의 범위에 개시된 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위내에서의 수정 및 변경도 포함하는 것으로 한다.

Claims (9)

  1. 대수 변환 기능을 갖는 회로에 있어서, 전압 신호가 입력되는 제1 및 제2입력부와; 제1 및 제2노드를 갖고 이 제1 및 제2노드 사이에 역극성으로 직렬 접속된 제1 및 제2PN 접합 소자를 갖는 대수 소자부와; 상기 대수 소자부의 제1노드와 상기 제1입력부 사이에 접속되어 상기 전류 신호가 흐를 수 있게 하고 상기 제1입력부에 입력된 전압 신호를 전류 신호로 변환하는 제1디제너레이션 저항과; 상기 대수 소자부의 상기 제2노드와 상기 제2입력부 사이에 접속되어 상기 전류 신호가 흐를 수 있게 하고 상기 제2입력부에 입력된 상기 전압 신호를 전류 신호로 변환하는 제2디제너레이션 저항과; 상기 대수 소자부의 제1 및 제2노드에 발생된 전압 신호를 출력하는 제1 및 제2출력부와; 상기 제1 및 제2디제너레이션 저항의 양측 접속부의 전위를 결정하는 수단을 포함하는 것을 특징으로 하는 회로.
  2. 제1항에 있어서, 상기 제1출력부와 제2출력부 사이에 접속되어 상기 제1 및 제2출력부를 통해 출력된 상기 전압 신호의 선형 동작 범위를 확장시키는 선형 회로를 추가로 포함하는 것을 특징으로 하는 회로.
  3. 제1항에 있어서, 상기 제1 및 제2출력부로부터 출력된 상기 전압 신호를 역대수 변환하는 역대수 변환 회로를 추가로 포함하는 것을 특징으로 하는 갖는 회로.
  4. 제1 및 제2전원 단자와; 전압 신호가 입력되는 제1 및 제2입력 단자와; 제1단자가 상기 제1 및 제2입력 단자에 각각 접속된 제1 및 제2저항과; 역극성으로 서로 직렬 접속되고 각각의 한쪽 단자가 상기 제1저항의 제2단자와 상기 제2저항의 제2단자 사이에 접속된 제1 및 제2PN 접합 소자부와; 상기 제1 및 제2PN 접합 소자부 사이의 노드와 상기 제1전원 단자 사이에 접속된 바이어스 회로와; 상기 제1저항의 양단의 전위를 결정하기 위한 것으로, 상기 제1저항의 제1단자와 상기 제1 및 제2전원 단자 사이에 접속된 제1전류원 수단 및 상기 제1저항의 제2단자와 상기 제1 및 제2소스 단자 사이에 접속된 제2전류원 수단과; 상기 제2저항의 양단의 전위를 결정하기 위한 것으로, 상기 제2저항의 제1단자와 상기 제1 및 제2전원 단자 사이에 접속된 제3전류원 수단 및 상기 제2저항의 제2단자와 상기 제1 및 제2전원 단자 사이에 접속된 제4전류원 수단과; 상기 직렬 접속된 제1 및 제2PN 접합 소자부의 양단에서 발생되는 전압 신호를 출력하는 제1 및 제2출력 단자를 포함하는 것을 특징으로 하는 회로.
  5. 제1 및 제2전원 단자와; 전압 신호가 입력되는 제1 및 제2입력 단자와; 상기 제1 및 제2입력 단자에 각각의 베이스가 접속되는 제1 및 제2에미터 폴로워와; 상기 제1 및 제2에미터 폴로워의 에미터에 제1단자가 각각 접속된 제1 및 제2저항과; 서로 역극성으로 직렬 접속되고, 각각의 한쪽 단자가 상기 제1저항의 제2단자와 상기 제2저항의 제2단자 사이에 접속된 제1 및 제2PN 접합 소자부와; 상기 제1 및 제2PN 접합 소자부간의 노드와 상기 제1전원 단자 사이에 접속되는 바이어스 회로와; 상기 제1저항의 양단의 전위를 결정하기 위한 것으로, 상기 제1저항의 제1단자와 상기 제1 및 제2전원 단자 사이에 접속되는 제1전류원 수단 및 상기 제1저항의 제2단자와 제1 및 제2전원 단자 사이에 접속되는 제2전류원 수단과; 상기 제2저항의 양단의 전위를 결정하기 위한 것으로, 상기 제2저항의 제1단자와 상기 제1 및 제2전원 단자 사이에 접속되는 제3전류원 수단 및 상기 제2저항의 제2단자와 제1 및 제2전원 단자 사이에 접속되는 제4전류원 수단과; 상기 직렬 접속된 제1 및 제2PN 접합 소자부의 양단에서 발생된 전압 신호를 출력하는 제1 및 제2출력 단자와; 상기 제1 및 제2저항의 제2단자에 베이스가 각각 접속되고, 공통 에미터 단자를 형성하기 위해 에미터가 서로 접속되며, 상기 제1에미터 폴로워의 상기 에미터와 상기 제2에미터 폴로워의 상기 에미터에 콜렉터가 각각 접속되는 한 쌍의 에미터 접속 트랜지스터와; 상기 한 쌍의 에미터 접속 트랜지스터의 공통 에미터 단자에 접속된 전류원을 포함하는 것을 특징으로 하는 회로.
  6. 제1항에 있어서, 상기 제1 및 제2입력부는 각각 NPN 트랜지스터로 구성된 에미터 폴로워를 포함하고, 상기 대수 소자부는 각각의 캐소드 단자가 상기 제1 및 제2디제너레이션 저항을 통해 상기 제1 및 제2입력부에 접속되고 각각의 애노드 단자가 서로 접속되어 있는 PN 접합 소자들을 포함하는 것을 특징으로 하는 회로.
  7. 제1항에 있어서, 상기 제1 및 제2입력부는 각각 NPN 트랜지스터로 구성된 복수의 에미터 폴로워를 포함하고, 상기 대수 소자부는 각각의 캐소드 단자가 상기 제1 및 제2디제너레이션 저항을 통해 상기 제1 및 제2입력부에 접속되고 각각의 애노드 단자가 서로 접속되어 있는 PN 접합 소자들을 포함하는 것을 특징으로 하는 회로.
  8. 제3항에 있어서, 상기 제1 및 제2입력부는 상기 제1 또는 제2입력부에 입력된 전압 신호의 DC 전위에 대응하여 상기 제1 또는 제2출력부를 통해 출력된 전압 신호의 DC 전위를 변경하는 레벨 시프트 회로를 각각 포함하는 것을 특징으로 하는 회로.
  9. 제1항에 있어서, 상기 제1PN 접합 소자부와 상기 제2PN 접합 소자부 사이에 위치하는 제3노드와 전원 사이에 접속된 바이어스 회로를 추가로 포함하는 것을 특징으로 하는 회로.
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