KR980010682A

KR980010682A - 전압-전류 변환 회로

Info

Publication number: KR980010682A
Application number: KR1019970030835A
Authority: KR
Inventors: 고우이찌 니시무라
Original assignee: 가네코 히사시; 닛폰 덴키 가부시끼가이샤
Priority date: 1996-07-03
Filing date: 1997-07-03
Publication date: 1998-04-30
Also published as: EP0817372A2; JP2953383B2; CN1172978A; JPH1022748A; KR100239619B1; DE69721398D1; CN1107892C; DE69721398T2; US5867035A; EP0817372B1; EP0817372A3

Abstract

본 발명은 전압의 변환에 의해 얻어지는 전류의 다중 출력을 실현하는 절대값 전압-전류 변환 회로를 제공한다.

양의 극성의 입력 전압에 대하여, 반전하는 전압-전류 변환 회로는 연산 증폭기 및 다중 출력 전류 미러 회로에 의해 형성된다. 이 경우에 있어서, 반전된 전류의 1/n인 전류는 전류 미러 회로의 출력 전류에 대한 입력 전류의 비율을 설정하여 n : 1로 얻어진다. 음의 극성의 입력 전압에 대하여, 비반전하는 전압-전류 변환 회로는 연산 증폭기 및 다수의 n 바이폴라 트랜지스터에 의해 형성된다. 그 반전된 전류는 반전된 전류의 1/n인 트랜지스터에 대한 출력 전류를 얻기 위하여 n 바이폴라 트랜지스터 사이에 분배된다. 결과적으로, 다중 출력을 갖는 절대값 전압-전류 변환 회로가 실현될 수 있다.

Description

전압전류 변환 회로

본 발명은 전압-전류 변환 회로에 관한 것으로, 특히 입력 전압을 다수의 전류 출력으로 변환하기 위한 전압-전류 변환 회로에 관한 것이다.

입력 전압을 임의 전류로 변환하면서, 동시에 전압의 절대값을 얻는 회로는 일본 특허 출원 공개 공보 제61-45314호에 기재되어 있다. 도4는 절대값 전압-전류 변환 회로의 회로도를 도시한 도면이다. 그 절대값 전압-전류 변환 회로에 있어서, 저항기(R6)의 한 단부는 입력 전압 단자(Vin)에 접속되고, 그 저항기의 다른 단부는 연산 증폭기(A3)의 반전 입력, NPN 트랜지스터(Q1)의 베이스 및 콜렉터, NPN 트랜지스터(Q2)의 베이스와, NPN 트랜지스터(Q3)의 에미터에 공통으로 접속되어 있다. A3의 비반전 입력은 기준 전압 단자(이 경우에 접지)에 접속되어 있다. A3의 출력은 Q1의 에미터, Q2의 에미터 및, Q3의 베이스에 공통으로 접속되어 있다. 그 변환 회로는 Q2 및 Q3의 콜렉터를 공통으로 접속하고, 그를 출력 단자(Io)로서 제공하여 완성된다.

상기 예에 있어서, 입력 전압(Vin)의 극성이 양일 때, 트랜지스터(Q1 및 Q2)는 활성화 상태로 진행하고, 트랜지스터(Q3)는 차단 상태로 진행한다. 이는 Q1의 활성화 상태로 인하여 Q3의 이미터 및 베이스 접합부가 역바이어스 상태로 되기 때문이다. A3이 Q1을 통해 음의 피드백으로 되기 때문에, A3의 반전 입력은 실질적으로 접지된 상태로 되어, 트랜지스터의 공통 에미터 전류 증폭율(hFE)이 그 효과가 안전하게 무시될 수 있는 큰 값을 갖는다는 가정 하에, Vin/R6으로 주어진 전류가 Q1에 흐른다. 게다가, 트랜지스터(Q1 및 Q2)는 전류 미러 회로를 구성하기 때문에, Q1의 콜렉터 전류의 값과 동일한 값을 갖는 전류는 출력 전류(Iout)로서 제공되는 Q2의 콜렉터에 흐른다. 반면에, 입력전압(Vin)의 극성이 음으로 될 때, Q3은 활성화 상태로 진행하고, Q1 및 Q2는 차단-상태로 진행한다. A3이 Q3의 베이스-에미터 접합부를 통해 음의 피드백으로 처리되기 때문에, A3의 반전 입력은 다시 실질적으로 접지된 상태로 진행한다. 결과적으로, 출력 전류(Iout)는 Vin/R6에 의해 주어지고, 입력 전압(Vin)의 양의 극성인 경우에서와 동일한 표현은 Q3의 콜렉터를 통해 출력 단자(Io)로부터 출력된다.

상기 내용을 요약하면, 입력 전압(Vin)과 출력 전류(Iout) 사이의 관계는 아래의 식(1)으로 주어진다.

Iout ≒｜Vin｜/R6 (1)

다시 말해, 입력 전압(Vin)의 절대값은 저항(R6)에 의해 임의 전류로 변환되고, 입력 전압(Vin)과 출력 전류(Iout) 사이의 관계는 도5에 도시되어 있다. 여기서, 상기 식(1)의 결과는 아래에 주어진 정확한 표현에 대한 근사치임을 주목한다.

Iout = (Vin + /R6)[hFE/(1 + hFE)] (Vin 〉 0에 대해서) (2)

Iout = (-Vin - /R6)[hFE/(1 + hEF)] (Vin 〉 0에 대해서) (3)

상기에 있어서, R6은 저항기(R6)의 저항이고, hFE는 트랜지스터(Q1 내지 Q3)의 공통된 에미터 전류 증폭율이다.

집적 회로로서 형성된 NPN 트랜지스터에 있어서, hFE는, 비록 에미터 사이즈에 따른다 할지라도, 심지어 수 mA 정도의 작은 전류에 대해서 100보다 큰 값을 일반적으로 갖는다. 따라서, hFE로 인한 변환 에러는 식(2 및 3)에서 보여진 것처럼, Vin의 양의 극성 및 음의 극성 모두에 대해서 1% 보다 작게 되고, 입력 전압의 극성에 대한 대칭은 식(1)의 타당성을 판정하여 우수성이 있다.

그러나, 상기 기재된 전류를 이용하여, 전류의 다중 출력을 실현할 수 없다. 즉, 전류의 특성으로 인하여, 전류가 출력으로서 한 지점에서 한 번 취해진다면, 달리 다른 출력으로서 그를 더 이상 이용할 수 없다. 반면에, 전압의 경우에 있어서, 그를 위해 출력 전류 용량을 허용하는 동안 출력으로서 다수의 지점에서 취할 수 있다.

본 발명의 목적은 입력 전압의 절대값을 임의 전류로 변환하고 다수의 전류 출력을 얻을 수 있는 전압-전류 변환 회로를 제공하는 것이다.

본 발명의 다른 목적은 회로의 단순한 구성으로 다수의 전류를 발생하는 전압-전류 변환 회로를 제공하는 것이다.

본 발명의 한 형태에 따른 절대값 전압-전류 변환 회로는 한 단부가 입력 전압 단자(또는 기준 전압 단자)중 한 단자에 접속된 저항기와, 반전 입력이 상기 저항기의 다른 단부 및 다중 출력 전류 미러 회로의 입력 단자에 접속되고, 비반전 입력이 기준 전압 단자(또는 입력 전압 단자)에 접속되며, 출력이 다중 출력 전류 미러 회로의 공통 단자에 접속된 연산 증폭기와, 각각의 게이트가 연산 증폭기의 출력에 공통으로 접속되고, 각각의 에미터가 상기 연산 증폭기의 반전 입력에 공통으로 접속된 다수의 n 바이폴라 트랜지스터를 포함한다.

본 발명의 다른 형태에 따른 절대값 전압-전류 변환 회로는 모든 한 단부가 상응하는 차동 입력 전압 단자에 접속된 제2 및 제4저항기와, 모든 한 단부가 제2 및 제4저항기의 각각의 다른 단부에 접속되면서, 각각의 다른 단부가 기준 전압 단자에 공통으로 접속된 제3 및 제5저항기와, 반전 입력이 제2저항기 및 제3저항기의 접합부와 n:1의 출력 전류에 대한 입력 전류 비율을 갖는 다중 출력 전류 미러 회로의 입력 단자에 접속되고, 비반전 입력이 제4 저항기 및 제5저항기에 접속되며, 출력이 다중 전류 미러 회로의 공통 단자에 접속된 연산 증폭기와, 각각의 베이스가 상기 연산 증폭기의 출력에 공통으로 접속된 다수의 n 바이폴라 트랜지스터를 포함한다.

입력 전압의 극성이 양으로 될 때, 전류 미러 회로(CM)는 활성화 상태로 되고, NPN 트랜지스터(Q1)는 차단 상태로 된다. 그 입력 전압은 저항기(R1)에 의해 임의 전류로 변환되고, 그 전류는 전류 미러 회로(CM)에 입력 전류로서 제공된다. 그 전류는 전류 미러 회로에 의해 반전되어 유인 전류(suction current) 방향으로 흐르고, 동시에 전류값은 입력 전류의 1/n으로 감소된다. 반면에, 입력 전압의 극성이 음으로 될 때, NPN 트랜지스터(Q1 내지 Qn)는 활성화 상태로 되고, 전류 미러회로(CM)는 차단 상태로 된다. 그 입력 전압은 저항기(RI)에 의해 임의 전류로 변환되고, 유인 방향이 전류는 트랜지스터(Q1 내지 Qn)의 콜렉터로부터 출력된다. 변환된 전류가 트랜지스터(Q1 내지 Qn) 사이에 분배되기 때문에, 트랜지스터(Q1 내지 Qn) 각각의 전류는 변환된 전류의 1/n과 같게 된다. 상기 설명한 것 처럼, 입력 전압이 양 및 음의 극성인 두 경우에 대해서, Q1 내지 Qn의 전류 방향은 유인 방향과 같게 되고, 입력 전압의 절대값이 실제로 얻어지는 것을 나타낸다.

도1은 본 발명의 한 실시예에 따른 절대값 전압-전류 변환 회로의 구성을 도시한 회로도.

도2는 도1에 도시된 전류 미러 회로의 구성을 도시한 회로도.

도3은 본 발명의 다른 실시예에 따른 절대값 전압-전류 변환 회로의 구성을 도시한 회로도.

도4는 종래의 기술의 절대값 전압-전류 변환 회로의 구성을 도시한 회로도.

도5는 도 4 에 도시된 입/출력 특성을 도시한 그래프.

* 도면의 주요부분에 대한 부호의 설명

R1 : 저항기 CM : 전류 미러 회로

A1 : 연산 증폭기 Q1 내지 Qn : NPN 바이폴라 트랜지스터

Vin : 입력 전압 단자

본 발명의 상기 및 다른 목적, 특징 및 장점은 첨부된 도면을 참조하여 다음 설명으로부터 명백히 된다.

다음, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도1은 본 발명의 제1실시예에 따른 절대값 전압-전류 변환 회로의 구성을 도시한 회로도를 도시한 도면이다. 이 회로는 한 단부가 입력 전압 단자에 접속된 저항기(R1)와, 반전 입력이 저항기(R1)의 다른 단부와 n 출력을 갖는 전류 미러 회로(CM)의 입력 단자에 접속되고, 비반전 입력이 접지되어 있고, 출력이 전류 미러 회로(CM)의 공통 단자에 접속된 연산 증폭기와, 각각의 베이스가 연산 증폭기(A1)의 출력에 공통으로 결합되고, 각각의 에미터가 연산 증폭기(A1)의 반전 입력에 공통으로 접속된 다수의 n 유닛의 NPN 바이폴라 트랜지스터를 포함한다. 여기서, 출력 전류에 대한 입력 전류의 비율은 n : 1로 설정된다. 그 변환 회로의 출력 단자는 전류 미러 회로(CM)의 n 출력 단자 및 트랜지스터(Q1 내지 Qn)의 n 콜렉터로 구성된다.

다음, 상기 회로의 동작을 설명한다. 우선, 양의 극성을 갖는 전압이 입력 전압 단자(Vin)에 입력되는 경우를 고려한다. 이 경우에 있어서, 연산 증폭기(A1)는 전류 미러 회로(CM)의 공통 단자 및 입력 단자를 통해 음의 피드백에 따른다. 그러한 이유로 인하여, 연산 증폭기(A1)의 반전 입력 단자는 비반전 입력 단자를 갖는 가상의 단락 회로(imaginary short-circuiting)의 관계로 되어, 반전 입력 단자의 전위는 비반전 입력 단자의 접지 전위와 동일하게 된다. 따라서, 저항기(R1)에 흐르는 전류(I1)는 다음 식(4)으로 주어진다.

I1 = Vin/R1 (4)

연산 증폭기(A1)의 입력 단자에 흐르는 전류가 nA 정도이고, 거의 무시할 수 있기 때문에, 특히 저항기(R1)에 흐르는 전류(I1)의 전체는 전류 미러 회로(CM)에 입력 전류로서 역할을 한다. 전압 미러 회로(CM)의 출력 전류에 대한 입력 전류의 비율은 상기 언급한 것 처럼 1 : 1 이고, 그들 극성이 서로 역관계로 되어 있기 때문에, 출력 전류(I0)는 다음 식(5)으로 주어진다.

I0 = -I1/n = -Vin/(nR1) (5)

이 경우에 있어서, 전류 미러 회로(CM)의 입력 단자와 출력 단자 사이의 전위 차이는, 비록 전류 형태에 따라 변화하지만, 최소한 1.7V보다 더 크게 된다. 결과적으로, 트랜지스터(Q1 내지 Qn) 각각의 에미터와 베이스 사이의 전압은 0.7V보다 큰 역 바이어스되고, 트랜지스터(Q1 내지 Qn)는 차단 상태로 된다. 따라서, 콜렉터 전류는 제로로 된다.

다음, 음의 극성(-Vin)의 전압이 입력 전압 단자에 입력되는 경우를 고려한다. 이 경우에 있어서, 연산 증폭기(A1)는 베이스 및 에미터가 각각 공통으로 갖는 트랜지스터(Q1 내지 Qn)를 통해 음의 피드백에 따른다. 그러면, 연산 증폭기(A1)의 반전 입력 단자는 이전에서 처럼 비반전 입력 단자를 갖는 가상의 단락 회로의 관계로 되고, 반전 입력 단자의 전위는 접지 전위인 비반전 입력 단자의 것으로 된다. 따라서, 저항기(R1)에 흐르는 전류(I1)는 상기 주어진 식(4)과 같게 된다. 연산 증폭기(A1)의 입력 단자에 흐르는 전류가 nA 정도이고, 거의 무시할 수 있기 때문에, 저항기(R1)에 흐르는 전류(I1)의 전체는 트랜지스터(Q1 내지 Qn)의 에미터 전류로서 이용된다. 만일, 각각의 트랜지스터(Q1 내지 Qn)의 특성이 만족스럽게 정합된다고 가정하면, 전류(I1)는 트랜지스터 사이에 균일하게 분배되어, 트랜지스터(Q1 내지 Qn)중 각각 한 트랜지스터에 에미터 전류(IE)를 제공하기 때문에, 다음 식(6)을 얻는다.

IE = I1/n (6)

만일, 공통 에미터 전류 증폭율(hFE)이 충분히 큰 값을 가지고, 그 효과가 안전하게 무시될 수 있다고 가정하면, 트랜지스터의 콜렉터로부터 출력 전류(I0)는 다음 식(7)으로 표시될 수 있다.

I0 = IE = I1/n = -Vin/(nR1) (7)

상기 식(7)은 식(5)와 동일하다. 다시 말해서, 출력 전류의 극성은 입력 전압의 두 극성이 동일하게 되기 때문에, 실제로, 입력 전압의 절대값은 트랜지스터(Q1 내지 Qn)의 수와 동일한 전류 미러 회로(CM)의 출력수를 제공하는 전류로 변환된다는 것으로 고려될 수 있다.

상기 설명의 타당성은 여러 트랜지스터(Q1 내지 Qn)의 특성의 일치에 따르는 것을 주목한다. 상기 회로가 실제로 집적될 때, 동일한 칩 상의 다수의 트랜지스터 사이의 특성의 일치는 효과적으로 실현된다.

상기 기술한 것처럼, 전압-전류 변환을 위한 트랜지스터(Q1 내지 Qn)의 출력 수와 전류 미러 회로의 출력 수를 부가하여 전류 출력의 수를 증가시킬 수 있다.

도2는 두 개의 출력(n=2)의 경우에 대해서 전류 미러 회로(CM)의 실시예를 도시한 것으로, 여기서, 전류 미러 회로의 출력 전류에 대한 입력 전류의 비율은 1:0.5:0.5가 된다. 도2를 참조하면, 상기 전류 미러 회로는 베이스 및 에미터가 각각 공통으로 접속된 NPN 트랜지스터(Q4 내지 Q7)와, 베이스가 트랜지스터(Q4 내지 Q5)의 콜렉터에 공통으로 접속되고, 에미터가 트랜지스터(Q4 내지 Q7)의 베이스에 공통으로 접속되며, 콜렉터가 양의 공급 전원(Vcc)에 접속된 NPN 트랜지스터(Q8)를 포함한다. 트랜지스터(Q4 및 Q5)의 콜렉터의 공통 접합부와, 트랜지스터(Q8)의 베이스는 전류 입력 단자로서 제공되고, 트랜지스터(Q6 및 Q7)의 각각의 콜렉터는 제1 및 제2출력으로서 각각 제공된다. 트랜지스터(Q8)는 트랜지스터(Q4 내지 Q7)에 베이스 전류를 공급하기 위한 것이고, 또한, 공통 에미터 전류 증폭율(hFE)로 인한 에러를 감소시키기 위한 것이다. 상기 경우에 전류 미러 회로의 입력 전류(Iin)와 출력 전류(I0) 사이의 관계는 다음 식(8)으로 명확히 주어진다.

공통 에미터 전류 증폭율(hFE)에 대해서 200의 일반적인 값으로 가정하면, 식(8)은 다음 식(9)이 된다.

I0 = 0.499975 Iin (9)

여기서, 다음 식(10)의 목표값에 대하여 단지 0.005%의 에러를 나타낸다.

I0 = 0.5 Iin (10)

따라서, 식(10)이 실제로 실현되는 것을 고려할 수 있다.

상기 결과를 얻는데 있어서, 트랜지스터(Q4 내지 Q7)의 특성이 서로 만족스럽게 일치된다고 가정한다. 회로가 집적될 때, 동일한 칩 상의 다수의 트랜지스터 특성의 정합은 실제로 상기 언급된 것처럼 실현된다.

도2에 있어서, n=2의 특정 경우를 설명한다. n의 임의 값의 일반적인 경우를 실현하기 위하여, 유일하게, 전류 미러 회로의 입력을 제공하고, 각각의 트랜지스터의 콜렉터, 베이스 및 에미터가 각각 공통으로 접속된 n개의 트랜지스터(도2의 예에서는 Q4 및 Q5)를 준비하고, 베이스 및 에미터가 공통으로 각각 접속된 n개의 트랜지스터(도2의 예에서는 Q6 및 Q7)를 준비할 필요가 있다.

다음, 도3을 참조하여 본 발명의 제2실시예를 설명한다. 도면에 있어서, 도1에 도시된 것과 동일한 구성 요소는 다른 설명을 생략하기 위하여 동일한 부호로 지정되었다. 도3을 참조하면, 본 실시예는 한 단부가 제1전압 입력 단자에 접속된 저항기(R2)와, 한 단부가 제2입력 전압 단자에 접속된 저항기(R4)와, 각각의 한 단부가 저항기(R2 및 R4)의 각각의 다른 단부에 접속되고, 각각의 다른 단부가 접지에 접속된 저항기(R3 및 R5)와, 반전 입력이 저항기(R2 및 R3)와 다중 출력 전류 미러 회로(CM)의 입력 단자의 접합부에 접속되고, 비반전 입력이 저항기(R4 및 R5)의 접합부에 접속되며, 출력이 전류 미러 회로(CM)의 공통 단자에 접속되어 있는 연산 증폭기(A2)와, 베이스가 연산 증폭기(A2)의 출력에 공통으로 접속된 다수의 n개의 NPN 트랜지스터를 포함한다. 또한, 그 전류 미러 회로(CM)의 입력 및 출력 전류의 비율은 n:1로 설정된다.

다음은 상기 회로의 동작을 상세히 설명한다. 우선, 연산 증폭기(A2)의 비반전 입력의 전압(V+)은 저항기(R3 및 R5)에 의해 입력 전압의 분할된 전압이다. 따라서, V+는 다음 식(11)으로 주어진다.

V+ = Vin2 R5/(R4 + R5) (11)

여기서, Vin2는 제2입력 전압 단자에 대한 전압 입력이다.

연산 증폭기(A2)의 반전 입력의 전압(-V)이 비반전 입력 단자의 전위를 갖는 가상의 단락 회로의 관계로 되기 때문에, 두 단자의 전위는 다음 식(12)과 같게 된다.

V- = V+ (12)

만일, 전류 미러 회로(CM)의 입력 단자에 흐르는 전류 또는 트랜지스터(Q1 내지 Qn)에 흐르는 전류가 소위 Iin이라 지칭된다면, 저항기(R2)에 흐르는 전류(I2)에서 저항기(R3)에 흐르는 전류(I3)를 감산하여 얻은 값으로 주어질 수 있다.

따라서, 다음 식(13)을 유지한다.

Iin = I2 - I3

= {Vin - Vin R5/(R4 + R5)} /R2 - (13)

{Vin R5/R3 (R4 + R5)}.

Vin1(제 1 입력 단자에 대한 전압 입력) 및 Vin2에 의해 식(13)을 표시하여, 다음 식(14)을 얻을 수 있다.

저항이 R4/R5 = R2/R3 및 R2=R을 만족시키도록 설정된다면, 전류 미러 회로의 출력 전류와 트랜지스터(Q1 내지 Qn)의 콜렉터 전류(Iout)는 다음 식(15)으로 주어진다.

Iout = (Vin1 - Vin2)/nR (15)

출력 전류의 절대값이 입력 전압으로부터 얻어지는 원리가 제1실시예와 동일하기 때문에, 다른 설명은 생략한다.

상기 방식에 있어서, 도3의 예에 있어서, 전류의 절대값에 대한 차동 전압의 변환을 달성할 수 있다.

상기에서처럼, 본 발명에 따라, 변환 계수는 출력 전류에 대한 입력 전류의 비율을 출력의 수와 비례하도록 설정하여 양 및 음의 입력 전압 모두의 경우에서 동일하게 형성될 수 있고, 결과적으로, 입력 전압을 절대값 전류값으로 변환하기 위한 회로에서 다중 전력 출력을 얻을 수 있다.

비록, 본 발명을 특정 실시예를 통해 설명하였지만, 그 설명은 제한의 의미로 기재하지 않았다. 본 발명에 기재된 실시예의 여러 변경안 뿐만 아니라 다른 실시예도 본 발명의 설명을 참조하여 본 기술 분야에 숙련된 사람에 의해 이루어질 수 있음을 알 수 있다. 따라서, 첨부된 특허 청구의 범위가 본 발명의 정신 내에서 임의 변경안 또는 실시예를 포함할 수 있음을 알 수 있다.

Claims

전압-전류 변환 회로에 있어서, 한 단부가 입력 전압 단자 또는 기준 전압 단자 중 한 단자에 접속된 저항기와, 반전 입력이 상기 저항기의 다른 단부 및 다중 출력 전류 미러 회로의 입력 단자에 접속되고, 비반전 입력이 상기 입력 전압 단자의 다른 단자 및 상기 기준 전압 단자에 접속되며, 출력이 상기 다중 출력 전류 미러 회로의 공통 단자에 접속된 연산 증폭기와, 각각의 베이스가 상기 연산 증폭기의 출력에 공통으로 결합되고, 각각의 에미터가 상기 연산 증폭기의 반전 입력에 공통으로 접속된 다수의 n 바이폴라 트랜지스터를 포함하고, 상기 다중 출력 전류 미러 회로의 출력 전류에 대한 입력의 비율은 n : 1로 설정되고, 상기 다중 출력 전류 미러 회로의 출력 및 상기 다수의 n 바이폴라 트랜지스터의 콜렉터는 출력단자로서 제공되는 것을 특징으로 하는 전압-전류 변환 회로.
전압-전류 변환 회로에 있어서, 각각의 한 단부가 제 1 및 제 2 입력 전압 단자 각각에 접속된 제 1 및 제2저항기와, 각각의 한 단부가 상기 제1 및 제2저항기의 각각의 다른 단부에 접속되면서, 각각의 다른 단부가 기준 전압 단자에 공통으로 접속된 제3 및 제4저항기와, 반전 입력이 상기 제1저항기 및 제3 저항기의 접합부와 다중 출력 전류 미러 회로의 입력 단자에 접속되고, 비반전 입력이 상기 제2저항기 및 제4저항기에 접속되며, 출력이 상기 다중 출력 전류 미러 회로의 공통 단자에 접속된 연산 증폭기와, 각각의 베이스가 상기 연산 증폭기의 출력에 공통으로 접속된 다수의 n 바이폴라 트랜지스터를 포함하고, 상기 다중 출력 전류 미러 회로의 출력 전류에 대한 입력 전류의 비율은 n : 1로 설정되고, 상기 다중 출력 전류 미러 회로의 출력 및 상기 다수의 n 바이폴라 트랜지스터의 콜렉터는 출력 단자로서 제공되는 것을 특징으로 하는 전압-전류 변환 회로.
입력 전압을 수신하는 입력 단자; 제1공통 노드에 접속되고, 입력 노드와 제1 및 제2출력 노드를 가지며, 상기 입력 전류가 제1극성일 때 상기 입력 노드에 흐르는 입력 전류에 응답하여 상기 제1노드에 제1출력 전류를 출력하고, 상기 입력 전류가 상기 제1극성일 때 상기 입력 전류에 응답하여 상기 제2노드에 제2출력 전류를 출력하는 전류 미러 회로 ; 상기 제1출력 노드와 상기 제2노드 사이에 접속되고, 제어 노드가 상기 제1공통 노드에 접속되어, 상기 제1출력 전류의 동일한 크기를 갖는 상기 제1출력 전류에 대하여 반대 방향으로 흐르는 제3출력 전류를 출력하는 제1트랜지스터와 ; 상기 제2출력 노드와 상기 입력 노드 사이에 접속되고, 제어 노드가 상기 제1공통 노드에 접속되어, 제4전류와 상기 제2출력 전류의 동일한 크기를 출력하는 제2트랜지스터를 포함하는 것을 특징으로 하는 회로.
제3항에 있어서, 상기 제1단자에 접속된 제1극성 입력 노드, 제2입력 단자에 접속된 제2극성 입력 노드와, 상기 제1공통 노드에 접속된 제3출력 노드를 갖는 증폭기를 더 포함하는 것을 특징으로 하는 회로.
제3항에 있어서, 상기 입력 전류와 상기 제1전류 사이의 비율은 상기 입력 전류와 상기 제3전류 사이의 비율과 동일하고, 상기 입력 전류와 상기 제2전류 사이의 비율은 상기 입력 전류와 상기 제4전류 사이의 비율과 동일한 것을 특징으로 하는 회로.
제3항에 있어서, 상기 전류 미러 회로는, 상기 입력 노드와 상기 제1공통 노드 사이에 접속되고 제어 노드가 제2공통 노드에 접속된 제3트랜지스터, 상기 제1출력 노드와 상기 제1공통 노드 사이에 접속되고 제어 노드가 상기 공통 노드에 접속된 제4트랜지스터와, 상기 제2출력 노드와 상기 제1공통 노드 사이에 접속되고 제어 노드가 상기 공통 노드에 접속된 상기 제5트랜지스터를 갖는 것을 특징으로 하는 회로.
제6항에 있어서, 상기 전류 미러 회로는 상기 입력 노드와 상기 제1공통 노드 사이에 접속된 제6트랜지스터를 갖는 것을 특징으로 하는 회로.
제7항에 있어서, 상기 제3, 제4, 제5 및 제6 트랜지스터는 동일한 전류 공급 능력을 갖는 것을 특징으로 하는 회로.
제8항에 있어서, 상기 전류 미러 회로는 제1전력 라인과 상기 공통 노드 사이에 접속되고 제어 노드가 상기 입력 노드에 접속된 제7트랜지스터를 갖는 것을 특징으로 하는 회로.
제7항에 있어서, 상기 제1, 제2, 제3, 제4, 제5 및 제6 트랜지스터는 동일한 트랜지스터의 사이즈를 갖는 것을 특징으로 하는 회로.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.