JPH0540577Y2 - - Google Patents
Info
- Publication number
- JPH0540577Y2 JPH0540577Y2 JP2086684U JP2086684U JPH0540577Y2 JP H0540577 Y2 JPH0540577 Y2 JP H0540577Y2 JP 2086684 U JP2086684 U JP 2086684U JP 2086684 U JP2086684 U JP 2086684U JP H0540577 Y2 JPH0540577 Y2 JP H0540577Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- diode
- pnp
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000003321 amplification Effects 0.000 claims description 2
- 239000002131 composite material Substances 0.000 claims description 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 2
- 230000000295 complement effect Effects 0.000 claims 1
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案はクロスオーバ歪を解消すると共に充分
な増幅を得る差動増幅回路に結合された増幅回路
に関する。
な増幅を得る差動増幅回路に結合された増幅回路
に関する。
以下、本考案に係る差動増幅回路に結合された
増幅回路に就して第１図乃至第３図に基づき説明
する。
増幅回路に就して第１図乃至第３図に基づき説明
する。
第１図に於いて、Ａは差動増幅回路、Ｂはその
出力段の増幅回路である。１および８は信号入力
端子、２は出力端子、３は電源端子であつて、４
は接地端子であり、５乃至７は電流ミラー回路で
ある。差動増幅回路Ａは差動対トランジスタＴ
１，Ｔ２と、電流源用トランジスタＴ３と、電流
ミラー回路である能動負荷用のトランジスタＴ４
から形成されている。Ｔ４はマルチコレクタ型の
ラテラルPNPトランジスタからなり、そのコレ
クタの一つがベースとトランジスタＴ１のコレク
タに接続され、他のコレクタがトランジスタＴ２
のコレクタに接続されると共に電流ミラー回路５
に結合されている。電流ミラー回路５を形成する
ダイオード接続されたトランジスタＴ５のカソー
ドに抵抗Ｒ１を接続し、出力段の電力用のNPN
トランジスタＴ７とPNPトランジスタＴ８の共
通接続点（出力端子２）に接続される。電流ミラ
ー回路５のトランジスタＴ６のコレクタは、
NPNトランジスタＴ７のベースとダイオード接
続されたトランジスタＴ９のアノードに接続さ
れ、そのカソードにダイオード接続されたトラン
ジスタＴ１０のアノードが接続され、ダイオード
接続されたトランジスタＴ１０のカソードが
NPNトランジスタＴ８のベースに接続されると
共に電流源用トランジスタＴ１１に接続される。
PNPトランジスタＴ４，Ｔ５，Ｔ６のエミツタ
とNPNトランジスタＴ７のコレクタは電源端子
３に接続され、PNPトランジスタＴ８のコレク
タとNPNトランジスタＴ３，Ｔ１１，Ｔ１２の
エミツタが接地端子４に接続される。トランジス
タＴ１２は電流源用トランジスタである。
出力段の増幅回路である。１および８は信号入力
端子、２は出力端子、３は電源端子であつて、４
は接地端子であり、５乃至７は電流ミラー回路で
ある。差動増幅回路Ａは差動対トランジスタＴ
１，Ｔ２と、電流源用トランジスタＴ３と、電流
ミラー回路である能動負荷用のトランジスタＴ４
から形成されている。Ｔ４はマルチコレクタ型の
ラテラルPNPトランジスタからなり、そのコレ
クタの一つがベースとトランジスタＴ１のコレク
タに接続され、他のコレクタがトランジスタＴ２
のコレクタに接続されると共に電流ミラー回路５
に結合されている。電流ミラー回路５を形成する
ダイオード接続されたトランジスタＴ５のカソー
ドに抵抗Ｒ１を接続し、出力段の電力用のNPN
トランジスタＴ７とPNPトランジスタＴ８の共
通接続点（出力端子２）に接続される。電流ミラ
ー回路５のトランジスタＴ６のコレクタは、
NPNトランジスタＴ７のベースとダイオード接
続されたトランジスタＴ９のアノードに接続さ
れ、そのカソードにダイオード接続されたトラン
ジスタＴ１０のアノードが接続され、ダイオード
接続されたトランジスタＴ１０のカソードが
NPNトランジスタＴ８のベースに接続されると
共に電流源用トランジスタＴ１１に接続される。
PNPトランジスタＴ４，Ｔ５，Ｔ６のエミツタ
とNPNトランジスタＴ７のコレクタは電源端子
３に接続され、PNPトランジスタＴ８のコレク
タとNPNトランジスタＴ３，Ｔ１１，Ｔ１２の
エミツタが接地端子４に接続される。トランジス
タＴ１２は電流源用トランジスタである。
以下第１図に基づき、その回路の動作について
説明する。
説明する。
平衡状態（差動増幅回路Ａに信号が無入力で、
バイアスのみされている状態）にあるとき。
バイアスのみされている状態）にあるとき。
差動増幅回路のトランジスタＴ１とＴ２が平衡
しており、電流源トランジスタＴ３の電流２I0は
トランジスタＴ１とＴ２に二分される。
しており、電流源トランジスタＴ３の電流２I0は
トランジスタＴ１とＴ２に二分される。
トランジスタＴ１の電流I0は、トランジスタＴ
４に入り、そのコレクターより電流I0が流出され
る。一方、トランジスタＴ２の電流I0は電流ミラ
ー回路５を駆動し、トランジスタＴ６の出力電流
はI0となる。このトランジスタＴ６の電流I0は、
トランジスタＴ１１が電流源として電流I0を引つ
ぱつているので、トランジスタＴ９，Ｔ１０を通
しトランジスタＴ１１に流し込まれる。トランジ
スタＴ７，Ｔ８，Ｔ９，Ｔ１０は全体として一つ
のミラーを構成しているので、トランジスタＴ
９，Ｔ１０を流れる電流I0は、トランジスタＴ
７，Ｔ８にも電流I0を流す事になる。
４に入り、そのコレクターより電流I0が流出され
る。一方、トランジスタＴ２の電流I0は電流ミラ
ー回路５を駆動し、トランジスタＴ６の出力電流
はI0となる。このトランジスタＴ６の電流I0は、
トランジスタＴ１１が電流源として電流I0を引つ
ぱつているので、トランジスタＴ９，Ｔ１０を通
しトランジスタＴ１１に流し込まれる。トランジ
スタＴ７，Ｔ８，Ｔ９，Ｔ１０は全体として一つ
のミラーを構成しているので、トランジスタＴ
９，Ｔ１０を流れる電流I0は、トランジスタＴ
７，Ｔ８にも電流I0を流す事になる。
又、トランジスタＴ４のコレクターより流され
る電流I0は、抵抗Ｒ１を通り出力端に接続されて
いるトランジスタＴ１２の電流源（I0）に吸い込
まれる。この抵抗Ｒ１と電流I0により出力点の
DCバイアスを決定しており、 VOUT＝VCC−VF(T５)−R1×I0 が電源電圧の1/2になるように電流I0又は抵抗Ｒ
１の値を決めておく。すなわち、電流源用トラン
ジスタＴ１２のエミツタ面積を変えるか、抵抗Ｒ
１の値を変えることによつて、トランジスタＴ１
２に流れる電流を調整する。又、出力点ではトラ
ンジスタＴ４の電流I0と、トランジスタＴ７，Ｔ
８の電流I0と、トランジスタＴ１２の電流I0が流
入出するので、結果として I0＋I0−I0−I0＝０ となりバランスが取れている。
る電流I0は、抵抗Ｒ１を通り出力端に接続されて
いるトランジスタＴ１２の電流源（I0）に吸い込
まれる。この抵抗Ｒ１と電流I0により出力点の
DCバイアスを決定しており、 VOUT＝VCC−VF(T５)−R1×I0 が電源電圧の1/2になるように電流I0又は抵抗Ｒ
１の値を決めておく。すなわち、電流源用トラン
ジスタＴ１２のエミツタ面積を変えるか、抵抗Ｒ
１の値を変えることによつて、トランジスタＴ１
２に流れる電流を調整する。又、出力点ではトラ
ンジスタＴ４の電流I0と、トランジスタＴ７，Ｔ
８の電流I0と、トランジスタＴ１２の電流I0が流
入出するので、結果として I0＋I0−I0−I0＝０ となりバランスが取れている。
不平衡状態（差動増幅回路Ａに信号が入りトラ
ンジスタＴ１がON、トランジスタＴ２がOFFの
状態）にあるとき。
ンジスタＴ１がON、トランジスタＴ２がOFFの
状態）にあるとき。
トランジスタＴ１の電流がI0＋ΔIだけ増加し
（トランジスタＴ２はI0−ΔIだけ減少）、トランジ
スタＴ４のコレクター電流もI0＋ΔIだけ増加す
る。又、電流ミラー回路５の出力も、I0−ΔIだけ
減少する。
（トランジスタＴ２はI0−ΔIだけ減少）、トランジ
スタＴ４のコレクター電流もI0＋ΔIだけ増加す
る。又、電流ミラー回路５の出力も、I0−ΔIだけ
減少する。
トランジスタＴ１１，Ｔ１２の電流源は不変
（I0）なので、トランジスタＴ６のコレクターで
は（I0−ΔI）−I0＝−ΔIの変位電流が出来る。こ
れはマイナス（−）なのでトランジスタＴ７を駆
動する電流とはならず、トランジスタＴ７をカツ
トオフにする。この時点で電流ミラー回路６，７
のミラーとしての特性は崩れる。
（I0）なので、トランジスタＴ６のコレクターで
は（I0−ΔI）−I0＝−ΔIの変位電流が出来る。こ
れはマイナス（−）なのでトランジスタＴ７を駆
動する電流とはならず、トランジスタＴ７をカツ
トオフにする。この時点で電流ミラー回路６，７
のミラーとしての特性は崩れる。
よつて、トランジスタＴ１０，Ｔ９を流れる電
流はI0−ΔIとなり、トランジスタＴ８のベース点
では（I0−ΔI）＋ΔI＝I0となる。ΔIがトランジス
タＴ８のベース電流となり、エミツタでは（β＋
１）倍されΔI（β＋１）の電流となる。
流はI0−ΔIとなり、トランジスタＴ８のベース点
では（I0−ΔI）＋ΔI＝I0となる。ΔIがトランジス
タＴ８のベース電流となり、エミツタでは（β＋
１）倍されΔI（β＋１）の電流となる。
出力では、トランジスタＴ４のコレクター電流
が抵抗Ｒ１を通り、 I0＋ΔI−I0−ΔI（β＋１）＝IOUT＝−ΔIβ とな
る。
が抵抗Ｒ１を通り、 I0＋ΔI−I0−ΔI（β＋１）＝IOUT＝−ΔIβ とな
る。
なお、マイナス（−）は吸い込み電流であるこ
とを示す。
とを示す。
不平衡状態（差動増幅回路Ａに信号が入りトラ
ンジスタＴ１がOFF、トランジスタＴ２がON状
態）にあるとき。
ンジスタＴ１がOFF、トランジスタＴ２がON状
態）にあるとき。
トランジスタＴ１の電流がI0−ΔIだけ減少し
（トランジスタＴ２はI0＋ΔIだけ増加）、トランジ
スタＴ４のコレクター電流もI0−ΔIだけ減少す
る。又、電流ミラー回路５の出力電流もI0＋ΔIだ
け増加する。
（トランジスタＴ２はI0＋ΔIだけ増加）、トランジ
スタＴ４のコレクター電流もI0−ΔIだけ減少す
る。又、電流ミラー回路５の出力電流もI0＋ΔIだ
け増加する。
トランジスタＴ１１，Ｔ１２の電流源は不変
（I0）なので、トランジスタＴ６のコレクターで
は（I0＋ΔI）−I0＝ΔIの変位電流が出来る。これ
はプラス（＋）なのでトランジスタＴ７を駆動す
る電流として使われる。よつてトランジスタＴ８
はカツトオフされる。この時点で電流ミラー回路
６，７のミラー特性は崩れる。
（I0）なので、トランジスタＴ６のコレクターで
は（I0＋ΔI）−I0＝ΔIの変位電流が出来る。これ
はプラス（＋）なのでトランジスタＴ７を駆動す
る電流として使われる。よつてトランジスタＴ８
はカツトオフされる。この時点で電流ミラー回路
６，７のミラー特性は崩れる。
トランジスタＴ７のエミツター電流は（１＋
β）倍されΔI（β＋１）となる。
β）倍されΔI（β＋１）となる。
出力では、トランジスタＴ４のコレクター電流
が抵抗Ｒ１を通り、 （I0−ΔI）−I0＋ΔI（β＋１）＝IOUT＝ΔIβとな
る。なお、プラス（＋）は、はき出し電流となる
ことを示す。
が抵抗Ｒ１を通り、 （I0−ΔI）−I0＋ΔI（β＋１）＝IOUT＝ΔIβとな
る。なお、プラス（＋）は、はき出し電流となる
ことを示す。
よつて、入力信号にしたがつて出力電流は、±
ΔI・βとなるように流出入する。（ΔIは信号の大
きさに比例する）。又、βは一定とすれば、リニ
ヤーアンプで逆相型となる。
ΔI・βとなるように流出入する。（ΔIは信号の大
きさに比例する）。又、βは一定とすれば、リニ
ヤーアンプで逆相型となる。
又、スタンバイ時（無信号時）は出力段の電力
用トランジスタＴ７，Ｔ８に電流I0が流れてお
り、このため、出力段でよく起きるＢクラスアン
プのようなクロスオーバー歪みの発生を抑える事
が出来る。このようにして、出力端子２からの出
力は増幅されると共に第２図に示すようなクロス
オーバ歪の無い出力波形を得ることができる。
用トランジスタＴ７，Ｔ８に電流I0が流れてお
り、このため、出力段でよく起きるＢクラスアン
プのようなクロスオーバー歪みの発生を抑える事
が出来る。このようにして、出力端子２からの出
力は増幅されると共に第２図に示すようなクロス
オーバ歪の無い出力波形を得ることができる。
第３図は本考案の他の実施例であつてFM復調
器に応用したものであり、差動増幅回路Ａが二重
平衡型差動増幅器で形成され、電流ミラー回路５
がマルチコレクタからなるトランジスタＴ１３か
ら形成されているが、他は同一である。入力端子
８，９には互いに位相の反転した復調信号が入力
され、端子７に所定のバイアスが供給されて入力
信号が復調される。このような構成においても、
第１図の実施例と同様な効果を得ることは明らか
である。
器に応用したものであり、差動増幅回路Ａが二重
平衡型差動増幅器で形成され、電流ミラー回路５
がマルチコレクタからなるトランジスタＴ１３か
ら形成されているが、他は同一である。入力端子
８，９には互いに位相の反転した復調信号が入力
され、端子７に所定のバイアスが供給されて入力
信号が復調される。このような構成においても、
第１図の実施例と同様な効果を得ることは明らか
である。
上述の如く、本考案の実施例によれば、差動増
幅回路からの出力をPNP複合トランジスタから
電流ミラー回路を介し得て、そのミラー電流を出
力段のバイアス回路に供給して増幅された出力を
得るものであつて、クロスオーバ歪の無い出力を
簡便な回路によつて得ることができる極めて効果
的なものであ。
幅回路からの出力をPNP複合トランジスタから
電流ミラー回路を介し得て、そのミラー電流を出
力段のバイアス回路に供給して増幅された出力を
得るものであつて、クロスオーバ歪の無い出力を
簡便な回路によつて得ることができる極めて効果
的なものであ。
第１図は本考案に係る差動増幅回路に結合され
た増幅回路の一実施例を示す回路図であり、第２
図はその出力波形を示す図であり、第３図は本考
案に係る差動増幅回路に結合された増幅回路の他
の実施例を示す回路図である。 １……入力端子、２……出力端子、３……電源
端子、４……接地端子、５，６，７……電流ミラ
ー回路、Ａ……差動増幅回路、Ｂ……増幅回路。
た増幅回路の一実施例を示す回路図であり、第２
図はその出力波形を示す図であり、第３図は本考
案に係る差動増幅回路に結合された増幅回路の他
の実施例を示す回路図である。 １……入力端子、２……出力端子、３……電源
端子、４……接地端子、５，６，７……電流ミラ
ー回路、Ａ……差動増幅回路、Ｂ……増幅回路。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 差動増幅回路と、NPNトランジスタとPNP
トランジスタが相補的に接続された出力段とそ
のバイアス回路からなり、該差動増幅回路の能
動負荷をなすダイオード接続された複合PNP
トランジスタに結合された第１の電流ミラー回
路のバイアス側のダイオード接続したトランジ
スタのカソードが抵抗を介し前記出力段の
NPNトランジスタとPNPトランジスタの接続
点に接続され出力側のトランジスタのコレクタ
が該NPNトランジスタのベースとダイオード
接続されたNPNトランジスタのアノードに接
続され、該NPNトランジスタと該ダイオード
接続されたNPNトランジスタが第２の電流ミ
ラー回路を形成し、該ダイオード接続された
NPNトランジスタのカソードがダイオード接
続されたPNPトランジスタのアノードに接続
され、該ダイオード接続されたPNPトランジ
スタのカソードが前記出力段のPNPトランジ
スタのベースに接続され、該ダイオード接続さ
れたPNPトランジスタと該PNPトランジスタ
が第３の電流ミラー回路を形成し、該ダイオー
ド接続されたPNPトランジスタが第１の電流
源トランジスタを介し接地され、前記出力段の
NPNトランジスタとPNPトランジスタの接続
点が第２の電流源トランジスタを介して接地さ
れ、前記出力段のNPNトランジスタとPNPト
ランジスタの接続点から出力を得ることを特徴
とする差動増幅回路に結合された増幅回路。 (2) 差動増幅回路が二重平衡型差動増幅器で形成
された第１項記載の差動増幅回路に結合された
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2086684U JPS60134320U (ja) | 1984-02-16 | 1984-02-16 | 差動増幅回路に結合された増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2086684U JPS60134320U (ja) | 1984-02-16 | 1984-02-16 | 差動増幅回路に結合された増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134320U JPS60134320U (ja) | 1985-09-06 |
| JPH0540577Y2 true JPH0540577Y2 (ja) | 1993-10-14 |
Family
ID=30511749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2086684U Granted JPS60134320U (ja) | 1984-02-16 | 1984-02-16 | 差動増幅回路に結合された増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134320U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4835488A (en) * | 1988-01-13 | 1989-05-30 | Tektronix, Inc. | Wideband linearized emitter feedback amplifier |
-
1984
- 1984-02-16 JP JP2086684U patent/JPS60134320U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60134320U (ja) | 1985-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6245724B2 (ja) | ||
| JPS6212692B2 (ja) | ||
| JPH06196945A (ja) | 差動増幅回路 | |
| JPH0540577Y2 (ja) | ||
| KR960012794B1 (ko) | 스테레오 복조회로 | |
| JPH0626287B2 (ja) | 増幅装置 | |
| JP2816584B2 (ja) | プッシュプル出力段を含む増幅器回路 | |
| JPH0773170B2 (ja) | 差動増幅回路 | |
| JP2776318B2 (ja) | 演算増幅回路 | |
| JPS6315766B2 (ja) | ||
| JP2661358B2 (ja) | レベルシフト回路 | |
| JPH0138981Y2 (ja) | ||
| KR830001979B1 (ko) | 전력 증폭 회로 | |
| JPH0258911A (ja) | 電力増幅回路 | |
| JPS6223133Y2 (ja) | ||
| JPS6119549Y2 (ja) | ||
| US20010050586A1 (en) | Low supply voltage analog multiplier | |
| JPH0516767B2 (ja) | ||
| JP2759156B2 (ja) | 増幅回路 | |
| JPH0314820Y2 (ja) | ||
| JPS6259926B2 (ja) | ||
| JPS6123851Y2 (ja) | ||
| JPH035091B2 (ja) | ||
| JPS62117403A (ja) | カレントミラ−回路 | |
| JPS5827539Y2 (ja) | 音声増幅器 |