JP2776318B2 - 演算増幅回路 - Google Patents
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
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- H03F3/3066—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the collectors of complementary power transistors being connected to the output
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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Description
【０００１】
【発明の属する技術分野】本発明は演算増幅回路に関
し、特に最大出力電圧の振幅を大きくした差動増幅回路
に関する。
し、特に最大出力電圧の振幅を大きくした差動増幅回路
に関する。
【０００２】
【従来の技術】第１の従来の演算増幅回路を示す図４の
回路図を参照すると、この回路は、差動対を構成する一
対のＰＮＰ型トランジスタＱ１，及びＱ２と、能動負荷
としてのカレントミラー回路を構成する一対のＮＰＮ型
トランジスタＱ５及びＱ６と、バイアス電流を供給する
定電流源Ｉ１で入力段４０を構成し、２段接続されたＮ
ＰＮ型トランジスタＱ１３及びＱ１４と、トランジスタ
Ｑ１３のコレクタ電流を決定する抵抗Ｒと、レベルシフ
トするため直列接続されたダイオードＤ１，Ｄ２と、バ
イアス電流を供給する定電流源Ｉ３とで増幅段４１を構
成し、ＮＰＮ型トランジスタＱ１１とＰＮＰ型トランジ
スタＱ１２を直列接続して出力段４２を構成している。
回路図を参照すると、この回路は、差動対を構成する一
対のＰＮＰ型トランジスタＱ１，及びＱ２と、能動負荷
としてのカレントミラー回路を構成する一対のＮＰＮ型
トランジスタＱ５及びＱ６と、バイアス電流を供給する
定電流源Ｉ１で入力段４０を構成し、２段接続されたＮ
ＰＮ型トランジスタＱ１３及びＱ１４と、トランジスタ
Ｑ１３のコレクタ電流を決定する抵抗Ｒと、レベルシフ
トするため直列接続されたダイオードＤ１，Ｄ２と、バ
イアス電流を供給する定電流源Ｉ３とで増幅段４１を構
成し、ＮＰＮ型トランジスタＱ１１とＰＮＰ型トランジ
スタＱ１２を直列接続して出力段４２を構成している。
【０００３】トランジスタＱ１のベースには第１の入力
端子５，トランジスタＱ２のベースには第２の入力端子
６が各々接続され、第１の入力端子５，第２の入力端子
６には、通常互いに独立した入力電圧ＶＩＮ１，ＶＩＮ
２が各々印加される。
端子５，トランジスタＱ２のベースには第２の入力端子
６が各々接続され、第１の入力端子５，第２の入力端子
６には、通常互いに独立した入力電圧ＶＩＮ１，ＶＩＮ
２が各々印加される。
【０００４】入力段４０，増幅段４１，出力段４２に
は、高電位Ｖ（＋）電源端子７と低電位Ｖ（−）電源端
子９とが接続される。出力電圧Ｖｏｕｔの出力端子８
は、トランジスタＱ１１，Ｑ１２のエミッタの共通接続
点に接続されている。
は、高電位Ｖ（＋）電源端子７と低電位Ｖ（−）電源端
子９とが接続される。出力電圧Ｖｏｕｔの出力端子８
は、トランジスタＱ１１，Ｑ１２のエミッタの共通接続
点に接続されている。
【０００５】この回路の動作可能な入力最底印加電位Ｖ
ＩＮは、次式となる。
ＩＮは、次式となる。
【０００６】ＶＩＮ＝Ｖ（−）−ＶＢＥ（Ｑ２）＋ＶＣ
Ｅ（ｓａｔ）（Ｑ２）＋ＶＢＥ（Ｑ５）＋ＶＢＥ（Ｑ
６）≒Ｖ（−）＋ＶＢＥ＋ＶＣＥ（ｓａｔ） ここで、ＶＢＥ（Ｑ２）はトランジスタＱ２のベース・
エミッタ間電圧を示す。ＶＣＥ（ｓａｔ）（Ｑ２）はト
ランジスタＱ２のコレクタ・エミッタ間の飽和電圧を示
す。ＶＢＥ（Ｑ５）、ＶＢＥ（Ｑ６）は各々トランジス
タＱ５，Ｑ６のベース・エミッタ間電圧を示す。
Ｅ（ｓａｔ）（Ｑ２）＋ＶＢＥ（Ｑ５）＋ＶＢＥ（Ｑ
６）≒Ｖ（−）＋ＶＢＥ＋ＶＣＥ（ｓａｔ） ここで、ＶＢＥ（Ｑ２）はトランジスタＱ２のベース・
エミッタ間電圧を示す。ＶＣＥ（ｓａｔ）（Ｑ２）はト
ランジスタＱ２のコレクタ・エミッタ間の飽和電圧を示
す。ＶＢＥ（Ｑ５）、ＶＢＥ（Ｑ６）は各々トランジス
タＱ５，Ｑ６のベース・エミッタ間電圧を示す。
【０００７】ＶＢＥは０．６Ｖ程度，ＶＣＥ（ｓａｔ）
は０．２Ｖ程度であるため、上記ＶＩＮは、（Ｖ（−）
＋０．８〔Ｖ〕）までが、入力し得る最底限度の電位と
なる。
は０．２Ｖ程度であるため、上記ＶＩＮは、（Ｖ（−）
＋０．８〔Ｖ〕）までが、入力し得る最底限度の電位と
なる。
【０００８】また、第２の従来の演算増幅回路を示す図
５の回路図を参照すると、この回路は、差動対を多段構
成する一対のＰＮＰ型トランジスタＱ１，Ｑ３：Ｑ２，
Ｑ４と、能動負荷としてのカレントミラー回路を構成す
るＮＰＮ型トランジスタＱ５及びＱ６と、バイアス電流
を供給する定電流源Ｉ１とで入力段５０を構成し、ＰＮ
Ｐ型トランジスタＱ７と、ＮＰＮ型トランジスタＱ８及
びＱ９と、バイアス電流を供給する定電流源Ｉ２及びＩ
３とで増幅段５１を構成し、ＮＰＮ型トランジスタＱ１
５及びＱ１１と、ＰＮＰ型トランジスタＱ１２と、バイ
アス電流を供給する定電流源Ｉ４とで出力段５２を構成
している。
５の回路図を参照すると、この回路は、差動対を多段構
成する一対のＰＮＰ型トランジスタＱ１，Ｑ３：Ｑ２，
Ｑ４と、能動負荷としてのカレントミラー回路を構成す
るＮＰＮ型トランジスタＱ５及びＱ６と、バイアス電流
を供給する定電流源Ｉ１とで入力段５０を構成し、ＰＮ
Ｐ型トランジスタＱ７と、ＮＰＮ型トランジスタＱ８及
びＱ９と、バイアス電流を供給する定電流源Ｉ２及びＩ
３とで増幅段５１を構成し、ＮＰＮ型トランジスタＱ１
５及びＱ１１と、ＰＮＰ型トランジスタＱ１２と、バイ
アス電流を供給する定電流源Ｉ４とで出力段５２を構成
している。
【０００９】この回路の動作可能な最底入力印加電圧Ｖ
ＩＮは、次式となる。
ＩＮは、次式となる。
【００１０】ＶＩＮ＝Ｖ（−）−ＶＢＥ（Ｑ２）−ＶＢ
Ｅ（Ｑ４）＋ＶＣＥ（ｓａｔ）（Ｑ４）−ＶＢＥ（Ｑ
７）＋ＶＢＥ（Ｑ８）＋ＶＢＥ（Ｑ９）≒Ｖ（−）−Ｖ
ＢＥ＋ＶＣＥ（ｓａｔ）＝Ｖ（−）−０．４〔Ｖ〕 以上から、最底入力印加電位ＶＩＮについては、図４の
入力段４０よりも図５の入力段５０の方が、１．２Ｖ程
度低くなっているため、それだけ入力段５０の方が有利
となっていることが判別した。
Ｅ（Ｑ４）＋ＶＣＥ（ｓａｔ）（Ｑ４）−ＶＢＥ（Ｑ
７）＋ＶＢＥ（Ｑ８）＋ＶＢＥ（Ｑ９）≒Ｖ（−）−Ｖ
ＢＥ＋ＶＣＥ（ｓａｔ）＝Ｖ（−）−０．４〔Ｖ〕 以上から、最底入力印加電位ＶＩＮについては、図４の
入力段４０よりも図５の入力段５０の方が、１．２Ｖ程
度低くなっているため、それだけ入力段５０の方が有利
となっていることが判別した。
【００１１】一方、図４の出力段４２，図５の出力段５
２の各最大出力電圧Ｖｏｕｔの波形を示す図６，図７を
参照する。
２の各最大出力電圧Ｖｏｕｔの波形を示す図６，図７を
参照する。
【００１２】まず、図４の出力段４２においては、低電
位Ｖ（−）からトランジスタＱ１４のＶＣＥ（ｓａｔ）
とトランジスタＱ１２のＶＢＥとの電圧分だけ上昇した
電位が正常動作の最低電位となる。一方、正常動作の最
高電位は、高電位Ｖ（＋）からトランジスタＱ１１のＶ
ＢＥと、定電流源Ｉ３を構成するトランジスタのＶＣＥ
（ｓａｔ）との電圧分だけ下降した電位となり、図６に
示す出力波形となる。
位Ｖ（−）からトランジスタＱ１４のＶＣＥ（ｓａｔ）
とトランジスタＱ１２のＶＢＥとの電圧分だけ上昇した
電位が正常動作の最低電位となる。一方、正常動作の最
高電位は、高電位Ｖ（＋）からトランジスタＱ１１のＶ
ＢＥと、定電流源Ｉ３を構成するトランジスタのＶＣＥ
（ｓａｔ）との電圧分だけ下降した電位となり、図６に
示す出力波形となる。
【００１３】次に、図５の出力段５２においては、低電
位Ｖ（−）側は図４の場合と共通するが、高電位Ｖ
（＋）側はトランジスタＱ１５，Ｑ１１がダーリントン
接続されているため、２倍ＶＢＥと定電流源Ｉ３を構成
するトランジスタのＶＣＥ（ｓａｔ）との電圧分だけ下
降するから、図７の出力波形が得られる。
位Ｖ（−）側は図４の場合と共通するが、高電位Ｖ
（＋）側はトランジスタＱ１５，Ｑ１１がダーリントン
接続されているため、２倍ＶＢＥと定電流源Ｉ３を構成
するトランジスタのＶＣＥ（ｓａｔ）との電圧分だけ下
降するから、図７の出力波形が得られる。
【００１４】以上から、最大出力電圧振幅については、
図４の方が０．６Ｖ程度大きいことが判明した。
図４の方が０．６Ｖ程度大きいことが判明した。
【００１５】このような最大出力電圧振幅をさらに大き
くした第３の従来技術として、特開平１−１４１４０７
号公報に記載された図８の回路図を参照すると、この回
路は、増幅段と出力段とが示されており、ドライブトラ
ンジスタ２２と、ダイオード２３，２４と、定電流負荷
トランジスタ２１とが直列接続され、出力トランジスタ
２５，２６は、互いにエミッタを共通接続し、ダイオー
ド２３，２４の直列体の両端にベースを接続し、前記共
通エミッタは分圧抵抗１１，１２でバイアスされてい
る。抵抗１３，トランジスタ２７，２９，定電流源から
なるカレントミラー回路の入力に、トランジスタ２５の
コレクタを接続し、出力に出力端子８が接続されてい
る。抵抗１４，トランジスタ２８，１０，定電流源１６
からなるカレントミラー回路の入力に、トランジスタ２
６のコレクタを接続し、出力には出力端子８が接続され
ている。
くした第３の従来技術として、特開平１−１４１４０７
号公報に記載された図８の回路図を参照すると、この回
路は、増幅段と出力段とが示されており、ドライブトラ
ンジスタ２２と、ダイオード２３，２４と、定電流負荷
トランジスタ２１とが直列接続され、出力トランジスタ
２５，２６は、互いにエミッタを共通接続し、ダイオー
ド２３，２４の直列体の両端にベースを接続し、前記共
通エミッタは分圧抵抗１１，１２でバイアスされてい
る。抵抗１３，トランジスタ２７，２９，定電流源から
なるカレントミラー回路の入力に、トランジスタ２５の
コレクタを接続し、出力に出力端子８が接続されてい
る。抵抗１４，トランジスタ２８，１０，定電流源１６
からなるカレントミラー回路の入力に、トランジスタ２
６のコレクタを接続し、出力には出力端子８が接続され
ている。
【００１６】このような回路の最大電圧振幅について
は、トランジスタ２９のＶＣＥ（ｓａｔ），トランジス
タ１０のＶＣＥ（ｓａｔ）の電圧分が各々下降，上昇す
るため、図４の場合に比較して、さらに１．２Ｖ程度拡
大することが判別した。
は、トランジスタ２９のＶＣＥ（ｓａｔ），トランジス
タ１０のＶＣＥ（ｓａｔ）の電圧分が各々下降，上昇す
るため、図４の場合に比較して、さらに１．２Ｖ程度拡
大することが判別した。
【００１７】即ち、出力段のトランジスタはエミッタ接
地となすことが好ましいことが判別している。
地となすことが好ましいことが判別している。
【００１８】しかしながら、増幅段、出力段を構成する
素子数が１６個となり、図４の８個，図５の８個と比較
すると多くなっており、高集積化の妨げとなっている。
この種の演算増幅器は、同一構成で一枚の半導体基板に
多数形成する場合が多く、この場合は特に高集積化の妨
げが著しく、さらには高信頼性を確保する上でも妨げと
なっている。
素子数が１６個となり、図４の８個，図５の８個と比較
すると多くなっており、高集積化の妨げとなっている。
この種の演算増幅器は、同一構成で一枚の半導体基板に
多数形成する場合が多く、この場合は特に高集積化の妨
げが著しく、さらには高信頼性を確保する上でも妨げと
なっている。
【００１９】また、出力段の電流の吐き出し、吸い込み
ともに、カレントミラー回路の役割りとなっているた
め、このカレントミラー回路に流れる電流以上の電流を
駆動することができないという欠点がある。
ともに、カレントミラー回路の役割りとなっているた
め、このカレントミラー回路に流れる電流以上の電流を
駆動することができないという欠点がある。
【００２０】さらに、増幅段の回路は、低電流で駆動で
きるようにして、消費電流の低減を図ることが好まし
い。このためには、構成素子数を少なくすると共に、ベ
ース接地等のトランジスタを用いないようにすることも
重要である。
きるようにして、消費電流の低減を図ることが好まし
い。このためには、構成素子数を少なくすると共に、ベ
ース接地等のトランジスタを用いないようにすることも
重要である。
【００２１】
【発明が解決しようとする課題】以上の知見及び諸問題
点に鑑み、本発明では次の課題を揚げる。
点に鑑み、本発明では次の課題を揚げる。
【００２２】（１）正常動作の可能な入力印加電圧のレ
ンジを拡大すること。
ンジを拡大すること。
【００２３】（２）最大出力電圧の振幅を拡大するこ
と。
と。
【００２４】（３）特に増幅段の構成素子数の低減，消
費電力の低減化をはかること。
費電力の低減化をはかること。
【００２５】（４）出力段の駆動電流の範囲を広くする
こと。
こと。
【００２６】（５）高集積化に適した回路構成とするこ
と。
と。
【００２７】
【課題を解決するための手段】本発明の解決手段は、第
１，第２の入力電圧の差分を出力する入力回路と、前記
差分を増幅する増幅回路と、前記増幅回路の出力によ
り、後段を駆動できるようにドライブするドライブ回路
と、前記後段となる出力回路とを備えた演算増幅回路に
おいて、前記増幅回路は、第１の定電流源と第１のトラ
ンジスタとの直列回路と、第２の定電流源と第２のトラ
ンジスタとの直列回路とを有し、前記第１のトランジス
タのエミッタと前記第２のトランジスタのベースとが接
続され、前記第１のトランジスタのベースには前記差分
が印加されていることと、前記ドライブ回路は、コレク
タ同士及びエミッタ同士を各々共通接続した第３，第４
のトランジスタと第３の定電流源との直列回路を有し、
前記第のトランジスタのベース・コレクタが共通接続さ
れており、前記第３のトランジスタのベースが前記第２
のトランジスタのエミッタに接続されていることと、前
記出力回路の入力は、前記第２のトランジスタのコレク
タと、前記第４のトランジスタのベースとすることとを
特徴とする。
１，第２の入力電圧の差分を出力する入力回路と、前記
差分を増幅する増幅回路と、前記増幅回路の出力によ
り、後段を駆動できるようにドライブするドライブ回路
と、前記後段となる出力回路とを備えた演算増幅回路に
おいて、前記増幅回路は、第１の定電流源と第１のトラ
ンジスタとの直列回路と、第２の定電流源と第２のトラ
ンジスタとの直列回路とを有し、前記第１のトランジス
タのエミッタと前記第２のトランジスタのベースとが接
続され、前記第１のトランジスタのベースには前記差分
が印加されていることと、前記ドライブ回路は、コレク
タ同士及びエミッタ同士を各々共通接続した第３，第４
のトランジスタと第３の定電流源との直列回路を有し、
前記第のトランジスタのベース・コレクタが共通接続さ
れており、前記第３のトランジスタのベースが前記第２
のトランジスタのエミッタに接続されていることと、前
記出力回路の入力は、前記第２のトランジスタのコレク
タと、前記第４のトランジスタのベースとすることとを
特徴とする。
【００２８】特に前記出力回路が、エミッタを各々定電
位源に接続し、かつコレクタを共通接続した互いに逆導
電型の一対のトランジスタからなり、これらトランジス
タのベースに前段からの入力を印加することを特徴とす
る。
位源に接続し、かつコレクタを共通接続した互いに逆導
電型の一対のトランジスタからなり、これらトランジス
タのベースに前段からの入力を印加することを特徴とす
る。
【００２９】また、特に、前記入力回路が、第４の定電
流源にエミッタを共通接続した第５，第６のトランジス
タと、前記第５，第６のトランジスタのコレクタと低電
位源との間に接続されたカレントミラー回路と、前記第
１の入力電圧をベースに前記第５のトランジスタのベー
スをエミッタに、前記低電位源をコレクタに、各々接続
した第７のトランジスタと、前記第２の入力電圧をベー
スに、前記第６のトランジスタのベースをエミッタに、
前記低電位源をコレクタに各々接続した第８のトランジ
スタとを有することを特徴とする。
流源にエミッタを共通接続した第５，第６のトランジス
タと、前記第５，第６のトランジスタのコレクタと低電
位源との間に接続されたカレントミラー回路と、前記第
１の入力電圧をベースに前記第５のトランジスタのベー
スをエミッタに、前記低電位源をコレクタに、各々接続
した第７のトランジスタと、前記第２の入力電圧をベー
スに、前記第６のトランジスタのベースをエミッタに、
前記低電位源をコレクタに各々接続した第８のトランジ
スタとを有することを特徴とする。
【００３０】本発明によれば増幅回路が大きい入力印加
電圧に対応でき、また出力回路を駆動する信号は、増幅
回路とドライブ回路とから互いに独立して供給している
ため、出力回路をドライブするのに好適なレベルとなっ
ている。特に出力回路をコレクタ接合のエミッタ接地と
した場合等には、最大出力電圧の振幅を拡大することが
でき、また正常動作可能な入力印加電圧をも拡大し、さ
らに構成素子数の低減にともなう低消費電力化を達成す
ることができる。
電圧に対応でき、また出力回路を駆動する信号は、増幅
回路とドライブ回路とから互いに独立して供給している
ため、出力回路をドライブするのに好適なレベルとなっ
ている。特に出力回路をコレクタ接合のエミッタ接地と
した場合等には、最大出力電圧の振幅を拡大することが
でき、また正常動作可能な入力印加電圧をも拡大し、さ
らに構成素子数の低減にともなう低消費電力化を達成す
ることができる。
【００３１】
【発明の実施の形態】本発明の第１の実施の形態を示す
図１の回路図を参照すると、この実施の形態は入力回路
１と増幅回路２とドライブ回路３と出力回路４とを順に
接続した回路からなる。
図１の回路図を参照すると、この実施の形態は入力回路
１と増幅回路２とドライブ回路３と出力回路４とを順に
接続した回路からなる。
【００３２】入力回路１は、エミッタを共通接続したＰ
ＮＰ型トランジスタＱ３，Ｑ４からなる差動対と、トラ
ンジスタＱ３，Ｑ４のコレクタと低電位Ｖ（−）電源源
端子９との間に接続されたＮＰＮ型トランジスタＱ５，
Ｑ６からなるカレントミラー回路と、第１の入力端子５
をベースに、トランジスタＱ３のベースをエミッタに、
端子９をコレクタに各々接続したＰＮＰ型トランジスタ
Ｑ１と、第２の入力端子６をベースに、トランジスタＱ
４のベースをエミッタに、端子９をコレクタに各々接続
したＰＮＰ型トランジスタＱ２と、高電位Ｖ（＋）電源
端子７と上記共通エミッタとの間に接続した定電流源Ｉ
１とを備える。尚、トランジスタＱ５のコレクタとベー
スとが接続されている。
ＮＰ型トランジスタＱ３，Ｑ４からなる差動対と、トラ
ンジスタＱ３，Ｑ４のコレクタと低電位Ｖ（−）電源源
端子９との間に接続されたＮＰＮ型トランジスタＱ５，
Ｑ６からなるカレントミラー回路と、第１の入力端子５
をベースに、トランジスタＱ３のベースをエミッタに、
端子９をコレクタに各々接続したＰＮＰ型トランジスタ
Ｑ１と、第２の入力端子６をベースに、トランジスタＱ
４のベースをエミッタに、端子９をコレクタに各々接続
したＰＮＰ型トランジスタＱ２と、高電位Ｖ（＋）電源
端子７と上記共通エミッタとの間に接続した定電流源Ｉ
１とを備える。尚、トランジスタＱ５のコレクタとベー
スとが接続されている。
【００３３】増幅回路２は、端子７に接続された定電流
源Ｉ２，Ｉ３と、定電流源Ｉ２をエミッタ，端子９をコ
レクタ，トランジスタＱ６のコレクタをベースに各々接
続したＰＮＰ型トランジスタＱ７と、定電流源Ｉ３をコ
レクタに、トランジスタＱ７のエミッタをベースに各々
接続したＮＰＮ型トランジスタＱ８とを備える。
源Ｉ２，Ｉ３と、定電流源Ｉ２をエミッタ，端子９をコ
レクタ，トランジスタＱ６のコレクタをベースに各々接
続したＰＮＰ型トランジスタＱ７と、定電流源Ｉ３をコ
レクタに、トランジスタＱ７のエミッタをベースに各々
接続したＮＰＮ型トランジスタＱ８とを備える。
【００３４】ドライブ回路３は、端子７に接続した定電
流源Ｉ４と、定電流源Ｉ４にコレクタを共通接続し、端
子９にエミッタを共通接続したＮＰＮ型トランジスタＱ
９，Ｑ１０とを備える。このトランジスタＱ１０のベー
ス・コレクタは接続されている。トランジスタＱ９のベ
ースは、トランジスタＱ８のエミッタに接続されてい
る。
流源Ｉ４と、定電流源Ｉ４にコレクタを共通接続し、端
子９にエミッタを共通接続したＮＰＮ型トランジスタＱ
９，Ｑ１０とを備える。このトランジスタＱ１０のベー
ス・コレクタは接続されている。トランジスタＱ９のベ
ースは、トランジスタＱ８のエミッタに接続されてい
る。
【００３５】出力回路４は、ＰＮＰ型トランジスタＱ１
６とＮＰＮ型トランジスタＱ１７とのコレクタを共通接
続して、出力端子８となし、トランジスタＱ１６のベー
スはトランジスタＱ８のコレクタに、トランジスタＱ１
７のベースはトランジスタＱ１０のベースに各々接続さ
れ、トランジスタＱ１６のエミッタは端子７に、トラン
ジスタＱ１７のエミッタは端子９に各々接続されてい
る。
６とＮＰＮ型トランジスタＱ１７とのコレクタを共通接
続して、出力端子８となし、トランジスタＱ１６のベー
スはトランジスタＱ８のコレクタに、トランジスタＱ１
７のベースはトランジスタＱ１０のベースに各々接続さ
れ、トランジスタＱ１６のエミッタは端子７に、トラン
ジスタＱ１７のエミッタは端子９に各々接続されてい
る。
【００３６】以上の各回路１乃至４は、いずれも端子
７，９から電源電圧が与えられる。
７，９から電源電圧が与えられる。
【００３７】出力回路４は、コレクタ共通接合のエミッ
タ接地のトランジスタＱ１６，Ｑ１７を使用しているた
め、出力電圧振幅の減少は、上端下端各々ＶＣＥ（ｓａ
ｔ）の電圧分だけである。
タ接地のトランジスタＱ１６，Ｑ１７を使用しているた
め、出力電圧振幅の減少は、上端下端各々ＶＣＥ（ｓａ
ｔ）の電圧分だけである。
【００３８】入力回路１の正常動作可能な入力印加電位
は、図５の場合と共通した〔Ｖ（−）−０．４〕Ｖ程度
である。
は、図５の場合と共通した〔Ｖ（−）−０．４〕Ｖ程度
である。
【００３９】ここで、トランジスタＱ７，Ｑ８，Ｑ９の
回路構成と、入力回路１のトランジスタＱ２，Ｑ４との
組み合わせにより、Ｖ（−）側の動作可能な入力印加電
圧は、図５の従来例と共通する。
回路構成と、入力回路１のトランジスタＱ２，Ｑ４との
組み合わせにより、Ｖ（−）側の動作可能な入力印加電
圧は、図５の従来例と共通する。
【００４０】また、トランジスタＱ１６のベースは、ト
ランジスタＱ８のコレクタと接続しており、トランジス
タＱ１７のベースは、ベースとコレクタを接続したトラ
ンジスタＱ１０のベースと接続し、トランジスタＱ９お
よびＱ１０はコレクタを定電流源Ｉ４に接続し、エミッ
タを負電源電圧に接続している。また、トランジスタＱ
９のベースはトランジスタＱ８のエミッタに接続してい
る。これは、トランジスタＱ８のコレクタとエミッタか
ら信号を取り出すことによる位相の反転を同位相とする
ための回路構成である。これらの構成により、出力回路
４を構成した実施の形態においては出力回路４のトラン
ジスタＱ１，Ｑ１７は、ＶＣＥ（ｓａｔ）まで動作する
ので、出力電圧はＶ（−）−ＶＣＥ（ｓａｔ）（Ｑ１
２）からＶ（＋）−ＶＣＥ（ｓａｔ）（Ｑ１２）まで得
ることができる。
ランジスタＱ８のコレクタと接続しており、トランジス
タＱ１７のベースは、ベースとコレクタを接続したトラ
ンジスタＱ１０のベースと接続し、トランジスタＱ９お
よびＱ１０はコレクタを定電流源Ｉ４に接続し、エミッ
タを負電源電圧に接続している。また、トランジスタＱ
９のベースはトランジスタＱ８のエミッタに接続してい
る。これは、トランジスタＱ８のコレクタとエミッタか
ら信号を取り出すことによる位相の反転を同位相とする
ための回路構成である。これらの構成により、出力回路
４を構成した実施の形態においては出力回路４のトラン
ジスタＱ１，Ｑ１７は、ＶＣＥ（ｓａｔ）まで動作する
ので、出力電圧はＶ（−）−ＶＣＥ（ｓａｔ）（Ｑ１
２）からＶ（＋）−ＶＣＥ（ｓａｔ）（Ｑ１２）まで得
ることができる。
【００４１】また、出力回路４のトランジスタＱ１６
は、増幅回路２からベース制御され、トランジスタＱ１
７はドライブ回路３からベース制御されている。即ち、
出力電流の流れ出し側と吸い込み側とで、各々独立して
作用する。
は、増幅回路２からベース制御され、トランジスタＱ１
７はドライブ回路３からベース制御されている。即ち、
出力電流の流れ出し側と吸い込み側とで、各々独立して
作用する。
【００４２】この実施の形態の最大出力電圧を示す図２
の波形図を参照すると、上端下端とも０．２Ｖ程度でク
リップされるだけであるから、ほぼ電源電圧に近い振幅
の出力電圧が得られる。
の波形図を参照すると、上端下端とも０．２Ｖ程度でク
リップされるだけであるから、ほぼ電源電圧に近い振幅
の出力電圧が得られる。
【００４３】この実施の形態では、トランジスタＱ１，
Ｑ２，Ｑ３，Ｑ４，Ｑ７，Ｑ１６がＰＮＰ型のバイポー
ラ・トランジスタからなり、トランジスタＱ５，Ｑ６，
Ｑ８，Ｑ９，Ｑ１０，Ｑ１７がＮＰＮ型のバイポーラ・
トランジスタからなるが、これと逆導電型のバイポーラ
ト・トランジスタからなる第２の実施の形態がある。
Ｑ２，Ｑ３，Ｑ４，Ｑ７，Ｑ１６がＰＮＰ型のバイポー
ラ・トランジスタからなり、トランジスタＱ５，Ｑ６，
Ｑ８，Ｑ９，Ｑ１０，Ｑ１７がＮＰＮ型のバイポーラ・
トランジスタからなるが、これと逆導電型のバイポーラ
ト・トランジスタからなる第２の実施の形態がある。
【００４４】この第２の実施の形態を示す図３の回路図
を参照すると、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４，
Ｑ７，Ｑ１６がＮＰＮ型のバイポーラ・トランジスタか
らなり、その他のトランジスタがＰＮＰ型のバイポーラ
・トランジスタからなり、これに従い接続関係が変更さ
れているが、回路動作と効果は、上述した第１の実施の
形態の場合と共通しているため、共通した算用数字やア
ルファベット等で図示するに留め、説明を省略する。
を参照すると、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４，
Ｑ７，Ｑ１６がＮＰＮ型のバイポーラ・トランジスタか
らなり、その他のトランジスタがＰＮＰ型のバイポーラ
・トランジスタからなり、これに従い接続関係が変更さ
れているが、回路動作と効果は、上述した第１の実施の
形態の場合と共通しているため、共通した算用数字やア
ルファベット等で図示するに留め、説明を省略する。
【００４５】上述した第１，第２の実施の形態によれ
ば、増幅回路の素子数が４個、ドライブ回路３の素子数
が３個となっているため、第３の従来技術の場合に比較
して、約半分で済み、比較的大きな電流を流す必要もな
いため、構成素子数が少なく、低消費電力化が実現でき
るという効果もある。
ば、増幅回路の素子数が４個、ドライブ回路３の素子数
が３個となっているため、第３の従来技術の場合に比較
して、約半分で済み、比較的大きな電流を流す必要もな
いため、構成素子数が少なく、低消費電力化が実現でき
るという効果もある。
【００４６】
【発明の効果】以上説明したように、本発明によれば特
に出力回路をコレクタ接合のエミッタ接地とし、また特
に入力回路を多段構成とし、増幅回路、ドライブ段回路
を入力回路の構成に適応させた構成としたことにより、
動作可能な入力印加電位が低電位電源以下からとなり、
かつ最大出力電圧を大きくした回路を提供できるとうい
効果が得られ、上述した各課がことごとく違成された。
に出力回路をコレクタ接合のエミッタ接地とし、また特
に入力回路を多段構成とし、増幅回路、ドライブ段回路
を入力回路の構成に適応させた構成としたことにより、
動作可能な入力印加電位が低電位電源以下からとなり、
かつ最大出力電圧を大きくした回路を提供できるとうい
効果が得られ、上述した各課がことごとく違成された。
【図１】本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】第１の実施の形態の動作を示す波形図である。
【図３】本発明の第２の実施の形態を示す回路図であ
る。
る。
【図４】第１の従来技術の演算増幅回路を示す回路図で
ある。
ある。
【図５】第２の従来技術の演算増幅回路を示す回路図で
ある。
ある。
【図６】第１の従来技術の動作を示す波形図である。
【図７】第２の従来技術の動作を示す波形図である。
【図８】第３の従来技術を示す回路図である。
１ 入力回路 ２ 増幅回路 ３ ドライブ回路 ４ 出力回路 ５，６ 入力端子 ７，９ 電源端子 ８ 出力端子 １１，１２，１３，１４ 抵抗 １５，１６，Ｉ１乃至Ｉ４ 定電流源 ２３，２４，Ｄ１，Ｄ２ ダイオード １０，２２，２５，２８，Ｑ５，Ｑ６，Ｑ８乃至Ｑ１
０，Ｑ１１，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１７ ＮＰ
Ｎ型バイポーラ・トランジスタ ２１，２６，２７，２９，Ｑ１乃至Ｑ４，Ｑ７，Ｑ１
２，Ｑ１６ ＰＮＰ型バイポーラ・トランジスタ ４０，５０ 入力段 ４１，５１ 増幅段 ４２，５２ 出力段
０，Ｑ１１，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１７ ＮＰ
Ｎ型バイポーラ・トランジスタ ２１，２６，２７，２９，Ｑ１乃至Ｑ４，Ｑ７，Ｑ１
２，Ｑ１６ ＰＮＰ型バイポーラ・トランジスタ ４０，５０ 入力段 ４１，５１ 増幅段 ４２，５２ 出力段
Claims (3)
- 【請求項１】 第１，第２の入力電圧の差分を出力する
入力回路と、前記差分を増幅する増幅回路と、前記増幅
回路の出力により、後段を駆動できるようにドライブす
るドライブ回路と、前記後段となる出力回路とを備えた
演算増幅回路において、 前記増幅回路は、第１の定電流源と第１のトランジスタ
との直列回路と、第２の定電流源と第２のトランジスタ
との直列回路とを有し、前記第１のトランジスタのエミ
ッタと前記第２のトランジスタのベースとが接続され、
前記第１のトランジスタのベースには前記差分が印加さ
れていることと、 前記ドライブ回路は、コレクタ同士及びエミッタ同士を
各々共通接続した第３，第４のトランジスタと第３の定
電流源との直列回路を有し、前記第４のトランジスタの
ベース・コレクタが共通接続されており、前記第３のト
ランジスタのベースが前記第２のトランジスタのエミッ
タに接続されていることと、 前記出力回路の入力は、前記第２のトランジスタのコレ
クタと、前記第４のトランジスタのベースとすることと
を特徴とする演算増幅回路。 - 【請求項２】 前記出力回路が、エミッタを各々定電位
源に接続し、かつコレクタを共通接続した互いに逆導電
型の一対のトランジスタからなり、これらトランジスタ
のベースに前段からの入力を印加する請求項１記載の演
算増幅回路。 - 【請求項３】 前記入力回路が、第４の定電流源にエミ
ッタを共通接続した第５，第６のトランジスタと、前記
第５，第６のトランジスタのコレクタと低電位源との間
に接続されたカレントミラー回路と、前記第１の入力電
圧をベースに前記第５のトランジスタのベースをエミッ
タに、前記低電位源をコレクタに、各々接続した第７の
トランジスタと、前記第２の入力電圧をベースに、前記
第６のトランジスタのベースをエミッタに、前記低電位
源をコレクタに各々接続した第８のトランジスタとを有
する請求項１記載の演算増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7222397A JP2776318B2 (ja) | 1995-08-30 | 1995-08-30 | 演算増幅回路 |
| US08/705,167 US5705952A (en) | 1995-08-30 | 1996-08-29 | Operational amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7222397A JP2776318B2 (ja) | 1995-08-30 | 1995-08-30 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0969735A JPH0969735A (ja) | 1997-03-11 |
| JP2776318B2 true JP2776318B2 (ja) | 1998-07-16 |
Family
ID=16781739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7222397A Expired - Fee Related JP2776318B2 (ja) | 1995-08-30 | 1995-08-30 | 演算増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5705952A (ja) |
| JP (1) | JP2776318B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3617433B2 (ja) * | 2000-09-05 | 2005-02-02 | 株式会社デンソー | 駆動回路 |
| DE102004052214A1 (de) * | 2004-10-18 | 2006-05-04 | Atmel Germany Gmbh | Ansteuerschaltung einer Strom und/oder Spannungssteuerung einer elektronischen Schaltung |
| TWI423729B (zh) * | 2010-08-31 | 2014-01-11 | Au Optronics Corp | 整合放大器的源級驅動器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01141407A (ja) * | 1987-11-28 | 1989-06-02 | Mitsubishi Electric Corp | 演算増幅器 |
| JPH01278108A (ja) * | 1988-04-28 | 1989-11-08 | Nec Corp | 差動増幅回路 |
| US5166636A (en) * | 1991-07-09 | 1992-11-24 | Sgs-Thomson Microelectronics, Inc. | Dynamic biasing for class a amplifier |
-
1995
- 1995-08-30 JP JP7222397A patent/JP2776318B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-29 US US08/705,167 patent/US5705952A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0969735A (ja) | 1997-03-11 |
| US5705952A (en) | 1998-01-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980331 |
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