JP3380927B2 - オペアンプ - Google Patents
オペアンプInfo
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- transistors
- operational amplifier
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、低電源電圧によって動
作するオペアンプに係り、特に、オフセット及びオフセ
ットドリフトを低減するためのオペアンプの回路構成に
関する。 【０００２】 【従来の技術】従来から、低電源電圧によって動作する
オペアンプとしては、図２に示すようなオペアンプ５１
がある。このオペアンプ５１は、差動入力段に１対のト
ランジスタＱ５１，Ｑ５２を使用し、トランジスタＱ５
２のコレクタとトランジスタＱ５８のベースとが接続さ
れていて、トランジスタＱ５８とＱ５９とはダーリント
ン接続されている。 【０００３】 【発明が解決しようとする課題】ところが、上記のよう
なオペアンプ５１に外部から帰還をかけて動作させたと
き、トランジスタＱ５１，Ｑ５２のコレクタ電位Ｖｃ5
1，Ｖｃ52は次に示すようになる。 【０００４】 【数１】 Ｖｃ51＝Ｖｂｅ（Ｑ５４）＝１×Ｖｂｅ＝０．７Ｖ Ｖｃ52＝Ｖｂｅ（Ｑ５９）＋Ｖｂｅ（Ｑ５８）＝２×Ｖ
ｂｅ＝１．４Ｖ 【０００５】従って、トランジスタＱ５１，Ｑ５２のコ
レクタ・エミッタ電圧Ｖｃｅが異なる。アーリー効果に
より、トランジスタＱ５１，Ｑ５２のコレクタ電流が異
なるので、トランジスタＱ５１，Ｑ５２のベース・エミ
ッタ電圧Ｖｂｅにミスマッチが生じ、それ故、出力Ｖｏ
にオフセットが生じて、オペアンプ５１の利得倍の誤差
になる。また、トランジスタＱ５１，Ｑ５２のコレクタ
出力をＮＰＮトランジスタＱ８のベースで受けている
が、ＮＰＮトランジスタの増幅率ｈFEは温度特性が大き
いので、出力Ｖｏにオフセットドリフトが生じる要因の
一つとなる。 【０００６】上記問題点を解決するために、オフセット
やオフセットドリフトを低減する回路を付加した場合に
は、オペアンプを動作させる電源電圧の最小値を小さく
することができず、最低電源電圧を上げなければならな
い。 【０００７】本発明は、上述した問題点を解決するため
になされたもので、動作させる電源電圧の最小値を上げ
ることなしに、オフセット及びオフセットドリフトを低
減することができるオペアンプを提供することを目的と
する。 【０００８】 【課題を解決するための手段】上記目的を達成するため
に本発明は、２つの信号が入力される差動入力段を有
し、低電源電圧によって動作して単一信号を出力するオ
ペアンプにおいて、上記差動入力段に１対のトランジス
タを使用し、これらのトランジスタの各出力端に接続さ
れる負荷に関し、これらの負荷は、電源電圧を上げるこ
となく、各々に前記各出力端に出力される電圧が等しく
なるように対称に接続されているものである。 【０００９】上記の構成によれば、１対のトランジスタ
の各出力端に接続される負荷が対称になっているので、
各トランジスタの出力電位を等しくすることが容易にで
き、こうすることで、各トランジスタのコレクタ・エミ
ッタ電圧が等しくなり、アーリー効果を無視することが
できるようになって、各トランジスタに流れるコレクタ
電流が等しくなる。コレクタ電流が等しいので、各トラ
ンジスタのベース・エミッタ電圧のミスマッチを抑える
ことができる。 【００１０】 【実施例】以下、本発明を具体化した一実施例について
図１を参照して説明する。オペアンプ１は、低電源電圧
Ｖｃｃ，−Ｖｅｅによって動作し、２つの電圧（信号）
Ｖ＋，Ｖ−が入力される差動入力段２と、差動入力段２
に入力された電圧を増幅する増幅段３と、増幅段３によ
って増幅された電圧を出力する出力段４とで構成され
る。差動入力段２は、差動入力としてトランジスタＱ
１，Ｑ２が使用され、トランジスタＱ１，Ｑ２のコレク
タ（出力端）はそれぞれトランジスタＱ６，Ｑ７（負
荷）のベースと接続されている。トランジスタＱ６，Ｑ
７は、何れもコレクタが−Ｖｅｅに接続されたＶＰＮＰ
トランジスタであり、回路中で対称に配置さる。 【００１１】トランジスタＱ１，Ｑ２のコレクタ出力
は、トランジスタＱ３，Ｑ４，Ｑ５より構成されるカレ
ント・ミラー回路により単一出力へ変換され、増幅段３
に入力される。なお、トランジスタＱ４，Ｑ５のエミッ
タには、それぞれ抵抗Ｒ１，Ｒ２が接続されている。ま
た、出力段４からは増幅された電圧Ｖｏが出力される。
出力段４には、定電流源Ｉ１を有し、トランジスタＱ１
３，Ｑ１４でなるミラー回路が含まれる。 【００１２】トランジスタＱ１，Ｑ２のコレクタ電位Ｖ
ｃ1 ，Ｖｃ2 は次に示すようになる。 【００１３】 【数２】 Ｖｃ1 ＝Ｖｂｅ（Ｑ４）＋Ｖｂｅ（Ｑ３）−Ｖｂｅ（Ｑ６）≒０．７Ｖ Ｖｃ2 ＝Ｖｂｅ（Ｑ９）＋Ｖｂｅ（Ｑ８）−Ｖｂｅ（Ｑ７）≒０．７Ｖ 【００１４】従って、トランジスタＱ１，Ｑ２のコレク
タ・エミッタ電圧Ｖｃｅが等しくなり、アーリー効果が
キャンセルできるので、トランジスタＱ１，Ｑ２に流れ
るコレクタ電流も等しくなる。コレクタ電流が等しくな
るので、トランジスタＱ１，Ｑ２のベース・エミッタ電
圧Ｖｂｅのミスマッチが小さくなる。従って、トランジ
スタＱ１，Ｑ２のコレクタ電位Ｖｃ1 ，Ｖｃ2 が等しく
なるように回路構成することにより、オフセットを低減
できる。 【００１５】また、トランジスタＱ１，Ｑ２の各コレク
タ出力を、コレクタが−Ｖｅｅに接続されたＶＰＮＰト
ランジスタＱ６，Ｑ７のベースでそれぞれ受けている
が、ＰＮＰトランジスタの増幅率ｈFEはＮＰＮトランジ
スタの増幅率ｈFEよりも温度特性が小さいので、オフセ
ットドリフトが軽減できる。なお、このオペアンプ１を
使用するとき、電源電圧Ｖｃｃは、常温の場合、Ｖｃｃ
＝±０．８Ｖ程度まで動作可能であるので、このオペア
ンプ１は、低電源電圧動作のオペアンプ１として使用す
ることができる。また、ＶＰＮＰトランジスタＱ６，Ｑ
７はＬＰＮＰであってもよい。図１中で、抵抗Ｒ１，Ｒ
２はなくてもよい。以上述べたオペアンプ１の回路構成
により、動作させる電源電圧の最小値を上げることなし
に、オフセット及びオフセットドリフトを低減すること
ができる。 【００１６】 【発明の効果】以上のように本発明によれば、トランジ
スタの各出力端に接続される負荷を対称にするので、各
トランジスタの出力電位が等しくなるように容易に回路
構成することができ、各トランジスタのコレクタ・エミ
ッタ電圧が等しくなり、各トランジスタのベース・エミ
ッタ電圧にミスマッチが生じにくくなる。従って、オペ
アンプを動作させる電源電圧の最小値を上げることな
く、オフセットを小さくすることができ、誤差の少ない
オペアンプが得られる。また、各トランジスタの出力負
荷に、温度特性の小さいトランジスタを使用することに
より、オフセットドリフトを抑えることができる。
作するオペアンプに係り、特に、オフセット及びオフセ
ットドリフトを低減するためのオペアンプの回路構成に
関する。 【０００２】 【従来の技術】従来から、低電源電圧によって動作する
オペアンプとしては、図２に示すようなオペアンプ５１
がある。このオペアンプ５１は、差動入力段に１対のト
ランジスタＱ５１，Ｑ５２を使用し、トランジスタＱ５
２のコレクタとトランジスタＱ５８のベースとが接続さ
れていて、トランジスタＱ５８とＱ５９とはダーリント
ン接続されている。 【０００３】 【発明が解決しようとする課題】ところが、上記のよう
なオペアンプ５１に外部から帰還をかけて動作させたと
き、トランジスタＱ５１，Ｑ５２のコレクタ電位Ｖｃ5
1，Ｖｃ52は次に示すようになる。 【０００４】 【数１】 Ｖｃ51＝Ｖｂｅ（Ｑ５４）＝１×Ｖｂｅ＝０．７Ｖ Ｖｃ52＝Ｖｂｅ（Ｑ５９）＋Ｖｂｅ（Ｑ５８）＝２×Ｖ
ｂｅ＝１．４Ｖ 【０００５】従って、トランジスタＱ５１，Ｑ５２のコ
レクタ・エミッタ電圧Ｖｃｅが異なる。アーリー効果に
より、トランジスタＱ５１，Ｑ５２のコレクタ電流が異
なるので、トランジスタＱ５１，Ｑ５２のベース・エミ
ッタ電圧Ｖｂｅにミスマッチが生じ、それ故、出力Ｖｏ
にオフセットが生じて、オペアンプ５１の利得倍の誤差
になる。また、トランジスタＱ５１，Ｑ５２のコレクタ
出力をＮＰＮトランジスタＱ８のベースで受けている
が、ＮＰＮトランジスタの増幅率ｈFEは温度特性が大き
いので、出力Ｖｏにオフセットドリフトが生じる要因の
一つとなる。 【０００６】上記問題点を解決するために、オフセット
やオフセットドリフトを低減する回路を付加した場合に
は、オペアンプを動作させる電源電圧の最小値を小さく
することができず、最低電源電圧を上げなければならな
い。 【０００７】本発明は、上述した問題点を解決するため
になされたもので、動作させる電源電圧の最小値を上げ
ることなしに、オフセット及びオフセットドリフトを低
減することができるオペアンプを提供することを目的と
する。 【０００８】 【課題を解決するための手段】上記目的を達成するため
に本発明は、２つの信号が入力される差動入力段を有
し、低電源電圧によって動作して単一信号を出力するオ
ペアンプにおいて、上記差動入力段に１対のトランジス
タを使用し、これらのトランジスタの各出力端に接続さ
れる負荷に関し、これらの負荷は、電源電圧を上げるこ
となく、各々に前記各出力端に出力される電圧が等しく
なるように対称に接続されているものである。 【０００９】上記の構成によれば、１対のトランジスタ
の各出力端に接続される負荷が対称になっているので、
各トランジスタの出力電位を等しくすることが容易にで
き、こうすることで、各トランジスタのコレクタ・エミ
ッタ電圧が等しくなり、アーリー効果を無視することが
できるようになって、各トランジスタに流れるコレクタ
電流が等しくなる。コレクタ電流が等しいので、各トラ
ンジスタのベース・エミッタ電圧のミスマッチを抑える
ことができる。 【００１０】 【実施例】以下、本発明を具体化した一実施例について
図１を参照して説明する。オペアンプ１は、低電源電圧
Ｖｃｃ，−Ｖｅｅによって動作し、２つの電圧（信号）
Ｖ＋，Ｖ−が入力される差動入力段２と、差動入力段２
に入力された電圧を増幅する増幅段３と、増幅段３によ
って増幅された電圧を出力する出力段４とで構成され
る。差動入力段２は、差動入力としてトランジスタＱ
１，Ｑ２が使用され、トランジスタＱ１，Ｑ２のコレク
タ（出力端）はそれぞれトランジスタＱ６，Ｑ７（負
荷）のベースと接続されている。トランジスタＱ６，Ｑ
７は、何れもコレクタが−Ｖｅｅに接続されたＶＰＮＰ
トランジスタであり、回路中で対称に配置さる。 【００１１】トランジスタＱ１，Ｑ２のコレクタ出力
は、トランジスタＱ３，Ｑ４，Ｑ５より構成されるカレ
ント・ミラー回路により単一出力へ変換され、増幅段３
に入力される。なお、トランジスタＱ４，Ｑ５のエミッ
タには、それぞれ抵抗Ｒ１，Ｒ２が接続されている。ま
た、出力段４からは増幅された電圧Ｖｏが出力される。
出力段４には、定電流源Ｉ１を有し、トランジスタＱ１
３，Ｑ１４でなるミラー回路が含まれる。 【００１２】トランジスタＱ１，Ｑ２のコレクタ電位Ｖ
ｃ1 ，Ｖｃ2 は次に示すようになる。 【００１３】 【数２】 Ｖｃ1 ＝Ｖｂｅ（Ｑ４）＋Ｖｂｅ（Ｑ３）−Ｖｂｅ（Ｑ６）≒０．７Ｖ Ｖｃ2 ＝Ｖｂｅ（Ｑ９）＋Ｖｂｅ（Ｑ８）−Ｖｂｅ（Ｑ７）≒０．７Ｖ 【００１４】従って、トランジスタＱ１，Ｑ２のコレク
タ・エミッタ電圧Ｖｃｅが等しくなり、アーリー効果が
キャンセルできるので、トランジスタＱ１，Ｑ２に流れ
るコレクタ電流も等しくなる。コレクタ電流が等しくな
るので、トランジスタＱ１，Ｑ２のベース・エミッタ電
圧Ｖｂｅのミスマッチが小さくなる。従って、トランジ
スタＱ１，Ｑ２のコレクタ電位Ｖｃ1 ，Ｖｃ2 が等しく
なるように回路構成することにより、オフセットを低減
できる。 【００１５】また、トランジスタＱ１，Ｑ２の各コレク
タ出力を、コレクタが−Ｖｅｅに接続されたＶＰＮＰト
ランジスタＱ６，Ｑ７のベースでそれぞれ受けている
が、ＰＮＰトランジスタの増幅率ｈFEはＮＰＮトランジ
スタの増幅率ｈFEよりも温度特性が小さいので、オフセ
ットドリフトが軽減できる。なお、このオペアンプ１を
使用するとき、電源電圧Ｖｃｃは、常温の場合、Ｖｃｃ
＝±０．８Ｖ程度まで動作可能であるので、このオペア
ンプ１は、低電源電圧動作のオペアンプ１として使用す
ることができる。また、ＶＰＮＰトランジスタＱ６，Ｑ
７はＬＰＮＰであってもよい。図１中で、抵抗Ｒ１，Ｒ
２はなくてもよい。以上述べたオペアンプ１の回路構成
により、動作させる電源電圧の最小値を上げることなし
に、オフセット及びオフセットドリフトを低減すること
ができる。 【００１６】 【発明の効果】以上のように本発明によれば、トランジ
スタの各出力端に接続される負荷を対称にするので、各
トランジスタの出力電位が等しくなるように容易に回路
構成することができ、各トランジスタのコレクタ・エミ
ッタ電圧が等しくなり、各トランジスタのベース・エミ
ッタ電圧にミスマッチが生じにくくなる。従って、オペ
アンプを動作させる電源電圧の最小値を上げることな
く、オフセットを小さくすることができ、誤差の少ない
オペアンプが得られる。また、各トランジスタの出力負
荷に、温度特性の小さいトランジスタを使用することに
より、オフセットドリフトを抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるオペアンプの内部回路
図である。 【図２】従来のオペアンプの内部回路図である。 【符号の説明】 １ オペアンプ ２ 差動入力段 Ｑ１，Ｑ２，Ｑ６，Ｑ７ トランジスタ
図である。 【図２】従来のオペアンプの内部回路図である。 【符号の説明】 １ オペアンプ ２ 差動入力段 Ｑ１，Ｑ２，Ｑ６，Ｑ７ トランジスタ
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ２つの信号が入力される差動入力段を有
し、低電源電圧によって動作して単一信号を出力するオ
ペアンプにおいて、上記差動入力段に１対のトランジス
タを使用し、これらのトランジスタの各出力端に接続さ
れる負荷に関し、これらの負荷は、電源電圧を上げるこ
となく、各々に前記各出力端に出力される電圧が等しく
なるように対称に接続されていることを特徴とするオペ
アンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02190394A JP3380927B2 (ja) | 1994-01-20 | 1994-01-20 | オペアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02190394A JP3380927B2 (ja) | 1994-01-20 | 1994-01-20 | オペアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07212146A JPH07212146A (ja) | 1995-08-11 |
| JP3380927B2 true JP3380927B2 (ja) | 2003-02-24 |
Family
ID=12068072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02190394A Expired - Fee Related JP3380927B2 (ja) | 1994-01-20 | 1994-01-20 | オペアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3380927B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009201119A (ja) * | 1996-03-19 | 2009-09-03 | Semiconductor Components Industries Llc | 低電圧演算増幅器とその方法 |
| JP6261907B2 (ja) * | 2013-08-08 | 2018-01-17 | 新日本無線株式会社 | 演算増幅器 |
-
1994
- 1994-01-20 JP JP02190394A patent/JP3380927B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07212146A (ja) | 1995-08-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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