JP6261907B2

JP6261907B2 - 演算増幅器

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Description

本発明は、入力オフセット電圧の低減を図った演算増幅器に関する。

演算増幅器の入力オフセット電圧は低いことが理想とされる。しかし特許文献１の図１６に記載されている従来の一般的な演算増幅器では、システマチックに入力オフセット電圧が発生する。図５にこの特許文献１の図１６の演算増幅器を簡略化して掲載し、システマチックに発生する入力オフセット電圧を説明する。

図５の演算増幅器は、正電源電圧端子Ｖｃｃ、負電源電圧端子Ｖｅｅ、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋、出力端子ＯＵＴを備える。この演算増幅器は後述する差動増幅器からの出力信号を電圧増幅器Ｇｍで増幅し、増幅された信号を出力バッファＢＦで低出力インピーダンスの信号に変換して出力する。差動増幅器の回路構成を以下に説明する。

第１のトランジスタＱ１と第２のトランジスタＱ２のエミッタが第１の電流源ＣＳ１を介して正電源電圧端子Ｖｃｃに接続され、トランジスタＱ１のベースは非反転入力端子ＩＮ＋に、トランジスタＱ２のベースは反転入力端子ＩＮ−に接続される。第３のトランジスタＱ３と第４のトランジスタＱ４は能動負荷となるカレントミラー構成で、トランジスタＱ４のコレクタとベースがトランジスタＱ３のベースに接続され、それぞれのエミッタは負電源電圧端子Ｖｅｅに接続される。また、トランジスタＱ３のコレクタはトランジスタＱ１のコレクタおよび第５のトランジスタＱ５のベースに接続される。トランジスタＱ４のコレクタとベースにはトランジスタＱ２のコレクタおよび第６のトランジスタＱ６のベースが接続される。トランジスタＱ５のエミッタは第３の電流源ＣＳ３および電圧増幅器Ｇｍの入力端子に、コレクタは負電源電圧端子Ｖｅｅに接続される。トランジスタＱ６のエミッタは第２の電流源ＣＳ２に、コレクタは負電源電圧端子Ｖｅｅに接続される。位相補償用コンデンサＣｃはトランジスタＱ５のベースと電圧増幅器Ｇｍの出力端子に接続される。

この演算増幅器でシステマチックに発生する入力オフセット電圧を説明する。ただし、システマチックに発生する入力オフセット電圧であるため、トランジスタＱ１，Ｑ２は同一の特性、トランジスタＱ３，Ｑ４も同一の特性、トランジスタＱ５，Ｑ６も同一の特性、電流源ＣＳ２，ＣＳ３から流れる電流Ｉ_ＣＳ２，Ｉ_ＣＳ３は同じ大きさ、電圧増幅器Ｇｍの入力インピーダンスは限りなく大きい、と仮定する。

トランジスタＱ１のコレクタに流れる電流Ｉｃ_Ｑ１は次式で表される。

ここで、Ｉｃ_Ｑ３はトランジスタＱ３のコレクタ電流、Ｉｂ_Ｑ５はトランジスタＱ５のベース電流、Ｈｆｅ_Ｑ３はトランジスタＱ３の電流増幅率、Ｉｂ_Ｑ３はトランジスタＱ３のベース電流、Ｉ_ＣＳ３は電流源ＣＳ３の電流、Ｈｆｅ_Ｑ５はトランジスタＱ５の電流増幅率である。

一方、トランジスタＱ２のコレクタに流れる電流Ｉｃ_Ｑ２は次式で表される。

ここで、Ｉｃ_Ｑ４はトランジスタＱ４のコレクタ電流、Ｉｂ_Ｑ４はトランジスタＱ４のベース電流、Ｉｂ_Ｑ６はトランジスタＱ６のベース電流、Ｈｆｅ_Ｑ４はトランジスタＱ４の電流増幅率、Ｉ_ＣＳ２は電流源ＣＳ２の電流、Ｈｆｅ_Ｑ６はトランジスタＱ６の電流増幅率である。

よって、トランジスタＱ１、Ｑ２のベースとエミッタ間の電位差Ｖｂｅ_Ｑ１，Ｖｂｅ_Ｑ２はそれぞれ次式で表される。

ただし、Ｉｓはバイポーラトランジスタの逆方向飽和電流である。

ここで、Ｈｆｅ_Ｑ３＝Ｈｆｅ_Ｑ４＝１００、Ｈｆｅ_Ｑ５＝Ｈｆｅ_Ｑ６＝１００、Ｉｂ_Ｑ３＝Ｉｂ_Ｑ４＝０.１μＡ、Ｉ_ＣＳ２＝１_ＣＳ３＝１０μＡとすると、式（３），（４）のＶｂｅ_Ｑ１，Ｖｂｅ_Ｑ２はそれぞれ以下の式となる。Ｖｔは熱電圧である。

Ｖｂｅ_Ｑ１とＶｂｅ_Ｑ２の差が入力オフセット電圧Ｖｉｏであり、次式で表される。

なお、Ｖｔ＝２６ｍＶと仮定した。

式（７）より明らかなように、この演算増幅器は能動負荷のカレントミラーのトランジスタＱ３，Ｑ４のベース電流に起因した入力オフセット電圧を生じる。

このシステマチックに発生する入力オフセット電圧を低減するために、例えば、特許文献２の図１に記載された回路が考えられている。この回路は能動負荷のカレントミラーで必要な電流を低電圧動作可能なＦＥＴを用いて供給することで、システマチックに発生する入力オフセット電圧を抑制している。またこの回路は、入力オフセット電圧を低減するための追加素子によって、演算増幅器の入力電圧範囲が狭くならない特徴を持つ。

特許第３８８６０９０号公報特開平１１−２８４４４８号公報

上記のように、図５で示した従来の演算増幅器では、式（７）で表されるシステマチックな入力オフセット電圧が発生する問題がある。その間題を解決した回路が特許文献２の図１に記載されている。特許文献２の図１の回路の特徴は、入力オフセット電圧を低減するための追加素子によって、演算増幅器の入力電圧範囲が狭くならないことである。

しかし、この回路は低電圧動作可能なＦＥＴを必要としているので、バイポーラプロセスにおいて低電圧ＦＥＴプロセスを実現しようとすると、新規プロセスの開発やプロセスコストの増加を招く問題がある。

本発明の目的は、既存のプロセスを用いるバイポーラトランジスタのみを使用でき、入力電圧範国を狭くすることなく、システマチックに発生する入力オフセット電圧を低減することができるようにした演算増幅器を提供することである。

上記目的を達成するために、請求項１にかかる発明は、エミッタが第１の電流源を介して第１の電源端子に接続された第１および第２のトランジスタと、コレクタが前記第１のトランジスタのコレクタに接続されエミッタが第２の電源端子に接続された第３のトランジスタと、コレクタとベースが前記第２のトランジスタのコレクタと前記第３のトランジスタのベースに接続されエミッタが前記第２の電源端子に接続された第４のトランジスタと、ベースが前記第２のトランジスタのコレクタに接続されコレクタが前記第２の電源端子に接続されエミッタがダイオードの一端に接続された第６のトランジスタと、ベースが前記第２のトランジスタのコレクタに接続されエミッタが前記第２の電源端子に接続された第７のトランジスタと、エミッタが前記第７のトランジスタのコレクタに接続された第８のトランジスタと、コレクタとベースが前記第８のトランジスタのベースに接続されエミッタが前記ダイオードの他端に接続された第９のトランジスタと、コレクタが前記第２のトランジスタのコレクタに接続されベースが前記第９のトランジスタのベースに接続されエミッタが前記ダイオードの他端に接続された第１０のトランジスタと、エミッタが前記第８のトランジスタのコレクタに接続されコレクタが前記第１の電源端子に接続されベースが前記ダイオードの他端に接続された第１１のトランジスタと、前記ダイオードの他端と前記第１の電源端子との間に接続された第２の電流源と、を備えることを特徴とする。
請求項２にかかる発明は、エミッタが第１の電流源を介して第１の電源端子に接続された第１および第２のトランジスタと、コレクタが前記第１のトランジスタのコレクタに接続されエミッタが第２の電源端子に接続された第３のトランジスタと、コレクタとベースが前記第２のトランジスタのコレクタと前記第３のトランジスタのベースに接続されエミッタが前記第２の電源端子に接続された第４のトランジスタと、ベースが前記第２のトランジスタのコレクタに接続されコレクタが前記第２の電源端子に接続されエミッタが第２の電流源を介して前記第１の電源端子に接続された第６のトランジスタと、ベースが前記第２のトランジスタのコレクタに接続されエミッタが前記第２の電源端子に接続された第７のトランジスタと、エミッタが前記第７のトランジスタのコレクタに接続された第８のトランジスタと、コレクタとベースが前記第８のトランジスタのベースに接続された第９のトランジスタと、コレクタが前記第２のトランジスタのコレクタに接続されベースが前記第９のトランジスタのベースに接続されエミッタが前記第９のトランジスタのエミッタに接続された第１０のトランジスタと、エミッタが前記第８のトランジスタのコレクタに接続されコレクタが前記第１の電源端子に接続されベースが前記第９のトランジスタのエミッタに接続された第１１のトランジスタと、前記第１１のトランジスタのベースと前記第１の電源端子との間に接続された第４の電流源と、前記第１１のトランジスタのベースと前記第２の電源端子との間に直列接続された３個のダイオードと、を備えることを特徴とする。

本発明によれば、バイポーラトランジスタのみで入力電圧範囲を狭くすることなく、システマチックに発生する入力オフセット電圧を低減することができる。また、これによって電源電圧依存性や同相入力依存性を小さくできる。

本発明の実施例１の演算増幅器の回路図である。本発明の実施例２の演算増幅器の回路図である。本発明の実施例３の演算増幅器の回路図である。本発明の実施例４の演算増幅器の回路図である。従来の演算増幅器の回路図である。

＜実施例１＞
図１に本発明の実施例１の演算増幅器を示す。図５で説明したものと同じものについては同じ符号を付け、その詳しい説明は省略する。

図１のトランジスタＱ１〜Ｑ５、電圧増幅器Ｇｍ、出力バッファＢＦ、電流源ＣＳ１，ＣＳ３は図５での接続と同じである。第６のトランジスタＱ６のベースはトランジスタＱ２，Ｑ４のコレクタに、コレクタは負電源電圧端子Ｖｅｅに、エミッタはダイオードＤ１Ａのカソードに接続される。第７のトランジスタＱ７ＡのベースはトランジスタＱ２，Ｑ４のコレクタに、エミッタは負電源電圧端子Ｖｅｅに、コレクタは第８のトランジスタＱ８Ａのエミッタに接続される。トランジスタＱ８Ａのベースは第９のトランジスタＱ９Ａのベースおよびコレクタと第１０のトランジスタＱ１０Ａのベースに接続され、コレクタは第１１のトランジスタＱ１１Ａのエミッタに接続される。トランジスタＱ９ＡとＱ１０Ａはカレントミラー構成であり、トランジスタＱ９ＡとＱ１０ＡのエミッタはトランジスタＱ１１ＡのベースとダイオードＤ１Ａのアノードと電流源ＣＳ２に接続される。トランジスタＱ１０ＡのコレクタはトランジスタＱ２，Ｑ４のコレクタに接続される。トランジスタＱ１１Ａのコレクタは正電源電圧端子Ｖｃｃに接続される。以上が図１の回路構成である。

図１の回路でシステマチックに発生する入力オフセット電圧を説明する。ただし、システマチックに発生する入力オフセット電圧であるため、トランジスタＱ１，Ｑ２は同一の特性、トランジスタＱ３，Ｑ４，Ｑ７Ａ，Ｑ８Ａも同一の特性、トランジスタＱ５，Ｑ６も同一の特性、電流源ＣＳ２，ＣＳ３から流れる電流Ｉ_ＣＳ２，Ｉ_ＣＳ３は同じ大きさ、電圧増幅器Ｇｍの入力インピーダンスは限りなく大きいと仮定する。また、説明を簡単にするためにトランジスタＱ１０Ａのエミッタ面積はトランジスタＱ９Ａの３倍とする。

一方、トランジスタＱ２のコレクタ電流Ｉｃ_Ｑ２は次式で表される。

ただし、Ｉｂ_Ｑ７ＡはトランジスタＱ７Ａのベース電流、Ｉｃ_Ｑ１０ＡはトランジスタＱ１０Ａのコレクタ電流である。ここで、Ｈｆｅ_Ｑ３＝Ｈｆｅ_Ｑ４＝１００、Ｈｆｅ_Ｑ５＝Ｈｆｅ_Ｑ６＝１００、Ｉｂ_Ｑ３＝Ｉｂ_Ｑ４＝Ｉｂ_Ｑ７Ａ＝０.１μＡ、Ｉ_ＣＳ２＝Ｉ_ＣＳ３＝１０μＡとすると、トランジスタＱ１，Ｑ２のそれぞれのベースとエミッタ問の電位差Ｖｂｅ_Ｑ１，Ｖｂｅ_Ｑ２は以下の式となる。

次に、Ｉｃ_Ｑ１０Ａを導出するために、トランジスタＱ８Ａのベース電流Ｉｂ_Ｑ８Ａを求める。

なお、Ｈｆｅ_Ｑ７Ａ，Ｈｆｅ_Ｑ８ＡはトランジスタＱ７Ａ，Ｑ８Ａの電流増幅率であり、それぞれの大きさを、Ｈｆｅ_Ｑ７Ａ＝Ｈｆｅ_Ｑ８Ａ＝１００とした。

また、Ｉｃ_Ｑ１０Ａはべ一ス電流Ｉｂ_Ｑ８Ａを用いて次式で表される。

ここで、Ｈｆｅ_Ｑ９Ａ，Ｈｆｅ_Ｑ１０ＡはトランジスタＱ９Ａ，Ｑ１０Ａの電流増幅率であり、それぞれの大きさを、Ｈｆｅ_Ｑ９Ａ＝Ｈｆｅ_Ｑ１０Ａ＝１００とした。

次にＩｂ_Ｑ６を求める。Ｉｂ_Ｑ６はトランジスタＱ９Ａ，とＱ１０Ａのエミッタ電流Ｉｅ_Ｑ９Ａ，Ｉｅ_Ｑ１０ＡおよびトランジスタＱ１１Ａのベース電流Ｉｂ_Ｑ１１Ａを用いて次式で表される。

ベース電流Ｉｂ_Ｑ１１ＡはトランジスタＱ１１Ａの電流増幅率Ｈｆｅ_Ｑ１１Ａを用いて次式で与えられる。

ただし、Ｈｆｅ_Ｑ１１Ａ＝１００とした。

一方、エミッタ電流Ｉｅ_Ｑ９Ａ，Ｉｅ_Ｑ１０Ａは式（１２）、（１３）を用いて次式で表される。

したがって、ベース電流Ｉｂ_Ｑ６は次式で表される。

ただし、Ｉ_ＣＳ２＝１０μＡ、Ｈｆｅ_Ｑ６＝１００とした。

よって、トランジスタＱ２のベースとエミッタ間の電位差Ｖｂｅ_Ｑ２は、式（１１）に式（１３）、（１７）を代入し、次式で与えられる。

式（１０）のＶｂｅ_Ｑ１と式（１８）のＶｂｅ_Ｑ２の差が入力オフセット電圧Ｖｉｏであり、次式で表される。

このように、入力オフセット電圧は、従来では式（７）で示したように１.０２５ｍＶだったが、本実施例を用いることで、式（１９）のように０．０５０ｍＶに低減することができる。

また、本実施例での入力オフセット電圧低減効果は、電流源ＣＳ１から流れる電流の電源電圧依存性が低いという効果をもたらす。本実施例ではトランジスタＱ３，Ｑ４で構成される能動負荷のベース電流を補償しているため、電流源ＣＳ１の電流が変化しても、このベース電流補償能力に影響しないためである。同様に本実施例での入力オフセット電圧低減効果は、トランジスタＱ１，Ｑ２で構成される差動対の入力電圧が変化することによる電流源ＣＳ１から流れる電流の変化の影響が低いという効果をもたらす。

＜実施例２＞
図２を用いて実施例２を説明する。ただし、図１で説明したものについては同じ符号を付け、その詳しい説明は省略する。

本実施例は図２に示すように、図１の回路に抵抗Ｒ１Ａを追加している。トランジスタＱ１〜Ｑ６，Ｑ７Ａ，Ｑ８Ａ、電圧増幅器Ｇｍ、出力バッファＢＦ、電流源ＣＳ１、ＣＳ３は図１での接続と同じである。トランジスタＱ９ＡとＱ１０Ａはカレントミラー構成であり、トランジスタＱ９ＡとＱ１０ＡのエミッタはダイオードＤ１Ａのアノードと抵抗Ｒ１Ａの一端に接続される。トランジスタＱ１０ＡのコレクタはトランジスタＱ２のコレクタに接続される。トランジスタＱ１１Ａのベースは抵抗Ｒ１Ａの他方の一端と電流源ＣＳ２に接続され、エミッタはトランジスタＱ８Ａのコレクタに、コレクタは正電源電圧端子Ｖｃｃに接続される。以上が図２の回路構成である。

本実施例での入力オフセット電圧の大きさは実施例１で求めた結果と同等であり、従来例の入力オフセット電圧は式（７）で示したように１.０２５ｍＶだったため、本実施例を用いることで、式（１９）のように入力オフセット電圧を低減することができる。

さらに本実施例では、抵抗Ｒ１Ａを追加することでトランジスタＱ８Ａを確実に活性領域で動作させるように調整可能である。もしトランジスタＱ８Ａが活性領域で動作しなければ、トランジスタＱ８Ａのベース電流Ｉｂ_Ｑ８Ａが増加し、式（１３）で示されるように、トランジスタＱ１０Ａのコレクタ電流Ｉｃ_Ｑ１０Ａが増加する。コレクタ電流Ｉｃ_Ｑ１０Ａが増加すると、式（１１），（１９）に従って入力オフセット電圧が増加する。よってトランジスタＱ８Ａを確実に活性領域で動作させることは重要である。

抵抗Ｒ１Ａを追加することで、トランジスタＱ８Ａを活性領域で動作させることができる理由を以下に説明する。トランジスタＱ８Ａが活性領域で動作するためには、トランジスタＱ８Ａのエミッタとコレクタ間の電位差Ｖｃｅ_Ｑ８ＡをトランジスタＱ８Ａのベースとエミッタ問の電位差Ｖｂｅ_Ｑ８Ａより大きくする必要がある。Ｖｃｅ_Ｑ８Ａを求めるために、トランジスタＱ８Ａのコレクタ電位Ｖｃ_Ｑ８Ａとエミッタ電位Ｖｅ_Ｑ８Ａを求める。

トランジスタＱ８Ａのエミッタとコレクタ間の電位差Ｖｃｅ_Ｑ８Ａは式（２０）から式（２１）を差し引くことで導かれる。

ここで、トランジスタＱ８Ａが活性領域で動作するためには、Ｖｃｅ_Ｑ８Ａの大きさがＶｂｅ_Ｑ８Ａ以上となる必要がある。

したがって、次式の条件を満たさなければならない。

もし、Ｖｂｅ_Ｑ９Ａ＜Ｖｂｅ_Ｑ１１Ａとなった場合でも、抵抗Ｒ１Ａを追加することでトランジスタＱ８Ａを確実に活性領域で動作させるように調整可能である。

＜実施例３＞
図３を用いて実施例３を説明する。ただし、図５で説明したものについては同じ符号を付け、その詳しい説明は省略する。

図１のトランジスタＱ１〜Ｑ６、電圧増幅器Ｇｍ、出力バッファＢＦ、電流源ＣＳ１，ＣＳ２，ＣＳ３は図５での接続と同じである。第７のトランジスタＱ７ＡのベースはトランジスタＱ２のコレクタに、エミッタは負電源電圧端子Ｖｅｅに、コレクタは第８のトランジスタＱ８Ａのエミッタに接続される。トランジスタＱ８Ａのベースは第９のトランジスタＱ９Ａのベースおよびコレクタと第１０のトランジスタＱ１０Ａのベースに接続され、コレクタは第１１のトランジスタＱ１１Ａのエミッタに接続される。トランジスタＱ９ＡとＱ１０Ａはカレントミラー構成であり、トランジスタＱ９ＡとＱ１０ＡのエミッタはトランジスタＱ１１ＡのベースとダイオードＤ３Ａのアノードと第４の電流源ＣＳ４に接続される。トランジスタＱ１０ＡのコレクタはトランジスタＱ２のコレクタに接続される。トランジスタＱ１１Ａのコレクタは正電源電圧端子Ｖｃｃに接続される。ダイオードＤ３Ａのカソードは第２のダイオードＤ２Ａのアノードに、ダイオードＤ２ＡのカソードはダイオードＤ１Ａのアノードに、ダイオードＤ１Ａのカソードは負電源電圧端子Ｖｅｅに接続される。以上が図３の回路構成である。

図３の回路でシステマチックに発生する入力オフセット電圧を説明する。ただし、システマチックに発生する入力オフセット電圧であるため、トランジスタＱ１，Ｑ２は同一の特性、トランジスタＱ３，Ｑ４，Ｑ７Ａ，Ｑ８Ａも同一の特性、トランジスタＱ５，Ｑ６も同一の特性、電流源ＣＳ２，ＣＳ３から流れる電流は同じ大きさ、電圧増幅器Ｇｍの入力インピーダンスは限りなく大きいと仮定する。また、説明を簡単にするためにトランジスタＱ１０Ａのエミッタ面積はトランジスタＱ９Ａの３倍とする。

ただし、Ｉｂ_Ｑ７ＡはトランジスタＱ７Ａのベース電流、Ｉｃ_Ｑ１０ＡはトランジスタＱ１０Ａのコレクタ電流である。

ここで、Ｈｆｅ_Ｑ３＝Ｈｆｅ_Ｑ４＝１００、Ｈｆｅ_Ｑ５＝Ｈｆｅ_Ｑ６＝１００、Ｉｂ_Ｑ３＝Ｉｂ_Ｑ４＝Ｉｂ_Ｑ７Ａ＝０.１μＡ、Ｉ_ＣＳ２＝Ｉ_ＣＳ３＝１０μＡとすると、トランジスタＱ１，Ｑ２のそれぞれのベースとエミッタ間の電位差Ｖｂｅ_Ｑ１，Ｖｂｅ_Ｑ２は以下の式となる。

ここで、Ｉｃ_Ｑ１０Ａは実施例１と同じ大きさであり、次式で表される。

よって、トランジスタＱ２のベースとエミッタ間の電位差Ｖｂｅ_Ｑ２は次式で与えられる。

式（２６）のＶｂｅ_Ｑ１と式（２９）のＶｂｅ_Ｑ２の差が入力オフセット電圧Ｖｉｏであり、次式で表される。

従来例の入力オフセット電圧は式（７）で示したように１.０２５ｍＶ、第１および実施例２では０.０５０ｍＶだったため、本実施例を用いることで、実施例１および実施例２よりさらに入力オフセット電圧を低減することができる。

＜実施例４＞
図４を用いて実施例４を説明する。ただし、図３で説明したものについては同じ符号を付け、その詳しい説明は省略する。

本実施例は図４に示すように、図３の回路に抵抗Ｒ１Ａを追加している。トランジスタＱ１〜Ｑ６，Ｑ７Ａ，Ｑ８Ａ、電圧増幅器Ｇｍ、出力バッファＢＦ、電流源ＣＳ１，ＣＳ３は図３での接続と同じである。トランジスタＱ９ＡとＱ１０Ａはカレントミラー構成であり、トランジスタＱ９ＡとＱ１０ＡのエミッタはトランジスタＱ１１ＡのベースとダイオードＤ３Ａのアノードと抵抗Ｒ１Ａの一端に接続される。トランジスタＱ１０ＡのコレクタはトランジスタＱ２のコレクタに接続される。トランジスタＱ１１Ａのベースは抵抗Ｒ１Ａの他方の一端と第４の電流源ＣＳ４に接続され、エミッタはトランジスタＱ８Ａのコレクタに、コレクタは正電源電圧端子Ｖｃｃに接続される。ダイオードＤ３Ａのカソードは第２のダイオードＤ２Ａのアノードに、ダイオードＤ２ＡのカソードはダイオードＤ１Ａのアノードに、ダイオードＤ１Ａのカソードは負電源電圧端子Ｖｅｅに接続される。以上が図４の回路構成である。

本実施例での入力オフセット電圧の大きさは実施例３で求めた結果と同等であり、従来例の入力オフセット電圧は式（７）で示したように１.０２５ｍＶだったため、本実施例を用いることで、式（３０）のように入力オフセット電圧を低減することができる。

さらに本実施例では、抵抗Ｒ１Ａを追加することでトランジスタＱ８Ａを確実に活性領域で動作させるように調整可能である。抵抗Ｒ１Ａを追加することで、トランジスタＱ８Ａを活性領域で動作させることができる理由を以下に説明する。

トランジスタＱ８Ａが活性領域で動作するためには、トランジスタＱ８Ａのエミッタとコレクタ問の電位差Ｖｃｅ_Ｑ８ＡをトランジスタＱ８Ａのベースとエミッタ間の電位差Ｖｂｅ_Ｑ８Ａより大きくする必要がある。Ｖｃｅ_Ｑ８Ａを求めるために、トランジスタＱ８Ａのコレクタ電位Ｖｃ_Ｑ８Ａとエミッタ電位Ｖｅ_Ｑ８Ａを求める。

ただし、Ｉ_ＣＳ４は第４の電流源ＣＳ４に流れる電流である。

トランジスタＱ８Ａのエミッタとコレクタ間の電位差Ｖｃｅ_Ｑ８Ａは、式（３１）から式（３２）を差し引くことで導かれる。

したがって、次式の条件を満たさなければならない。

＜他の実施例＞
なお、以上説明した実施例１〜４において、ｎｐｎトランジスタＱ３，Ｑ４，Ｑ７Ａ，Ｑ８Ａ，Ｑ１１Ａをｐｎｐトランジスタに、ｐｎｐトランジスタＱ１，Ｑ２，Ｑ５，Ｑ６，Ｑ９Ａ，Ａ１０Ａをｎｐｎトランジスタに、それぞれ置き換えることができる。この場合、電源端子Ｖｃｃは電源端子Ｖｅｅに、電源端子ＶｅｅはＶｃｃに置き換え、電流源ＣＳ１〜ＣＳ４Ａは電流の流れる向きを反対にし、ダイオードＤ１Ａ〜Ｄ３Ａは、アノードとカソードを入れ替えればよい。

Ｑ１〜Ｑ６，Ｑ７Ａ〜Ｑ１１Ａ：バイポーラトランジスタ
Ｒ１Ａ：抵抗
Ｄ１Ａ〜Ｄ３Ａ：ダイオード
Ｖｃｃ：正電源電圧端子
Ｖｅｅ：負電源電圧端子
ＩＮ＋：正転入力端子
ＩＮ−：反転入力端子
ＯＵＴ：出力端子
ＣＳ１〜ＣＳ４：電流源
Ｇｍ：電圧増幅器
ＢＦ：出力バッファ
Ｃｃ：位相補償用コンデンサ

Claims

エミッタが第１の電流源を介して第１の電源端子に接続された第１および第２のトランジスタと、
コレクタが前記第１のトランジスタのコレクタに接続されエミッタが第２の電源端子に接続された第３のトランジスタと、
コレクタとベースが前記第２のトランジスタのコレクタと前記第３のトランジスタのベースに接続されエミッタが前記第２の電源端子に接続された第４のトランジスタと、
ベースが前記第２のトランジスタのコレクタに接続されコレクタが前記第２の電源端子に接続されエミッタがダイオードの一端に接続された第６のトランジスタと、
ベースが前記第２のトランジスタのコレクタに接続されエミッタが前記第２の電源端子に接続された第７のトランジスタと、
エミッタが前記第７のトランジスタのコレクタに接続された第８のトランジスタと、
コレクタとベースが前記第８のトランジスタのベースに接続されエミッタが前記ダイオードの他端に接続された第９のトランジスタと、
コレクタが前記第２のトランジスタのコレクタに接続されベースが前記第９のトランジスタのベースに接続されエミッタが前記ダイオードの他端に接続された第１０のトランジスタと、
エミッタが前記第８のトランジスタのコレクタに接続されコレクタが前記第１の電源端子に接続されベースが前記ダイオードの他端に接続された第１１のトランジスタと、
前記ダイオードの他端と前記第１の電源端子との間に接続された第２の電流源と、
を備えることを特徴とする演算増幅器。
エミッタが第１の電流源を介して第１の電源端子に接続された第１および第２のトランジスタと、
コレクタが前記第１のトランジスタのコレクタに接続されエミッタが第２の電源端子に接続された第３のトランジスタと、
コレクタとベースが前記第２のトランジスタのコレクタと前記第３のトランジスタのベースに接続されエミッタが前記第２の電源端子に接続された第４のトランジスタと、
ベースが前記第２のトランジスタのコレクタに接続されコレクタが前記第２の電源端子に接続されエミッタが第２の電流源を介して前記第１の電源端子に接続された第６のトランジスタと、
ベースが前記第２のトランジスタのコレクタに接続されエミッタが前記第２の電源端子に接続された第７のトランジスタと、
エミッタが前記第７のトランジスタのコレクタに接続された第８のトランジスタと、
コレクタとベースが前記第８のトランジスタのベースに接続された第９のトランジスタと、
コレクタが前記第２のトランジスタのコレクタに接続されベースが前記第９のトランジスタのベースに接続されエミッタが前記第９のトランジスタのエミッタに接続された第１０のトランジスタと、
エミッタが前記第８のトランジスタのコレクタに接続されコレクタが前記第１の電源端子に接続されベースが前記第９のトランジスタのエミッタに接続された第１１のトランジスタと、
前記第１１のトランジスタのベースと前記第１の電源端子との間に接続された第４の電流源と、
前記第１１のトランジスタのベースと前記第２の電源端子との間に直列接続された３個のダイオードと、
を備えることを特徴とする演算増幅器。